KR101562522B1 - Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판 - Google Patents

Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판 Download PDF

Info

Publication number
KR101562522B1
KR101562522B1 KR1020100044287A KR20100044287A KR101562522B1 KR 101562522 B1 KR101562522 B1 KR 101562522B1 KR 1020100044287 A KR1020100044287 A KR 1020100044287A KR 20100044287 A KR20100044287 A KR 20100044287A KR 101562522 B1 KR101562522 B1 KR 101562522B1
Authority
KR
South Korea
Prior art keywords
substrate
single crystal
semiconductor layer
crystal semiconductor
base substrate
Prior art date
Application number
KR1020100044287A
Other languages
English (en)
Other versions
KR20100123619A (ko
Inventor
나오키 오쿠노
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100123619A publication Critical patent/KR20100123619A/ko
Application granted granted Critical
Publication of KR101562522B1 publication Critical patent/KR101562522B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Laser Beam Processing (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

유리 기판과 단결정 반도체 기판을 접합하여 SOI 기판을 제작할 때의 실리콘층의 표면 거칠기를 억제하는 것을 목적의 하나로 한다. 또는, 상기 표면 거칠기를 억제하여 수율이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본드 기판에 가속된 이온을 조사하여 상기 본드 기판에 취화 영역을 형성하고, 본드 기판 또는 베이스 기판의 표면에 절연층을 형성하고, 절연층을 사이에 두고 본드 기판과 베이스 기판을 접합하는 것과 함께, 본드 기판과 베이스 기판의 일부에 접합하지 않는 영역을 형성하고 열 처리를 행함으로써, 취화 영역에 있어서 본드 기판을 분리하여 베이스 기판 위에 반도체층을 형성한다.

Description

ＳＯＩ 기판의 제작 방법 및 ＳＯＩ 기판{METHOD FOR MANUFACTURING SOI SUBSTRATE AND SOI SUBSTRATE}
본 발명은, SOI(Silicon On Insulator) 기판의 제작 방법, SOI 기판, 및 상기 SOI 기판을 사용한 반도체 장치의 제작 방법에 관한 것이다.
최근, 벌크형의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층을 구비한 SOI(Silicon On Insulator) 기판을 사용하는 것이 검토되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판에 의하여 형성되는 기생 용량을 작게 할 수 있기 때문에, SOI 기판은 반도체 직접 회로의 성능을 향상시키는 것으로서 크게 주목을 받고 있다.
SOI 기판을 제조하는 방법의 하나로서, 스마트 컷(등록 상표)법이 알려져 있다(예를 들어, 특허 문헌 1 참조). 스마트 컷법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소(微小) 기포층을 형성한다. 다음에, 산화실리콘막을 개재하여 수소 이온을 주입한 실리콘 웨이퍼를 별도의 실리콘 웨이퍼에 접합시킨다. 그 후, 열 처리를 행함으로써 수소 이온이 주입된 실리콘 웨이퍼의 일부가 미소 기포층을 경계로 하여 박막 상태로 분리되고, 접합시킨 다른 실리콘 웨이퍼 위에 단결정 실리콘막이 형성된다.
또한, 스마트 컷법을 사용하여 단결정 실리콘층을 유리로 이루어지는 베이스 기판 위에 형성하는 방법이 더 제안되고 있다(예를 들어, 특허 문헌 2 참조). 유리 기판은 실리콘 웨이퍼보다도 대면적화가 용이하고 또 가격이 저렴하기 때문에, 주로, 액정 표시 장치 등을 제조할 때 사용된다. 이 유리 기판을 베이스 기판으로서 사용함으로써, 대면적으로 가격이 저렴한 SOI 기판을 제작할 수 있다.
특개평05-211128호 공보 특개2005-252244호 공보
상기 스마트 컷법 등을 사용하여, 유리 기판 위에 단결정 실리콘층을 형성하는 경우에는, 실리콘 웨이퍼끼리를 접합함으로써 SOI 기판을 제작하는 경우와 비교하여 실리콘층의 표면 거칠기가 커지는 경향이 있다. 이러한 표면 거칠기는, 후의 공정에서 다양한 불량을 유발(誘發)하고, 결과적으로 반도체 소자나 반도체 장치의 수율 저하의 요인이 된다.
상기 문제를 감안하여 개시하는 발명의 일 형태에서는, 유리 기판 등의 베이스 기판과 본드 기판인 단결정 반도체 기판을 접합하여 SOI 기판을 제작할 때의 실리콘층의 표면 거칠기를 억제하는 것을 목적의 하나로 한다. 또는, 상기 거칠기를 억제하여 반도체 장치의 수율을 높이는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태에서는, 본드 기판과 베이스 기판을 접합할 때, 본드 기판과 베이스 기판의 계면의 일부(특히 주연(周緣)부)에 접합하지 않는 영역을 의도적으로 형성한다. 보다 자세한 내용은 이하와 같다.
개시하는 발명의 일 형태는, 본드 기판에 가속된 이온을 조사하여 상기 본드 기판에 취화 영역을 형성하고, 본드 기판 또는 베이스 기판의 표면에 절연층을 형성하고, 절연층을 사이에 두고 본드 기판과 베이스 기판을 접합하는 것과 함께, 본드 기판과 베이스 기판의 일부에 접합하지 않는 영역을 형성하고, 열 처리를 행함으로써, 취화 영역에 있어서 본드 기판을 분리하여 베이스 기판 위에 반도체층을 형성하는 SOI 기판의 제작 방법이다.
상기에 있어서, 반도체층에 레이저 광의 조사 처리를 행하는 것이 바람직하다. 또한, 접합하지 않는 영역은 오목부 또는 볼록부 또는 양쪽 모두를 본드 기판, 또는 베이스 기판의 표면에 제작함으로써 형성할 수 있다. 또한, 베이스 기판과 본드 기판의 접합시의 압압(押壓)을 20N/cm2 이상으로 함으로써 접합하지 않는 영역을 형성할 수 있다.
상기의 접합하지 않는 영역의 면적은 1.0mm2 이상으로 하는 것이 바람직하다. 또한, 상기 접합하지 않는 영역은, 본드 기판의 모서리에 형성하는 것이 바람직하다. 또한, 상기 본드 기판과 베이스 기판의 접합은 본드 기판의 모서리에서 시작하는 것이 바람직하다. 또한, 상기 열 처리의 온도를 500℃ 이하로 하는 것이 바람직하다.
상술한 방법에 의하여 예를 들어, 결손(특히, 직경이 1μm 이상의 결손을 가리킨다)의 수밀도(數密度)를 5.0개/cm2 이하, 바람직하게는 1.0개/cm2 이하로 한 SOI 기판을 제공할 수 있다. 또한, 상술한 방법에 의하여 반도체층 표면의 P-V를 120nm 이하로 한 SOI 기판을 제공할 수 있다. 또한, 상술한 SOI 기판을 사용하여 반도체 장치를 제작하여 제공할 수 있다.
일반적으로는, SOI 기판은 절연 표면 위에 실리콘 반도체층이 형성된 구성의 반도체 기판을 가리키지만, 본 명세서에 있어서는, 절연 표면 위에 반도체층이 형성된 구성의 반도체 기판을 포함하는 개념으로서 사용한다. 즉, SOI 기판에 사용되는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, 본 명세서에 있어서, 반도체 기판은 반도체 재료만으로 이루어지는 기판을 가리킬 뿐만 아니라, 반도체 재료를 포함하는 기판 전반을 가리키는 것이다. 즉, SOI 기판도 널리 반도체 기판에 포함된다.
또한, 본 명세서에 있어서 단결정이란, 어떤 결정축에 주목한 경우, 그 결정축의 방향이 시료의 어느 부분에 있어서나 같은 방향을 향하는 결정을 가리킨다. 즉, 결정 결함이나 댕글링 본드(dangling bond)를 포함하여도 상기와 같이 결정축의 방향이 일치하는 것은 단결정으로 한다.
또한, 본 명세서에 있어서 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 표시 장치나, 집적 회로는 반도체 장치에 포함된다. 또한, 본 명세서 등에 있어서 표시 장치는, 발광 표시 장치나 액정 표시 장치, 전기 영동 소자 등을 사용한 표시 장치를 포함한다. 발광 표시 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는 전류 또는 전압에 따라 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro luminescence), 유기 EL 등이 있다.
개시하는 발명의 일 형태에서는, 접합에 따른 계면의 일부(주연부(周緣部))에 접합하지 않는 영역을 의도적으로 형성한다. 이로써, 반도체층의 표면 거칠기를 억제한 SOI 기판을 제공할 수 있다. 또는, 이것을 사용한 반도체 장치의 수율을 향상시킬 수 있다.
도 1a 내지 도 1f는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 2a 내지 도 2c는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 3a 및 도 3b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 4a 내지 도 4g는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 5a 내지 도 5c는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 6a 및 도 6b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 7a 내지 도 7g는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 8a 내지 도 8d는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 9a 및 도 9b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 10a 내지 도 10h는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 11a 내지 도 11d는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 12a 및 도 12b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 13a 내지 도 13d는 트랜지스터의 제작 방법의 일례를 도시하는 단면도.
도 14a 내지 도 14d는 트랜지스터의 제작 방법의 일례를 도시하는 단면도.
도 15a 및 도 15b는 트랜지스터의 평면도 및 단면도.
도 16a 및 도 16b는 실리콘층의 표면의 상태를 나타내는 사진.
도 17a 및 도 17b는 실리콘층의 표면의 상태를 나타내는 사진.
도 18a 및 도 18b는 실리콘층의 표면의 상태를 나타내는 사진.
도 19는 유리 기판 표면의 상태의 일례를 나타내는 사진.
도 20은 접합하지 않는 영역의 직경과 결손의 수의 관계를 도시하는 도면.
도 21a 및 도 21b는 표면 거칠기(roughness)의 비교 결과를 도시하는 도면.
이하, 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되지 않고, 본 명세서 등에 있어서 개시하는 발명의 취지에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 상이한 실시형태에 따른 구성은 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, SOI 기판의 제작 방법의 일례에 관하여 도면을 참조하여 설명한다. 구체적으로는, 베이스 기판 위에 단결정 반도체층이 형성된 SOI 기판을 제작하는 경우에 대해서 설명한다.
우선, 베이스 기판(100)과 단결정 반도체 기판(110)을 준비한다(도 1a 및 도 1b 참조).
베이스 기판(100)으로서는, 절연체로 이루어지는 기판을 사용할 수 있다. 구체적으로는, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 상기 유리 기판에 있어서, 산화바륨을 산화붕소보다 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 따라서, 유리 기판에 내열성을 요구하는 경우에는, 산화붕소보다 산화바륨을 많이 포함하는 유리 기판을 사용하면 좋다. 또한, 본 실시형태에서는, 베이스 기판(100)으로서 유리 기판을 사용하는 경우에 대해서 설명한다. 베이스 기판(100)으로서 대면적화가 가능하고, 가격이 저렴한 유리 기판을 사용함으로써, 저비용화를 도모할 수 있다.
또한, 베이스 기판(100)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용하여도 좋다. 베이스 기판(100)으로서 반도체 기판을 사용하는 경우에는, 유리 기판 등을 사용하는 경우와 비교하여 열 처리의 온도 조건이 완화되기 때문에, 양질(良質)의 SOI 기판을 얻는 것이 용이하게 된다. 여기서, 반도체 기판으로서는, 태양 전지급(級) 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용하여도 좋다. 또한, 다결정 반도체 기판을 사용하여도 좋다. 태양 전지급 실리콘이나 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여 제조 비용을 억제할 수 있다.
또한, 개시하는 발명의 일 형태는, 접합에 따른 기판의 재질 등의 상위에 기인하여 생기는 반도체층의 표면 거칠기를 억제하는 것이기 때문에, 접합에 따른 기판의 재질 등이 상이한 경우에 효과적이지만, 같은 재질을 사용한 기판을 접합하는 경우라도, 표면 거칠기를 억제한다는 점에서는, 충분한 효과를 얻을 수 있다.
상기 베이스 기판(100)에 대해서는, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 베이스 기판(100)에 대해서 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF) 등을 사용하여 초음파 세정을 행한다. 이러한 세정 처리를 행함으로써, 베이스 기판(100) 표면의 평탄성 향상이나 베이스 기판(100) 표면에 잔존하는 연마 입자의 제거 등이 실현된다.
단결정 반도체 기판(110)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨 비소나 인듐 인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판되는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형인 것이 대표적이다. 또한, 단결정 반도체 기판(110)의 형상은 원형에 한정되지 않고, 예를 들어, 직사각형 등으로 가공하여 사용할 수도 있다. 또한, 단결정 반도체 기판(110)은 CZ법이나 FZ(플로팅 존: Floating Zone)법을 사용하여 제작할 수 있다.
오염물 제거의 관점에서는, 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 염산과산화수소수 혼합 용액(HPM), 희불산(DHF) 등을 사용하여 단결정 반도체 기판(110)의 표면을 세정해 두는 것이 바람직하다. 또한, 희불산과 오존수를 교대로 토출시켜 세정하여도 좋다.
다음에, 단결정 반도체 기판(110)의 표면으로부터 소정의 깊이에 취화 영역(112)을 형성하고, 그 후, 절연층(114)을 사이에 두고 베이스 기판(100)과 단결정 반도체 기판(110)을 접합한다(도 1c 및 도 1d 참조).
본 실시형태에 있어서는, 절연층(114) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에 오목부(140)를 형성하고, 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 의도적으로 형성한다(도 1c 참조). 오목부(140)의 형성에 의하여 단결정 반도체 기판(110)을 노출시켜도 좋다. 이와 같이, 접합하지 않는 영역을 형성함으로써, 분리의 계기를 줄 수 있기 때문에, 형성되는 단결정 반도체층의 표면 거칠기를 억제할 수 있다. 또한, 상기 접합하지 않는 영역의 형성은, 막의 응력의 완화에도 기여하는 것으로 고찰된다.
또한, 본 실시형태에서는, 절연층(114)에 오목부(140)를 형성하는 구성으로 하지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 오목부 대신에, 볼록부를 형성하여도 좋다. 물론, 오목부와 볼록부를 조합한 요철부를 형성하여도 좋다.
오목부의 제작 방법으로서는, 절연층(114)을 형성한 후의 패터닝이나 레이저 광의 조사 등에 의한 마킹, 유리 펜을 사용한 마킹 등이 있다. 또한, 볼록부의 형성 방법으로서는, 절연층(114)을 형성한 후의 패터닝이나 레이저 광의 조사 등에 의한 마킹, 유리 펜을 사용한 마킹, 적절한 크기의 입자를 절연층(114)의 표면에 부착시키는 방법 등이 있다. 또한, 기판(또는 반도체 장치)에 식별 부호를 부여하는 경우 등, 레이저 마커를 사용하여 인자(印字)를 행하는 경우가 있지만, 이것을 이용하여 오목부나 볼록부를 형성하는 경우에는, 제조 비용을 증가시키지 않고, 상기 접합하지 않는 영역을 형성할 수 있기 때문에, 바람직하다.
또한, 접합하지 않는 영역을 형성할 수 있으면, 오목부 또는 볼록부를 형성하는 것에 한정되지 않는다. 예를 들어, 접합시의 압력(베이스 기판과 단결정 반도체 기판에 가하는 압력)을 조절함으로써 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 형성할 수 있다. 이 경우, 접합시의 압력을 20N/cm2 이상으로 하는 것이 바람직하다. 접합시의 압력을 20N/cm2 이상으로 함으로써, 접합하지 않는 영역을 적합하게 형성할 수 있다.
또한, 상기 접합하지 않는 영역의 면적은, 1.0mm2 이상으로 하는 것이 바람직하다. 이로써, 형성되는 반도체층의 표면 거칠기를 효과적으로 억제할 수 있다. 또한, 접합하지 않는 영역을 25mm2 이상으로 함으로써, 이것을 더 한층 효과적인 것으로 할 수 있다.
또한, 본 실시형태에서는, 단결정 반도체 기판의 주연부에 대응하는 영역에 접합하지 않는 영역을 형성하지만, 개시하는 발명은 이것에 한정되지 않는다. 접합하지 않는 영역을 단결정 반도체 기판의 주연부에 대응하는 영역에 형성하는 경우에는, 예를 들어, 단결정 반도체 기판의 모서리에 형성하면 좋다. 이와 같이, 접합하지 않는 영역을 모서리에 형성하고, 접합을 상기 모서리로부터 진행시킴으로써, 반도체층의 표면 거칠기를 억제하는 효과를 더 높일 수 있다.
단결정 반도체 기판(110)의 표면으로부터 소정의 깊이에 형성되는 취화 영역(112)은 가속으로 인한 운동 에너지를 갖는 수소 등의 이온을 단결정 반도체 기판(110)에 조사함으로써 형성할 수 있다.
취화 영역(112)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 질량과 전하, 이온의 입사각 등에 의하여 조절할 수 있다. 또한, 취화 영역(112)은 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 형성된다. 이로써, 이온을 첨가하는 깊이에 의하여 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하가 되도록 평균 침입 깊이를 조절하면 좋다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사한다. 이것에 대해서, 이온 주입 장치는, 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하여 어느 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여 수소를 단결정 반도체 기판(110)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는, 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 +의 비율이 높아지도록 하면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해서 H3 +의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가하여도 좋다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가하여도 좋다. 예를 들어, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우는, 수소와 헬륨을 각각 다른 공정에 의하여 조사하는 경우와 비교하여 공정수를 저감할 수 있는 것과 함께, 후의 단결정 반도체층의 표면 거칠기를 더 억제할 수 있다.
또한, 절연층(114)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 절연층을 단층 또는 적층으로 형성할 수 있다. 이들의 막은 열 산화법, CVD법, 스퍼터법 등을 사용하여 형성할 수 있다.
또한, 본 명세서 등에 있어서, 산화질화물이란, 그 조성에 있어서 질소보다 산소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 산화질화실리콘이란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위에서 포함되는 것을 가리킨다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다도 질소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 질화산화실리콘이란 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위에서 포함되는 것을 가리킨다. 다만, 상기 범위는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 넘지 않는다.
접합은, 베이스 기판(100)과 단결정 반도체 기판(110)을 절연층(114)을 사이에 두고 접착시킨 후, 베이스 기판(100) 또는 단결정 반도체 기판(110)의 1개소에 1N/cm2 이상 500N/cm2 이하의 압력을 가함으로써 행해진다(도 1d 참조). 압력을 가하면, 그 부분으로부터 베이스 기판(100)과 절연층(114)이 접합하기 시작하고, 자발적으로 접합이 형성되어 전체 면에 이른다. 이 접합 공정에는, 반데르발스 힘(van der Waals' force)이나 수소 결합이 작용하고, 상온으로 행할 수 있다.
또한, 접합은 상기 접합하지 않는 영역으로부터 진행시키는 것이 바람직하다. 물론, 상기 영역 이외로부터 접합을 진행시키는 경우라도, 일정한 효과를 얻을 수 있지만, 상기 영역으로부터 접합을 진행시키는 경우에는, 보다 효과적으로 표면 거칠기를 억제할 수 있다.
또한, 단결정 반도체 기판(110)과 베이스 기판(100)을 접합하기 전에 접합에 따른 표면에 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(110)과 베이스 기판(100)의 접합 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 들 수 있다. 상이한 웨트 처리, 또는 상이한 드라이 처리를 조합하여 행하여도 좋다.
웨트 처리로서는, 오존수를 사용한 오존 처리(오존수 세정), 메가소닉 세정, 또는 2류체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법) 등을 들 수 있다. 드라이 처리로서는, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리 등을 들 수 있다. 피처리체(단결정 반도체 기판, 단결정 반도체 기판 위에 형성된 절연층, 지지 기판 또는 지지 기판 위에 형성된 절연층)에 대해서, 상기 내용과 같은 표면 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높이는 효과를 갖는다. 그 결과, 기판끼리의 접합 강도를 향상시킬 수 있다.
웨트 처리는, 피처리체 표면에 부착하는 큰 먼지 등을 제거할 때 효과적이다. 드라이 처리는, 피처리체 표면에 부착하는 유기물 등의 작은 먼지를 제거할 때 또는 분해할 때 효과적이다. 여기서, 피처리체에 대하여, 자외선 처리 등의 드라이 처리를 행한 후, 세정 등의 웨트 처리를 행하는 경우에는, 피처리체 표면을 청정화 및 친수화하여, 더 피처리체 표면의 워터 마크의 발생을 억제할 수 있기 때문에 바람직하다.
또한, 드라이 처리로서, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소를 사용한 표면 처리를 행하는 것이 바람직하다. 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에 의하여, 피처리체 표면에 부착하는 유기물을 효과적으로 제거 또는 분해할 수 있다. 또한, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에, 자외선 중 200nm 미만의 파장을 포함하는 광에 의한 처리를 조합함으로써, 피처리체 표면에 부착하는 유기물을 더 효과적으로 제거할 수 있다. 이하, 구체적으로 설명한다.
예를 들어, 산소를 포함하는 분위기하에서 자외선을 조사함으로써 피처리체의 표면 처리를 행한다. 산소를 포함하는 분위기하에 있어서, 자외선 중 200nm 미만의 파장을 포함하는 광과 200nm 이상의 파장을 포함하는 광을 조사함으로써, 오존을 생성하는 것과 함께 일중항 산소를 생성시킬 수 있다. 또한, 자외선 중 180nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시키는 것과 함께, 일중항 산소를 생성시킬 수도 있다.
산소를 포함하는 분위기하에서, 200nm 미만의 파장을 포함하는 자외광 및 200nm 이상의 파장을 포함하는 자외광을 조사함으로써 일어나는 반응예를 나타낸다.
O2+hν(λ1nm) → O(3P)+O(3P) ··· (1)
O(3P)+O2 → O3 ··· (2)
O3+hν(λ2nm) → O(1D)+O2 ··· (3)
상기 반응식(1)에 있어서 산소(O2)를 포함하는 분위기하에서 200nm 미만의 파장(λ1nm)을 포함하는 광(hν)을 조사함으로써, 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(2)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 그리고, 반응식(3)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 200nm 이상의 파장(λ2nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소(O(1D))가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중, 200nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시키는 것과 함께, 200nm 이상의 파장을 포함하는 광을 조사함으로써 오존을 분해하여 일중항 산소를 생성한다. 상기와 같은 표면 처리는, 예를 들어, 산소를 포함하는 분위기하에서의 저압 수은 램프의 조사(λ1=185nm, λ2=254nm)에 의하여 행할 수 있다.
또한, 산소를 포함하는 분위기하에서 180nm 미만의 파장을 포함하는 광을 조사하여 일어나는 반응예를 나타낸다.
O2+hν(λ3nm) → O(1D)+O(3P) ··· (4)
O(3P)+O2 → O3 ··· (5)
O3+hν(λ3nm) → O(1D)+O2 ··· (6)
상기 반응식(4)에 있어서 산소(O2)를 포함하는 분위기하에서 180nm 미만의 파장(λ3nm)을 포함하는 광을 조사함으로써, 여기 상태의 일중항 산소 O(1D)와 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(5)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식(6)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 180nm 미만의 파장(λ3nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중, 180nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시키는 것과 함께, 오존 또는 산소를 분해하여 일중항 산소를 생성한다. 상기와 같은 표면 처리는, 예를 들어, 산소를 포함하는 분위기하에서의 Xe 엑시머 UV 램프의 조사에 의하여 행할 수 있다.
200nm 미만의 파장을 포함하는 광에 의하여 피처리체 표면에 부착하는 유기물 등의 화학 결합을 절단하고, 오존 또는 일중항 산소에 의하여 피처리체 표면에 부착하는 유기물이나 화학 결합을 절단한 유기물 등을 산화 분해하여 제거할 수 있다. 상기와 같은 표면 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 더 높일 수 있고, 접합을 양호하게 행할 수 있다.
또한, 접합 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 이 열 처리의 온도는, 취화 영역(112)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위로 가열하면서 베이스 기판(100)과 절연층(114)을 접합시켜도 좋다. 상기 열 처리에는 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도는 어디까지나 일례이며, 개시하는 발명의 일 형태가 이것에 한정되어 해석되는 것은 아니다.
다음에, 예를 들어 400℃ 이상의 온도로 열 처리를 행하여 단결정 반도체 기판(110)을 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에 절연층(114)을 사이에 두고 단결정 반도체층(116)을 형성한다(도 1e 및 도 1f 참조).
열 처리를 행함으로써, 첨가된 원소가 취화 영역(112)에 형성하는 미소한 구멍에 있어서, 상기 원소의 체적이 팽창하고, 미소한 구멍의 내부의 압력이 상승한다. 압력의 상승에 의하여 취화 영역(112)에는 균열이 생기기 때문에, 취화 영역(112)을 따라 단결정 반도체 기판(110)이 분리된다. 절연층(114)은 베이스 기판(100)에 접합하기 때문에, 베이스 기판(100) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체층(116)(단결정 반도체 기판(110)의 표면과 취화 영역의 사이의 층) 및 절연층(114)이 잔존한다. 또한, 오목부(140)에 있어서는, 접합되지 않기 때문에, 베이스 기판(100)의 오목부(140)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 이러한 영역이 분리시의 계기가 되어 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
또한, 상기 분리시의 열 처리 온도는 가능한 한 낮은 온도가 바람직하다. 분리시의 온도가 낮을수록 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들어, 상기 분리시의 열 처리 온도는 300℃ 이상 600℃ 이하, 바람직하게는 400℃ 이상 500℃ 이하로 하면 효과적이다. 또한, 발명자는, 상기 접합하지 않는 영역을 형성함으로써, 분리가 생기는 기판 온도가 낮게 되는 것을 발견하였다. 즉, 분리에 요구되는 기판 온도를 낮게 억제할 수 있는 것을 발견하였다. 예를 들어, 접합하지 않는 영역을 형성하지 않는 경우에는, 분리시에 500℃ 이상의 온도가 필요하게 되는 경우라도, 접합하지 않는 영역을 형성함으로써, 500℃ 이하의 온도로 분리시킬 수 있다. 또한, 상기 온도 조건은 어디까지나 일례이며, 개시하는 발명의 일 형태가 이것에 한정하여 해석되는 것은 아니다.
또한, 접합하지 않는 영역을 형성함으로써, 베이스 기판과 반도체 기판이 분리하는 온도(분리 온도)의 편차가 작게 되는 것을 발견하였다. 예를 들어, 접합하지 않는 영역을 형성한 시료를 4 샘플 제작하여 분리하면, 분리 온도가 대략 ±1℃의 범위 내에 들어가는 것이 확인되었다. 따라서, 접합하지 않는 영역을 제작함으로써, 분리 프로세스의 편차를 억제할 수 있다.
다음에, 단결정 반도체층(116)의 표면에 레이저 광(132)을 조사함으로써, 표면의 평탄성이 향상되고, 또 결함이 저감된 단결정 반도체층(118)을 형성한다(도 2a, 도 2b, 및 도 3a 참조). 또한, 도 2b는 도 3a의 A-B에 있어서의 단면에 대응한다.
또한, 레이저광(132)의 조사에 의한 단결정 반도체층(116)은, 부분 용융시키는 것이 바람직하다. 완전히 용융시킨 경우에는, 액상이 된 후의 무질서한 핵 발생에 의하여 미결정화하여 결정성이 저하되기 때문이다. 한편, 부분 용융에서는 용융되지 않는 고상 부분을 기초로 하여 결정이 성장하기 때문에, 단결정 반도체층(116)을 완전히 용융시키는 경우와 비교하여 결정 품위를 향상시킬 수 있다. 또한, 절연층(114)으로부터의 산소나 질소 등의 도입을 억제할 수 있다. 또한, 상기에 있어서, 부분 용융이란, 레이저 광의 조사에 의하여 단결정 반도체층(116)이 용융되는 깊이를 절연층(114) 측 계면의 깊이보다 얕게 하는(즉, 단결정 반도체층(116)의 두께보다 얕게 하는) 것을 가리킨다. 즉, 단결정 반도체층(116)의 상층은 용융하여 액상이 되지만, 하층은 용융되지 않고 계속해서 고상 상태인 것을 가리킨다. 또한, 완전 용융이란, 단결정 반도체층(116)이 절연층(114)과의 계면까지 용융되어 액체 상태가 되는 것을 가리킨다.
상기 레이저광의 조사에는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은 고에너지를 얻을 수 있고 부분 용융 상태를 창출(創出)하는 것이 용이하게 되기 때문이다. 발진 주파수는, 1Hz 이상 10MHz 이하로 하는 것이 바람직하지만, 이것에 한정되어 해석되지 않는다. 상술한 펄스 발진 레이저로서는 Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등이 있다. 또한, 부분 용융시키는 것이 가능하면, 연속 발진 레이저를 사용하여도 좋다. 연속 발진 레이저로서는, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 헬륨카드뮴 레이저 등이 있다.
레이저광(132)의 파장으로서는, 단결정 반도체층(116)에 흡수되는 파장을 선택할 필요가 있다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정하면 좋다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다. 또한, 레이저 광(132)의 에너지 밀도는, 레이저 광(132)의 파장, 레이저 광의 표피 깊이, 단결정 반도체 층(116)의 막 두께 등을 고려하여 결정할 수 있다. 레이저 광(132)의 에너지 밀도는, 예를 들어, 300mJ/cm2 이상 800mJ/cm2 이하의 범위로 하면 좋다. 또한, 상기 에너지 밀도의 범위는, 펄스 발진 레이저로서 XeCl 엑시머 레이저(파장: 308nm)를 사용한 경우의 일례이다.
레이저 광(132)의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기, 또는 질소 분위기나 아르곤 분위기와 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기 중에서 레이저 광(132)을 조사하려면, 기밀성이 있는 챔버 내에서 레이저 광(132)을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우에는, 레이저 광(132)의 피조사면에 질소 가스 등 불활성 가스를 분사함으로써, 불활성 분위기를 형성할 수도 있다.
또한, 상기 레이저 광(132)의 조사는, 질소 등의 불활성 분위기에서 행하는 경우가, 대기 분위기에서 행하는 경우보다 단결정 반도체층(118)의 평탄성을 향상시키는 효과가 높다. 또한, 대기 분위기보다도 불활성 분위기가 크랙이나 릿지(ridge)의 발생을 억제하는 효과가 높고, 레이저 광(132)이 사용할 수 있는 에너지 밀도의 범위가 넓어진다. 또한, 레이저 광(132)의 조사는, 감압 분위기에서 행하여도 좋다. 감압 분위기에서 레이저 광(132)을 조사한 경우에는, 불활성 분위기에 있어서의 조사와 동등한 효과를 얻을 수 있다.
또한, 본 실시형태에서는, 단결정 반도체층(116)의 분리에 따른 열 처리 직후에, 레이저 광(132)의 조사 처리를 행하였지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열 처리 후에 에칭 처리를 행하여, 단결정 반도체층(116) 표면에 결함이 많은 영역을 제거한 후에 레이저 광(132)의 조사 처리를 행하여도 좋고, 에칭 처리 등에 의하여 단결정 반도체층(116) 표면의 평탄성을 향상시킨 후에 레이저 광(132)의 조사 처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭을 사용하여도 좋고, 또는 드라이 에칭을 사용하여도 좋다.
또한, 본 실시형태에 있어서 제시하지 않지만, 상술한 바와 같이 레이저 광(132)을 조사한 후에는, 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(118)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합하여 사용하면 좋다.
상술한 공정에 의하여 표면 거칠기가 저감된 반도체층을 갖는 SOI 기판을 얻을 수 있다(도 2b 및 도 3a 참조).
본 실시형태에 있어서는, 단결정 반도체층(116)의 표면에 레이저 광(132)을 조사함으로써, 표면의 평탄성이 향상되고, 또 결함이 저감된 단결정 반도체층(118)을 얻는다. 이것에 대해서, 본 발명을 적용하지 않는 경우에는, 레이저 광(132)을 조사하기 전의 단결정 반도체층(116)의 표면이 거칠어지기 때문에, 레이저 광(132)을 조사함으로써 단결정 반도체층(118)의 막질이 더 악화되는 경향이 있다. 예를 들어, 단결정 반도체층(116)에 미세한 결손(부분적인 막의 결손 등)이 존재하는 경우에는, 레이저 광(132)의 조사에 의하여 이 결손이 대형화되어 버리는 경향이 있다. 이것은, 레이저 광(132)의 조사에 의하여 상기의 미세한 결손의 주변 영역(단결정 반도체층(116)이 얇아지는 영역)의 반도체가 용융하여 표면 장력(張力) 등에 의하여 이동해 버리는 것에 기인하는 것으로 고찰된다.
이와 같이, 단결정 반도체층(116)의 표면이 거칠어지는 경우에는, 그것에 기인하는 불량이 생기는 경향이 있기 때문에, 단결정 반도체층(116)의 표면 거칠기를 억제하는 것은 중요하다. 특히, 레이저 광(132)의 조사를 사용하는 경우에는, 본 실시형태에 있어서 나타낸 접합하지 않는 영역을 형성하는 방법은 매우 유효한 해결 수단이다.
또한, 상기 공정 후에는, SOI 기판의 단결정 반도체층(118)을 패터닝하여 섬 형상의 반도체층(120)을 형성하여도 좋다. 상기 패터닝시에는 상기 주연부에 대응하는 영역(오목부(140)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 2c 및 도 3b 참조). 또한, 도 2c는, 도 3b의 A-B에 있어서의 단면에 대응한다. 여기서, 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 이유는, 상기 영역에서는 접합 강도의 부족으로 인하여 박리될 가능성이 높아지기 때문이다. 또한, 접합 강도의 부족은, 단결정 반도체 기판 표면의 단부가 그 표면 연마 처리에 기인하여 곡율을 갖는 표면 형상(에지 롤 오프(edge role off)라고 한다)에 의하여 생기는 것이다. 또한, 주연부에 대응하는 영역의 단결정 반도체층(118)의 제거가 필수가 아닌 것은 물론이다.
또한, 본 실시형태에서는, 단결정 반도체층의 모서리의 1개소에 오목부를 배치하는 구성을 나타내지만(도 3a 등 참조), 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 접합하지 않는 영역의 수나 배치 등은 적절히 설정하면 좋다. 또한, 후의 반도체 장치의 수율 향상을 고려하면, 후에 제거되는 영역에 상기 접합하지 않는 영역을 형성해 두는 것이 바람직하다(도 3b 참조).
본 실시형태에서 나타낸 구성은 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, SOI 기판의 제작 방법의 다른 일례에 관하여 도면을 참조하여 설명한다.
우선, 베이스 기판(100)과 단결정 반도체 기판(110)을 준비한다(도 4a 및 도 4c 참조). 베이스 기판(100) 및 단결정 반도체 기판(110)의 자세한 내용에 관해서는, 상술한 실시형태를 참작(參酌)할 수 있기 때문에, 여기서는 생략한다.
베이스 기판(100) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에는, 오목부(142)를 형성한다(도 4b 참조). 여기서는, 베이스 기판(100) 표면에 오목부(142)를 형성하는 구성으로 하지만, 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 형성할 수 있다면, 오목부를 형성하는 것에 한정되지 않는다. 오목부 대신에 볼록부나 요철부를 형성하여도 좋다. 접합하지 않는 영역의 형성 방법으로서는, 상술한 실시형태를 참작할 수 있다.
단결정 반도체 기판(110)에는, 그 표면으로부터 소정의 깊이에 취화 영역(112)을 형성하고, 절연층(114)을 사이에 두고 베이스 기판(100)과 단결정 반도체 기판(110)을 접합한다(도 4d 및 도 4e 참조).
취화 영역(112)은 가속에 의한 운동 에너지를 갖는 수소 등의 이온을 단결정 반도체 기판(110)에 조사함으로써 형성할 수 있다. 자세한 내용에 대해서는, 상술한 실시형태를 참작하면 좋다.
접합은, 베이스 기판(100)과 단결정 반도체 기판(110)을 절연층(114)을 사이에 두고 접착시킨 후, 베이스 기판(100) 또는 단결정 반도체 기판(110)의 1개소에 1N/cm2 이상 500N/cm2 이하의 압력을 가함으로써 행해진다. 압력을 가하면, 그 부분으로부터 베이스 기판(100)과 절연층(114)이 접합하기 시작하여 자발적으로 접합이 형성되어 전체 면에 이른다. 이 접합 공정에는, 반데르발스 힘이나 수소 결합이 작용하고, 상온으로 행할 수 있다.
또한, 단결정 반도체 기판(110)과 베이스 기판(100)을 접합하기 전에 접합에 따른 표면에 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(110)과 베이스 기판(100)의 접합 계면에서의 접합 강도를 향상시킬 수 있다. 표면 처리의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
또한, 접합한 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 이 열 처리의 온도는, 취화 영역(112)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위로 가열하면서 베이스 기판(100)과 절연층(114)을 접합시켜도 좋다. 상기 열 처리에는 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 예를 들어, 400℃ 이상의 온도로 열 처리를 행하여 단결정 반도체 기판(110)을 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에 절연층(114)을 사이에 두고 단결정 반도체층(116)을 형성한다(도 4f 및 도 4g 참조).
열 처리를 행함으로써, 첨가된 원소가 취화 영역(112)에 형성하는 미소한 구멍에 있어서, 상기 원소의 체적이 팽창하고, 미소한 구멍의 내부의 압력이 상승한다. 압력의 상승에 따라, 취화 영역(112)에는 균열이 생기기 때문에, 취화 영역(112)을 따라 단결정 반도체 기판(110)이 분리된다. 절연층(114)은 베이스 기판(100)에 접합하기 때문에, 베이스 기판(100) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체층(116)(단결정 반도체 기판(110)의 표면과 취화 영역의 사이의 층) 및 절연층(114)이 잔존한다. 또한, 오목부(140)에 있어서는, 접합되지 않기 때문에, 베이스 기판(100)의 오목부(140)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 이러한 영역이 분리시의 계기가 되어 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
다음에, 단결정 반도체층(116)의 표면에 레이저 광(132)을 조사함으로써, 표면의 평탄성이 향상되고, 또 결함이 저감된 단결정 반도체층(118)을 형성한다(도 5a 내지 도 6a 참조). 또한, 도 5b는 도 6a의 A-B에 있어서의 단면에 대응한다. 레이저 광(132)의 조사의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
또한, 본 실시형태에 있어서는, 단결정 반도체층(116)의 분리에 따른 열 처리 직후에 레이저 광(132)의 조사 처리를 행하지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열 처리 후에 에칭 처리를 행하여 단결정 반도체층(116)의 표면의 결함이 많은 영역을 제거한 후에 레이저 광(132)의 조사 처리를 행하여도 좋고, 에칭 처리 등에 의하여 단결정 반도체층(116)의 표면의 평탄성을 향상시킨 후에 레이저 광(132)의 조사 처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭을 사용하여도 좋고, 또는 드라이 에칭을 사용하여도 좋다.
또한, 본 실시형태에 나타내지 않지만, 상술한 바와 같이, 레이저 광(132)을 조사한 후에는 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(118)의 박막화에는 드라이 에칭 또는 웨트 에칭 중 한쪽 또는 양쪽 모두를 조합하여 사용하면 좋다.
상술한 공정에 의하여 표면 거칠기가 저감된 반도체층을 갖는 SOI 기판을 얻을 수 있다(도 5b 및 도 6a 참조).
또한, 상기 공정 후에는, SOI 기판의 단결정 반도체층(118)을 패터닝하여 섬 형상의 반도체층(120)을 형성하여도 좋다. 상기 패터닝시에는, 상기 주연부에 대응하는 영역(오목부(140)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 5c 및 도 6b 참조). 또한, 도 5c는 도 6b의 A-B에 있어서의 단면에 상당한다. 여기서, 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 이유는, 상기 영역에서는 접합 강도의 부족으로 인하여 박리될 가능성이 높아지기 때문이다. 또한, 주연부에 대응하는 영역의 단결정 반도체층(118)의 제거가 필수가 아닌 것은 물론이다.
또한, 본 실시형태에서는, 단결정 반도체층의 모서리의 1개소에 오목부를 배치하는 구성을 나타내지만(도 6a 등 참조), 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 접합하지 않는 영역의 수나 배치 등은 적절히 설정하면 좋다. 또한, 후의 반도체 장치의 수율 향상을 고려하면 후에 제거되는 영역에 상기 접합하지 않는 영역을 형성해 두는 것이 바람직하다(도 6b 참조).
본 실시형태에서 나타낸 구성은 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, SOI 기판의 제작 방법의 다른 일례에 관해서 도면을 참조하여 설명한다.
우선, 베이스 기판(100)과 단결정 반도체 기판(110)을 준비한다(도 7a 및 도 7c 참조). 베이스 기판(100) 및 단결정 반도체 기판(110)의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있기 때문에, 여기서는 생략한다.
베이스 기판(100)의 표면에는 질소 함유층(102)(예를 들어, 질화실리콘막(SiNx)이나 질화산화실리콘막(SiNxOy)(x>y) 등의 질소를 함유하는 절연막을 포함하는 층)을 형성한다(도 7b 참조).
본 실시형태에 있어서 형성되는 질소 함유층(102)은, 후에 단결정 반도체층을 접합하기 위한 층(접합층)이 된다. 또한, 질소 함유층(102)은 베이스 기판에 포함되는 나트륨(Na) 등의 불순물이 단결정 반도체층에 확산하는 것을 방지하기 위한 배리어층으로서도 기능한다.
상술한 바와 같이, 본 실시형태에 있어서는 질소 함유층(102)을 접합층으로서 사용하기 때문에, 그 표면이 소정의 평탄성을 가지도록 질소 함유층(102)을 형성하는 것이 바람직하다. 구체적으로는, 표면의 평균면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.60nm이하, 보다 바람직하게는, 평균면 거칠기가 0.35nm 이하, 제곱 평균 거칠기 0.45nm 이하가 되도록 질소 함유층(102)을 형성한다. 막 두께는, 10nm 이상 200nm 이하, 바람직하게는, 50nm 이상 100nm 이하의 범위로 한다. 이와 같이, 표면의 평탄성을 높임으로써, 단결정 반도체층의 접합 불량을 방지할 수 있다.
단결정 반도체 기판(110)의 표면에는 산화막(115)을 형성한다(도 7d 참조). 또한, 오염물 제거의 관점에서, 산화막(115)을 형성하기 전에 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 염산과산화수소수 혼합 용액(HPM), 희불산(DHF) 등을 사용하여 단결정 반도체 기판(110)의 표면을 세정하는 것이 바람직하다. 희불산과 오존수를 교대로 토출시켜 세정하여도 좋다.
산화막(115)은 예를 들어, 산화실리콘막, 산화질화실리콘막 등을 단층 또는 적층으로 형성할 수 있다. 상기 산화막(115)의 제작 방법으로서는, 열 산화법, CVD법, 스퍼터법 등이 있다. 또한, CVD법을 사용하여 산화막(115)을 형성하는 경우, 테트라에톡시실란(약칭: TEOS, 화학식: Si(OC2H5)4) 등의 유기실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(110)에 열 산화 처리를 행함으로써 산화막(115)(여기서는 SiOx막)을 형성한다. 열 산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염산이 첨가된 산화성 분위기 중에서 단결정 반도체 기판(110)에 열 산화 처리를 행함으로써 염소 산화된 산화막(115)을 형성할 수 있다. 이 경우, 산화막(115)은 염소 원자를 함유하는 막이 된다.
산화막(115) 중에 함유된 염소 원자는 산화막(115)에 변형을 형성한다. 결과적으로, 산화막(115) 중에 있어서의 물의 확산 속도가 증대한다. 즉, 산화막(115) 표면에 물이 접촉한 경우, 물을 산화막(115) 중에 신속하게 흡수시켜 확산시킬 수 있기 때문에, 물의 존재에 의한 접합 불량을 저감할 수 있다.
또한, 산화막(115)에 염소 원자를 함유시킴으로써, 외인성(外因性)의 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 포집(捕集)하여 단결정 반도체 기판(110)이 오염되는 것을 방지할 수 있다. 또한, 베이스 기판과 접합한 후에, 베이스 기판에서의 Na 등의 불순물을 고정하여, 단결정 반도체 기판(110)이 오염되는 것을 방지할 수 있다.
또한, 산화막(115)에 함유시키는 할로겐 원자는, 염소 원자에 한정되지 않는다. 산화막(115)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(110) 표면을 불소 산화하는 방법으로서는, HF용액에 침지시킨 후에 산화성 분위기 중에서 열 산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열 산화 처리를 행하는 방법 등이 있다.
다음에, 전계에 의하여 가속된 이온을 단결정 반도체 기판(110)에 조사함으로써, 단결정 반도체 기판(110)의 소정의 깊이에 결정 구조가 손상된 취화 영역(112)을 형성한다(도 7d 참조). 자세한 내용에 대해서는, 상술한 실시형태를 참작하면 좋다. 또한, 이온 도핑 장치를 사용하여 취화 영역(112)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(115)을 통하여 이온 조사를 행함으로써, 이들의 중금속에 의한 단결정 반도체 기판(110)의 오염을 방지할 수 있다.
다음에, 산화막(115) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에 오목부(140)를 형성하고, 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 의도적으로 형성한다(도 7e 참조). 오목부(140)의 형성에 의하여 단결정 반도체 기판(110)을 노출시켜도 좋다. 이러한 영역이 분리시의 계기가 되어 단결정 반도체층의 표면 거칠기를 억제할 수 있다.
또한, 본 실시형태에 있어서는, 산화막(115)에 오목부(140)를 형성함으로써 접합하지 않는 영역을 형성하지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 오목부 대신에 볼록부나 요철부를 형성하여도 좋다. 접합하지 않는 영역의 형성 방법에 대해서는, 상술한 실시형태를 참작할 수 있다.
다음에, 베이스 기판(100)의 표면과 단결정 반도체 기판(110)의 표면을 대향시켜 질소 함유층(102)의 표면과 산화막(115)의 표면을 접합시킨다(도 7f 참조).
여기서는, 베이스 기판(100)과 단결정 반도체 기판(110)을 질소 함유층(102)과 산화막(115)을 사이에 두고 접착시킨 후, 베이스 기판(100) 또는 단결정 반도체 기판(110)의 1개소에 1N/cm2 이상 500N/cm2 이하의 압력을 가한다. 그러면, 압력을 가한 부분으로부터 질소 함유층(102)과 산화막(115)이 접합하기 시작하고, 자발적으로 접합이 형성되어 전체 면에 이른다. 이 접합 공정에는, 반데르발스 힘이나 수소 결합이 작용하고, 상온으로 행할 수 있다.
또한, 베이스 기판(100)과 단결정 반도체 기판(110)의 접합을 행하기 전에, 단결정 반도체 기판(110) 위에 형성된 산화막(115)과, 베이스 기판(100) 위에 형성된 질소 함유층(102)의 표면 처리를 행하는 것이 바람직하다. 표면 처리의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
또한, 질소 함유층(102)과 산화막(115)을 접합시킨 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하는 것이 바람직하다. 이 열 처리의 온도는, 취화 영역(112)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위로 가열하면서 질소 함유층(102)과 산화막(115)을 접합시켜도 좋다. 상기 열 처리에는 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 열 처리를 행하여 단결정 반도체 기판(110)을 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에 질소 함유층(102) 및 산화막(115)을 사이에 두고 단결정 반도체층(116)을 형성한다(도 7g 및 도 8a 참조). 열 처리의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다. 여기서, 오목부(140)에 있어서는 접합이 행해지지 않기 때문에, 베이스 기판(100)의 오목부(140)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 이러한 영역이 분리시의 계기가 되어 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
다음에, 단결정 반도체층(116)의 표면에 레이저 광(132)을 조사함으로써, 표면의 평탄성이 향상되고, 또 결함이 저감된 단결정 반도체층(118)을 형성한다(도 8b, 도 8c, 및 도 9a 참조). 또한, 도 8c는 도 9a의 A-B에 있어서의 단면에 대응한다. 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
또한, 본 실시형태에 있어서는, 단결정 반도체층(116)의 분리에 따른 열 처리의 직후에 레이저 광(132)의 조사 처리를 행하지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열 처리 후에 에칭 처리를 행하여 단결정 반도체층(116)의 표면의 결함이 많은 영역을 제거한 후에 레이저 광(132)의 조사 처리를 행하여도 좋고, 에칭 처리 등에 의하여 단결정 반도체층(116) 표면의 평탄성을 향상시킨 후에 레이저 광(132)의 조사 처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭을 사용하여도 좋고, 또는 드라이 에칭을 사용하여도 좋다.
본 실시형태에 있어서 나타내지 않지만, 상술한 바와 같이 레이저 광(132)을 조사한 후에는, 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(118)의 박막화에는 드라이 에칭 또는 웨트 에칭 중 한쪽 또는 양쪽 모두를 조합하여 사용하면 좋다.
상술한 공정에 의하여 표면 거칠기가 저감된 반도체층을 갖는 SOI 기판을 얻을 수 있다(도 8c 및 도 9a 참조).
또한, 상기 공정 후에는, SOI 기판의 단결정 반도체층(118)을 패터닝하여 섬 형상의 반도체층(120)을 형성하여도 좋다. 상기 패터닝시에는 상기 주연부에 대응하는 영역(오목부(140)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 8d 및 도 9b 참조). 또한, 도 8d는, 도 9b의 A-B에 있어서의 단면에 대응한다. 여기서, 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 이유는, 상기 영역에서는 접합 강도의 부족으로 인하여 박리될 가능성이 높아지기 때문이다. 또한, 접합 강도의 부족은, 단결정 반도체 기판 표면의 단부가 그 표면 연마 처리에 기인하여 곡율을 갖는 표면 형상(에지 롤 오프라고 한다)에 의하여 생기는 것이다. 또한, 주연부에 대응하는 영역의 단결정 반도체층(118)의 제거가 필수가 아닌 것은 물론이다.
또한, 본 실시형태에서는, 단결정 반도체층의 모서리의 1개소에 오목부를 배치하는 구성을 나타내지만(도 9a 등 참조), 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 접합하지 않는 영역의 수나 배치 등은 적절히 설정하면 좋다. 또한, 후의 반도체 장치의 수율 향상을 고려하면, 후에 제거되는 영역에 상기 접합하지 않는 영역을 형성해 두는 것이 바람직하다(도 9b 참조).
본 실시형태에서 나타낸 구성은 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, SOI 기판의 제작 방법의 다른 일례에 관하여 도면을 참조하여 설명한다.
우선, 베이스 기판(100)과 단결정 반도체 기판(110)을 준비한다(도 10a 및 도 10d 참조). 베이스 기판(100) 및 단결정 반도체 기판(110)의 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
베이스 기판(100) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에는, 오목부(142)를 형성한다(도 10b 참조). 여기서는, 베이스 기판(100) 표면에 오목부(142)를 형성하는 구성으로 하지만, 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 형성할 수 있다면, 오목부를 형성하는 것에 한정되지 않는다. 오목부 대신에 볼록부나 요철부를 형성하여도 좋다. 접합하지 않는 영역의 형성 방법에 대해서는, 상술한 실시형태를 참작할 수 있다.
그 후, 베이스 기판(100)의 표면에는 질소 함유층(102)(예를 들어, 질화실리콘막(SiNx)이나 질화산화실리콘막(SiNxOy)(x>y) 등의 질소를 함유하는 절연막을 포함하는 층)을 형성한다(도 10c 참조). 베이스 기판(100)에는 오목부(142)가 형성되기 때문에, 질소 함유층(102)에는 오목부(144)가 형성된다. 오목부(144)가 분리시의 계기가 되어 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
또한, 본 실시형태에 있어서 형성되는 질소 함유량(102)은, 후에 단결정 반도체층을 접합시키기 위한 층(접합층)이 된다. 또한, 질소 함유층(102)은 베이스 기판에 포함되는 나트륨(Na) 등의 불순물이 단결정 반도체층에 확산하는 것을 방지하기 위한 배리어층으로서도 기능한다. 질소 함유층(102)의 자세한 내용에 대해서는, 상술한 실시형태를 참작하면 좋다.
단결정 반도체 기판(110)의 표면에는 산화막(115)을 형성한다(도 10e 참조). 산화막(115)의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
다음에, 전계에 의하여 가속된 이온을 단결정 반도체 기판(110)에 조사함으로써, 단결정 반도체 기판(110)의 소정의 깊이에 결정 구조가 손상된 취화 영역(112)을 형성한다(도 10f 참조). 자세한 내용에 대해서는, 상술한 실시형태를 참작하면 좋다. 또한, 이온 도핑 장치를 사용하여 취화 영역(112)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(115)을 통하여 이온의 조사를 행함으로써 이들의 중금속에 의한 단결정 반도체 기판(110)의 오염을 방지할 수 있다.
다음에, 베이스 기판(100)의 표면과 단결정 반도체 기판(110)의 표면을 대향시켜 질소 함유층(102)의 표면과 산화막(115)의 표면을 접합시킨다(도 10g 참조).
여기서는, 베이스 기판(100)과 단결정 반도체 기판(110)을 질소 함유층(102)과 산화막(115)을 사이에 두고 접착시킨 후, 베이스 기판(100) 또는 단결정 반도체 기판(110)의 1개소에 1N/cm2 이상 500N/cm2 이하의 압력을 가한다. 그러면, 압력을 가한 부분으로부터 질소 함유층(102)과 산화막(115)이 접합하기 시작하고, 자발적으로 접합이 형성되어 전체 면에 이른다. 이 접합 공정에는, 반데르발스 힘이나 수소 결합이 작용하고, 상온으로 행할 수 있다.
또한, 베이스 기판(100)과 단결정 반도체 기판(110)을 접합하기 전에, 단결정 반도체 기판(110) 위에 형성된 산화막(115)과, 베이스 기판(100) 위에 형성된 질소 함유층(102)의 표면 처리를 행하는 것이 바람직하다. 표면 처리의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
또한, 질소 함유층(102)과 산화막(115)을 접합시킨 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하는 것이 바람직하다. 이 열 처리의 온도는, 취화 영역(112)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위로 가열하면서 질소 함유층(102)과 산화막(115)을 접합시켜도 좋다. 상기 열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 열 처리를 행하여 단결정 반도체 기판(110)을 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에 질소 함유층(102) 및 산화막(115)을 사이에 두고 단결정 반도체층(116)을 형성한다(도 10h 및 도 11a 참조). 열 처리의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다. 여기서, 오목부(144)에 있어서는, 접합되지 않기 때문에, 베이스 기판(100)의 오목부(144)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 이러한 영역이 분리시의 계기가 되고 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
다음에, 단결정 반도체층(116)의 표면에 레이저 광(132)을 조사함으로써, 표면의 평탄성이 향상되고, 또 결함이 저감된 단결정 반도체층(118)을 형성한다(도 11b, 도 11c, 및 도 12a 참조). 또한, 도 11c는 도 12a의 A-B에 있어서의 단면에 대응한다. 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
또한, 본 실시형태에 있어서는, 단결정 반도체층(116)의 분리에 따른 열 처리 직후에 레이저 광(132)의 조사 처리를 행하지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열 처리 후에 에칭 처리를 행하여 단결정 반도체층(116) 표면의 결함이 많은 영역을 제거한 후, 레이저 광(132)의 조사 처리를 행하여도 좋고, 에칭 처리 등에 의하여 단결정 반도체층(116) 표면의 평탄성을 향상시킨 후에 레이저 광(132)의 조사 처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭을 사용하여도 좋고, 또는 드라이 에칭을 사용하여도 좋다.
본 실시형태에서 나타내지 않지만, 상술한 바와 같이, 레이저 광(132)을 조사한 후에는, 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 처리를 행하여도 좋다. 단결정 반도체층(118)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합하여 사용하면 좋다.
상술한 공정에 의하여 표면 거칠기가 저감된 반도체층을 갖는 SOI 기판을 얻을 수 있다(도 11c 및 도 12a 참조).
또한, 상기 공정 후에는, SOI 기판의 단결정 반도체층(118)을 패터닝하여 섬 형상의 반도체층(120)을 형성하여도 좋다. 상기 패터닝시에는 상기 주연부에 대응하는 영역(오목부(144)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 11d 및 도 12b 참조). 또한, 도 11d는 도 12b의 A-B에 있어서의 단면에 대응한다. 여기서, 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 이유는, 상기 영역에서는 접합 강도의 부족으로 인하여 박리될 가능성이 높아지기 때문이다. 또한, 주연부에 대응하는 영역의 단결정 반도체층(118)의 제거가 필수가 아닌 것은 물론이다.
또한, 본 실시형태에서는, 단결정 반도체층의 모서리의 1개소에 오목부를 배치하는 구성을 나타내지만(도 12a 등 참조), 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 접합하지 않는 영역의 수나 배치 등은 적절히 설정하면 좋다. 또한, 후의 반도체 장치의 수율 향상을 고려하면, 후에 제거되는 영역에 상기 접합하지 않는 영역을 형성해 두는 것이 바람직하다(도 12b 참조).
본 실시형태에서 나타낸 구성은, 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 13a 내지 도 15b를 참조하여 상기 실시형태에 있어서의 반도체 장치의 제작 방법의 자세한 내용에 대해서 설명한다. 여기서는, 반도체 장치의 일례로서 복수의 트랜지스터로 이루어지는 반도체 장치의 제작 방법에 대해서 설명한다. 이하에서 나타내는 트랜지스터를 조합하여 사용함으로써, 다양한 반도체 장치를 형성할 수 있다.
도 13a는 실시형태 1 등에 나타내는 방법에 의하여 제작한 반도체 기판의 일부를 나타내는 단면도이다(예를 들어, 도 2b 등 참조). 또한, 본 실시형태에서는, 실시형태 1에 있어서 제작한 반도체 기판을 사용하여 반도체 장치를 제작하는 경우에 대해서 설명하였지만, 다른 실시형태에 있어서 제작한 반도체 기판을 사용하여도 좋은 것은 물론이다.
반도체층(700)(도 2b에 있어서의 단결정 반도체층(118)에 대응한다)에는, TFT의 임계값 전압을 제어하기 위해서 붕소, 알루미늄, 갈륨 등의 p형 불순물이나, 인, 비소 등의 n형 불순물을 첨가하여도 좋다. 불순물을 첨가하는 영역, 및 첨가하는 불순물의 종류는, 적절히 변경할 수 있다. 예를 들어, n채널형 TFT의 형성 영역에 p형 불순물을 첨가하고, p채널형 TFT의 형성 영역에 n형 불순물을 첨가한다. 상술한 불순물을 첨가할 때에는, 도즈량이 1×1015/cm2 이상 1×1017/cm2 이하가 되도록 행하면 좋다.
그 후, 반도체층(700)을 섬 형상으로 분리하여 반도체층(702), 및 반도체층(704)을 형성한다(도 13b 참조). 또한, 이 때 주연부에 대응하는 영역(접합하지 않는 영역의 근방)의 단결정 반도체층(118)은 제거되는 것이 바람직하다(예를 들어, 도 2c 등 참조).
다음에, 반도체층(702) 및 반도체층(704)을 덮도록 게이트 절연막(706)을 형성한다(도 13c 참조). 여기서는, 플라즈마 CVD법을 사용하여 산화실리콘막을 단층으로 형성한다. 산화실리콘 이외에도, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막을 단층 구조 또는 적층 구조로 형성함으로써, 게이트 절연막(706)으로 하여도 좋다.
플라즈마 CVD법 이외의 제작 방법으로서는, 스퍼터법이나 고밀도 플라즈마 처리에 의한 산화 또는 질화에 의한 방법을 들 수 있다. 고밀도 플라즈마 처리는, 예를 들어, 헬륨, 아르곤, 크립톤, 크세논 등의 희 가스와, 산소, 산화질소, 암모니아, 질소, 수소 등 가스의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이와 같은 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 반도체층의 표면을 산화 혹은 질화함으로써, 1nm 이상 20nm 이하, 바람직하게는 2nm 이상 10nm 이하의 절연막을 반도체층에 접하도록 형성한다.
상술한 고밀도 플라즈마 처리에 의한 반도체층의 산화 또는 질화는 고상 반응이기 때문에, 게이트 절연막(706)과 반도체층(702) 및 반도체층(704)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체층(702) 및 반도체층(704)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한, 반도체층이 다결정이기 때문에, 고밀도 플라즈마 처리를 사용하여 반도체층의 표면을 고상 반응으로 산화시키는 경우에도, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 이와 같이, 고밀도 플라즈마 처리에 의해 형성된 절연막을 트랜지스터의 게이트 절연막의 일부 또는 전부에 사용함으로써, 특성의 편차를 억제할 수 있다.
또는, 반도체층(702) 및 반도체층(704)을 열 산화시킴으로써, 게이트 절연막(706)을 형성하여도 좋다. 이와 같이, 열 산화를 사용하는 경우에는, 어느 정도의 내열성을 갖는 유리 기판을 사용하는 것이 필요하다.
또한, 수소를 포함하는 게이트 절연막(706)을 형성하고, 그 후 350℃ 이상 450℃ 이하의 온도로 가열 처리를 행함으로써, 게이트 절연막(706) 중에 포함되는 수소를 반도체층(702) 및 반도체층(704) 중에 확산시켜도 좋다. 이 경우, 게이트 절연막(706)으로서 플라즈마 CVD법을 사용한 질화실리콘 또는 질화산화실리콘을 사용할 수 있다. 또한, 프로세스 온도는 350℃ 이하로 하면 좋다. 이와 같이, 반도체층(702) 및 반도체층(704)에 수소를 공급함으로써, 반도체층(702) 중, 반도체층(704) 중, 게이트 절연막(706)과 반도체층(702)의 계면, 및 게이트 절연막(706)과 반도체층(704)의 계면에 있어서의 결함을 효과적으로 저감할 수 있다.
다음에, 게이트 절연막(706) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체층(702)의 상방에 전극(708)을, 반도체층(704)의 상방에 전극(710)을 형성한다(도 13d 참조). 도전막의 형성에는 CVD법, 스퍼터법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등의 재료를 사용하여 형성할 수 있다. 또한 상기 금속을 주성분으로 하는 합금 재료를 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체에 도전성을 부여하는 불순물 원소를 도핑한, 다결정 실리콘 등, 반도체 재료를 사용하여 형성하여도 좋다.
본 실시형태에서는 전극(708) 및 전극(710)을 단층의 도전막으로 형성하지만, 개시하는 발명의 일 형태에 따른 반도체 장치는 상기 구성에 한정되지 않는다. 전극(708) 및 전극(710)은 적층된 복수의 도전막으로 형성되어도 좋다. 2층 구조로 하는 경우에는, 예를 들어, 몰리브덴막, 티타늄막, 질화티타늄막 등을 하층에 사용하고, 상층에는 알루미늄막 등을 사용하면 좋다. 3층 구조인 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조나, 티타늄막과 알루미늄막과 티타늄막의 적층 구조 등을 채용하면 좋다.
또한, 전극(708) 및 전극(710)을 형성할 때 사용하는 마스크는, 산화실리콘이나 질화산화실리콘 등의 재료를 사용하여 형성하여도 좋다. 이 경우, 산화실리콘막이나 질화산화실리콘막 등을 패터닝하여 마스크를 형성하는 공정이 추가되지만, 이들의 재료를 사용한 마스크는 레지스트 재료를 사용한 마스크와 비교하여 에칭할 때 마스크의 막 감소가 적기 때문에, 보다 정확한 형상의 전극(708) 및 전극(710)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(708) 및 전극(710)을 형성하여도 좋다. 여기서, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적당히 조절하고, 원하는 테이퍼 형상을 가지도록 전극(708) 및 전극(710)을 형성할 수도 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라 제어할 수도 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황, 불화질소 등의 불소계 가스 또는 산소 등을 적절하게 사용할 수 있다.
다음에, 전극(708) 및 전극(710)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 반도체층(702), 반도체층(704)에 첨가한다(도 14a 참조). 본 실시형태에서는, 반도체층(702)에 n형을 부여하는 불순물 원소(예를 들어 인 또는 비소)를 첨가하고, 반도체층(704)에 p형을 부여하는 불순물 원소(예를 들어 붕소)를 첨가한다. 또한, n형을 부여하는 불순물 원소를 반도체층(702)에 첨가할 때는, p형의 불순물이 첨가되는 반도체층(704)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 반도체층(702)에 선택적으로 실시되도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체층(704)에 첨가할 때는, n형의 불순물이 첨가되는 반도체층(702)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 반도체층(704)에 선택적으로 실시되도록 한다. 또는, 반도체층(702) 및 반도체층(704)에, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 한쪽을 첨가한 후, 한쪽의 반도체층에만 더욱 높은 농도로 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 다른 쪽을 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의하여 반도체막(702)에 불순물 영역(712), 반도체막(704)에 불순물 영역(714)이 형성된다.
다음에, 전극(708) 측면에 사이드 월(716)을, 전극(710)의 측면에 사이드 월(718)을 형성한다(도 14b 참조). 사이드 월(716) 및 사이드 월(718)은, 예를 들어, 게이트 절연막(706), 전극(708) 및 전극(710)을 덮도록 새로운 절연막을 형성하고, 이방성 에칭에 의하여 상기 절연막을 부분적으로 에칭함으로써 형성할 수 있다. 또한, 상기 이방성 에칭에 의하여 게이트 절연막(706)을 부분적으로 에칭하여도 좋다. 사이드 월(716) 및 사이드 월(718)을 형성하기 위한 절연막으로서는, 플라즈마 CVD법이나 스퍼터법 등을 사용하여, 실리콘, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 유기 재료 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성하면 좋다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법에 의하여 형성한다. 또한, 에칭 가스로서는, CHF3과 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(716) 및 사이드 월(718)을 형성하는 공정은, 이것에 한정되지 않는다.
다음에, 게이트 절연막(706), 전극(708) 및 전극(710), 사이드 월(716) 및 사이드 월(718)을 마스크로 하여, 반도체층(702), 반도체층(704)에 일 도전형을 부여하는 불순물 원소를 첨가한다(도 14c 참조). 또한, 반도체층(702), 반도체층(704)에는, 각각 앞의 공정에서 첨가한 불순물 원소와 같은 도전형의 불순물 원소를 더욱 높은 농도로 첨가한다. 여기서, n형을 부여하는 불순물 원소를 반도체층(702)에 첨가할 때에는, p형의 불순물이 첨가되는 반도체층(704)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 반도체층(702)에 선택적으로 행해지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체층(704)에 첨가할 때는, n형의 불순물이 첨가되는 반도체층(702)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 반도체층(704)에 선택적으로 실시되도록 한다.
상기 불순물 원소의 첨가에 의하여 반도체층(702)에 한 쌍의 고농도 불순물 영역(720)과, 한 쌍의 저농도 불순물 영역(722)과, 채널 형성 영역(724)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의하여, 반도체층(704)에, 한 쌍의 고농도 불순물 영역(726)과, 한 쌍의 저농도 불순물 영역(728)과, 채널 형성 영역(730)이 형성된다. 고농도 불순물 영역(720), 고농도 불순물 영역(726)은 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(722), 저농도 불순물 영역(728)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또한, 반도체층(702) 위에 형성된 사이드 월(716)과, 반도체층(704) 위에 형성된 사이드 월(718)은, 캐리어가 이동하는 방향(소위 채널 길이에 평행한 방향)의 길이가 같게 되도록 형성하여도 좋지만, 다르게 형성하여도 좋다. 예를 들어, p채널형 트랜지스터가 되는 반도체층(704) 위의 사이드 월(718)은, n채널형 트랜지스터가 되는 반도체층(702) 위의 사이드 월(716)보다도 캐리어가 이동하는 방향의 길이가 길게 되도록 형성하면 좋다. p채널형 트랜지스터에 있어서, 사이드 월(718)의 길이를 보다 길게 함으로써, 붕소의 확산에 의한 단채널화를 억제할 수 있기 때문에, 소스 및 드레인에 고농도의 붕소를 첨가할 수 있다. 이로써, 소스 및 드레인을 충분히 저저항화할 수 있다.
소스 및 드레인을 더욱 저저항화하기 위해서, 반도체층(702) 및 반도체층(704)의 일부를 실리사이드화한 실리사이드 영역을 형성하여도 좋다. 실리사이드화는, 반도체층에 금속을 접촉시켜, 가열 처리(예를 들어 GRTA법, LRTA법 등)에 의하여, 반도체층 중의 실리콘과 금속을 반응시켜서 행한다. 실리사이드 영역으로서는 코발트 실리사이드나 니켈실리사이드 등을 형성하면 좋다. 반도체층(702)이나 반도체층(704)이 얇은 경우에는, 반도체층(702), 반도체층(704)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용할 수 있는 금속 재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 들 수 있다. 또한 레이저 광의 조사 등에 의해서도 실리사이드 영역을 형성할 수 있다.
상기 공정에 의하여, n채널형 트랜지스터(732) 및 p채널형 트랜지스터(734)가 형성된다. 또한, 도 14c에 도시하는 단계에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막은 형성되지 않지만, 이들의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 포함하여 트랜지스터라고 부르기도 한다.
다음에, n채널형 트랜지스터(732), p채널형 트랜지스터(734)를 덮도록 절연막(736)을 형성한다(도 14d 참조). 절연막(736)은 반드시 형성할 필요는 없지만, 절연막(736)을 형성하는 경우에는, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 n채널형 트랜지스터(732), p채널형 트랜지스터(734)로 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(736)을, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 질화알루미늄, 산화알루미늄 등의 재료를 사용하여 형성하는 것이 바람직하다. 본 실시형태에서는, 막 두께 600nm 정도의 질화산화실리콘막을, 절연막(736)으로서 사용한다. 이 경우, 상술한 수소화 공정은, 상기 질화산화 실리콘막을 형성한 후에 행하여도 좋다. 또한, 본 실시형태에 있어서는, 절연막(736)을 단층 구조로 하지만, 적층 구조로 하여도 좋은 것은 물론이다. 예를 들어, 2층 구조로 하는 경우에는, 산화질화실리콘막과 질화산화실리콘막의 적층 구조로 할 수 있다.
다음에, n채널형 트랜지스터(732), p채널형 트랜지스터(734)를 덮도록, 절연막(736) 위에 절연막(738)을 형성한다. 절연막(738)은, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 재료를 사용하여 형성하면 좋다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수도 있다. 여기서, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 이외에, 불소, 알킬기, 방향족 탄화수소 중에서 선택된 하나를 가져도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(738)을 형성하여도 좋다.
절연막(738)의 형성에는, 그 재료에 따라, CVD법, 스퍼터법, SOG법, 스핀코팅법, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 롤 코팅법, 커튼 코팅법, 나이프 코팅법 등을 사용할 수 있다.
다음에, 반도체막(702)과 반도체막(704)의 일부가 노출되도록 절연막(736) 및 절연막(738)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통하여 반도체층(702)에 접하는 도전막(740) 및 도전막(742)과, 반도체층(704)에 접하는 도전막(744) 및 도전막(746)을 형성한다(도 15a 참조). 도전막(740), 도전막(742), 도전막(744), 도전막(746)은, 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 본 실시형태에 있어서는, 콘택트 홀 개구시의 에칭에 사용하는 가스로서 CHF3와 He의 혼합 가스를 사용하였지만, 이것에 한정되지 않는다.
도전막(740), 도전막(742), 도전막(744), 도전막(746)은, CVD법이나 스퍼터법 등에 의하여 형성할 수 있다. 재료로서는 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한, 상기 재료를 주성분으로 하는 합금을 사용하여도 좋고, 상기 재료를 포함하는 화합물을 사용하여도 좋다. 또한, 도전막(740), 도전막(742), 도전막(744), 도전막(746)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
알루미늄을 주성분으로 하는 합금의 예로서는, 알루미늄을 주성분으로 하고 니켈을 포함하는 합금을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽 모두를 포함하는 합금을 들 수 있다. 알루미늄이나 알루미늄실리콘(Al-Si)은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(740), 도전막(742), 도전막(744), 도전막(746)을 형성하는 재료로서 적합하다. 특히, 알루미늄 실리콘은, 패터닝시의 레지스트 베이크에 의한 힐록의 발생을 억제 할 수 있으므로 바람직하다. 또한, 실리콘 대신에, 알루미늄에 0.5% 정도의 Cu를 혼합시킨 재료를 사용하여도 좋다.
도전막(740), 도전막(742), 도전막(744), 도전막(746)을 적층 구조로 하는 경우에는, 예를 들어, 배리어막과 알루미늄실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘막과 질화티타늄막과 배리어막의 적층 구조 등을 채용하면 좋다. 또한, 배리어막이란, 티타늄 또는 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물 등을 사용하여 형성된 막이다. 배리어막의 사이에 알루미늄실리콘막을 끼우도록 도전막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 충분하게 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체층(702)과 반도체층(704) 위에 얇은 산화막이 형성된다고 해도, 배리어막에 포함되는 티타늄이 상기 산화막을 환원하고, 도전막(740) 및 도전막(742)과 반도체층(702)의 콘택트, 도전막(744) 및 도전막(746)과 반도체막(704)의 콘택트를 양호한 것으로 할 수 있다. 또한 배리어막을 복수 적층되도록 하여 사용하여도 좋다. 그 경우, 예를 들어, 도전막(740), 도전막(742), 도전막(744), 도전막(746)을, 하층으로부터 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄과 같이, 5층 구조 또는 그 이상의 적층 구조로 할 수도 있다.
또한, 도전막(740), 도전막(742), 도전막(744), 도전막(746)으로서, WF6 가스와 SiH4 가스를 사용하여 화학 기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전막(740), 도전막(742), 도전막(744), 도전막(746)으로서 사용하여도 좋다.
또한, 도전막(740) 및 도전막(742)은 n채널형 트랜지스터(732)의 고농도 불순물 영역(720)에 접속된다. 도전막(744) 및 도전막(746)은 p채널형 트랜지스터(734)의 고농도 불순물 영역(726)에 접속된다.
도 15b에, 도 15a에 도시하는 n채널형 트랜지스터(732) 및 p채널형 트랜지스터(734)의 평면도를 도시한다. 여기서, 도 15b의 A-B에 있어서의 단면이 도 15a에 대응한다. 다만, 도 15b에 있어서는, 간단히 하기 위하여, 절연막(736), 절연막(738), 도전막(740), 도전막(742), 도전막(744), 도전막(746) 등을 생략한다.
또한, 본 실시형태에 있어서는, n채널형 트랜지스터(732)와 p채널형 트랜지스터(734)가, 각각 게이트 전극으로서 기능하는 전극을 하나씩 갖는 경우(전극(708), 전극(710)을 갖는 경우)를 예시하지만, 개시하는 발명의 일 형태는 상기 구성에 한정되지 않는다. 트랜지스터는, 게이트 전극으로서 기능하는 전극을 복수 갖고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
본 실시형태에서는, 표면 거칠기를 억제한 반도체층을 갖는 SOI 기판을 사용하기 때문에, 반도체 장치의 수율을 향상시킬 수 있다. 또한, 본 실시형태에서 나타낸 구성은, 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
본 실시예에서는, 상기 실시형태에 있어서 설명한 방법의 효과를 확인하였다. 이하, 도면을 참조하여 그 결과에 대해서 설명한다.
시료로서는, 유리 기판 위에 단결정 실리콘 기판으로부터 분리한 실리콘층을 형성한 것(레이저 광 조사하기 전)을 준비하였다. 구체적으로는, 접합하지 않는 영역을 형성하지 않는 시료(시료 A), 유리 펜에 의하여 유리 기판에 흠집(요철부)을 내, 접합하지 않는 영역을 형성한 시료(시료 B), 레이저 조사에 의하여 유리 기판에 흠집(요철부)을 내, 접합하지 않는 영역을 형성한 시료(시료 C)의 3가지를 준비하였다. 시료의 제작 방법의 자세한 내용은 실시형태 2와 같기 때문에 생략한다. 또한, 시료 A는 실시형태 2 등에 있어서 요철부를 형성하지 않음으로써 제작되었다.
도 16a 내지 도 18b에는, 단결정 실리콘 기판을 분리하여 유리 기판 위에 실리콘층을 형성한 직후의 실리콘층의 표면의 상태를 나타낸다. 도 16a 및 도 16b는 시료 A의 상태를 나타내고, 도 17a 및 도 17b는 시료 B의 상태를 나타내고, 도 18a 및 도 18b는 시료 C의 상태를 나타낸다. 또한, 도 16b, 도 17b, 도 18b는 각각 도 16a, 도 17a, 도 18a의 부분 확대 사진(현미경 사진)이다. 또한, 도 19에는 레이저 조사에 의하여 유리 기판에 흠집을 낸 경우의 유리 기판 표면의 상태의 일례를 나타낸다. 또한, 도 19에 있어서, 흠집의 크기는 직경 약 800μm(0.8mm)이다.
시료 B, 시료 C에서는, 사진 중, 오른쪽 하부(모서리부: 사진 중, 파선의 원으로 둘러싸인 부분)에, 접합하지 않는 영역을 형성하였다(도 17a, 도 18a 참조). 또한, 유리 기판과 단결정 기판의 접합은, 상기 부분(모서리부)으로부터 진행시켰다. 또한, 상기 부분(모서리부) 이외로부터 접합을 진행시키는 경우라도, 일정한 효과를 얻을 수 있지만, 상기 부분(모서리부)으로부터 접합을 진행시키는 경우가 가장 효과적이었다.
도 16b, 도 17b, 도 18b를 보면, 접합하지 않는 영역을 형성한 시료(시료 B, 시료 C)에서는, 접합하지 않는 영역을 형성하지 않는 시료(시료 A)와 비교하여 실리콘층의 표면 거칠기가 억제되는 것을 알 수 있다.
다음에, 접합하지 않는 영역의 직경과 실리콘층 중의 결손 수(검출 수)의 관계를 도 20에 나타낸다. 여기서, 검출 수는 패턴 검사기(檢査器)에 의하여 검출한 직경이 1μm 이상의 크기의 결손 수를 가리킨다. 또한, 상기 패턴 검사기는 광학 현미경과 화상 해석을 응용한 장치이다.
도 20을 보면, 접합하지 않는 영역의 직경이 클수록 결손의 검출 수가 저감되는 것을 알 수 있다. 예를 들어, 결손 수 밀도를 5.0개/cm2 이하로 하는 것이 가능하고, 조건에 따르면 1.0개/cm2 이하로 하는 것도 가능하다. 또한, 접합하지 않는 영역을 형성하지 않는 경우(접합하지 않는 영역의 직경이 0mm의 경우)와 비교하면, 접합하지 않는 영역이 극히 작은 경우(예를 들어, 접합하지 않는 영역의 직경이 1mm의 경우)라도, 검출 수는 현저히 저감된다. 따라서, 접합하지 않는 영역을 형성하는 것은 실리콘층의 결손을 억제하기 위해서 극히 유효한 것을 알 수 있다. 또한, 상기 접합하지 않는 영역의 크기는, 접합 표면에 형성하는 요철부의 크기 등에 의존한다.
도 21a 및 도 21b에 접합하지 않는 영역을 형성하지 않는 시료의 표면 거칠기와 접합하지 않는 영역을 형성한 시료의 표면 거칠기를 비교한 결과를 나타낸다(관찰 면적 10×10mm2). 도 21a는 산술(算術) 평균 거칠기(Ra)를 나타내고, 도 21b는 최대 고저차(P-V)를 나타낸다.
도 21a를 보면, 접합하지 않는 영역을 형성하지 않는 시료에서는, Ra가 8.0nm보다 크지만, 접합하지 않는 영역을 형성한 시료에서는 Ra가 8.0nm 이하가 되는 것을 알 수 있다. 또한, 도 21b를 보면, 접합하지 않는 영역을 형성하지 않는 시료에서는, P-V가 120nm보다 크지만, 접합하지 않는 영역을 형성한 시료에서는, P-V가 120nm 이하가 되는 것을 알 수 있다.
이상, 본 실시예에 의하여 개시하는 발명의 일 형태의 유효성(有效性)이 확인되었다. 또한, 개시하는 발명의 일 형태에서는, 반도체층의 결손 수를 충분히 억제하고, 또한 각 결손을 소형화할 수 있기 때문에, 후에 레이저 광을 조사하는 경우라도, 결손 수의 증가나 결손의 대형화를 억제할 수 있다. 이와 같이, 개시하는 발명의 일 형태는, 레이저 광의 조사와 조합하여 사용하는 경우에는 한층 더 효과적이다.
100: 베이스 기판 110: 단결정 반도체 기판
112: 취화 영역 114: 절연층
116: 단결정 반도체층 140: 오목부

Claims (29)

  1. 본드 기판 내에 취화 영역을 형성하는 단계와;
    상기 본드 기판의 표면 위에 절연층을 형성하는 단계와;
    상기 표면이 노출되도록 상기 절연층 내에 오목부를 형성하는 단계와;
    상기 오목부를 갖는 상기 절연층을 개재하여 상기 본드 기판과 베이스 기판을 서로 접합하는 단계와;
    상기 본드 기판의 상기 표면과 상기 취화 영역 사이의 층을 상기 베이스 기판 위에 잔존시키면서 상기 베이스 기판으로부터 상기 본드 기판을 분리하는 단계를 포함하는, SOI 기판의 제작 방법.
  2. 베이스 기판의 표면에 오목부를 형성하는 단계와;
    본드 기판 내에 취화 영역을 형성하는 단계와;
    상기 본드 기판의 표면 위에 절연층을 형성하는 단계와;
    상기 절연층을 개재하여 상기 본드 기판의 상기 표면과 상기 베이스 기판을 서로 접합하는 단계와;
    상기 본드 기판의 상기 표면과 상기 취화 영역 사이의 층을 상기 베이스 기판 위에 잔존시키면서 상기 베이스 기판으로부터 상기 본드 기판을 분리하는 단계를 포함하는, SOI 기판의 제작 방법.
  3. 본드 기판의 표면 위에 산화막을 형성하는 단계와;
    상기 본드 기판 내에 취화 영역을 형성하는 단계와;
    상기 표면이 노출되도록 상기 산화막 내에 오목부를 형성하는 단계와;
    상기 오목부를 갖는 상기 산화막을 개재하여 상기 본드 기판과 베이스 기판을 접합하는 단계와;
    상기 본드 기판의 상기 표면과 상기 취화 영역 사이의 층과 상기 산화막을 상기 베이스 기판 위에 잔존시키면서 상기 베이스 기판으로부터 상기 본드 기판을 분리하는 단계를 포함하는, SOI 기판의 제작 방법.
  4. 본드 기판의 표면 위에 산화막을 형성하는 단계와;
    상기 본드 기판 내에 취화 영역을 형성하는 단계와;
    베이스 기판의 표면에 오목부를 형성하는 단계와;
    상기 산화막을 개재하여 상기 본드 기판과 상기 베이스 기판의 상기 표면을 접합하는 단계와;
    상기 본드 기판의 상기 표면과 상기 취화 영역 사이의 층과 상기 산화막을 상기 베이스 기판 위에 잔존시키면서 상기 베이스 기판으로부터 상기 본드 기판을 분리하는 단계를 포함하는, SOI 기판의 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 본드 기판은 단결정 반도체 기판인, SOI 기판의 제작 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 베이스 기판은 유리 기판인, SOI 기판의 제작 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 오목부의 형성에 의하여 상기 오목부에서 상기 본드 기판이 노출되는, SOI 기판의 제작 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 접합 단계 전에 상기 베이스 기판 및 상기 절연층 상에 표면 처리를 수행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  9. 제 1 항에 있어서,
    상기 절연층 위에 볼록부를 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  10. 제 2 항 또는 제 4 항에 있어서,
    상기 베이스 기판 위에 볼록부를 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  11. 제 3 항 또는 제 4 항에 있어서,
    상기 산화막의 형성 전에 상기 본드 기판의 상기 표면을 세정하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  12. 제 11 항에 있어서,
    상기 세정 단계는 황산과산화수소수 혼합 용액, 암모니아과산화수소수 혼합 용액, 염산과산화수소수 혼합 용액, 및 불산 중에서 선택된 용액을 사용하여 수행되는, SOI 기판의 제작 방법.
  13. 제 3 항 또는 제 4 항에 있어서,
    상기 접합 단계 전에 상기 베이스 기판 및 상기 산화막 상에 표면 처리를 수행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  14. 제 3 항에 있어서,
    상기 산화막 위에 볼록부를 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  15. 제 3 항에 있어서,
    상기 접합 단계 전에 상기 베이스 기판 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  16. 제 4 항에 있어서,
    상기 접합 단계 전에 상기 베이스 기판의 상기 표면 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
KR1020100044287A 2009-05-14 2010-05-12 Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판 KR101562522B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-117263 2009-05-14
JP2009117263 2009-05-14

Publications (2)

Publication Number Publication Date
KR20100123619A KR20100123619A (ko) 2010-11-24
KR101562522B1 true KR101562522B1 (ko) 2015-10-22

Family

ID=43068849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100044287A KR101562522B1 (ko) 2009-05-14 2010-05-12 Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판

Country Status (6)

Country Link
US (2) US8043938B2 (ko)
JP (1) JP5666827B2 (ko)
KR (1) KR101562522B1 (ko)
CN (2) CN101887842B (ko)
SG (1) SG166738A1 (ko)
TW (1) TWI515779B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029609A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8288249B2 (en) * 2010-01-26 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
CN102543669A (zh) * 2010-12-09 2012-07-04 无锡华润上华半导体有限公司 半导体器件制造方法
CN103594411A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 绝缘体上锗硅的形成方法
JP6086031B2 (ja) * 2013-05-29 2017-03-01 信越半導体株式会社 貼り合わせウェーハの製造方法
US20150340228A1 (en) * 2014-05-14 2015-11-26 Tokyo Electron Limited Germanium-containing semiconductor device and method of forming
WO2019090729A1 (zh) * 2017-11-10 2019-05-16 深圳市柔宇科技有限公司 柔性显示屏及其切割修边方法
DE102018200029A1 (de) * 2018-01-03 2019-07-04 Trumpf Laser- Und Systemtechnik Gmbh Verfahren und Laserbearbeitungsmaschine zur Oberflächenstrukturierung lasertransparenter Werkstücke
US11495456B2 (en) * 2018-10-15 2022-11-08 Beijing E-Town Semiconductor Technology, Co., Ltd Ozone for selective hydrophilic surface treatment
CN110349843B (zh) * 2019-07-26 2021-12-21 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、生物识别器件、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007503726A (ja) 2003-05-30 2007-02-22 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 応力のかかるシステムのための基板および当該基板上での結晶成長法
JP2008311627A (ja) * 2007-05-17 2008-12-25 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04304653A (ja) * 1991-04-02 1992-10-28 Fujitsu Ltd 半導体装置及びその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH10189406A (ja) * 1996-12-27 1998-07-21 Fujikoshi Mach Corp 鏡面ウェーハの接合装置
EP0867919B1 (en) * 1997-03-26 2004-09-08 Canon Kabushiki Kaisha Semiconductor substrate and process for producing same
JPH10284431A (ja) * 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JPH1145862A (ja) 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6380019B1 (en) * 1998-11-06 2002-04-30 Advanced Micro Devices, Inc. Method of manufacturing a transistor with local insulator structure
US6362078B1 (en) * 1999-02-26 2002-03-26 Intel Corporation Dynamic threshold voltage device and methods for fabricating dynamic threshold voltage devices
JP2004111521A (ja) * 2002-09-17 2004-04-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびその製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2006303087A (ja) * 2005-04-19 2006-11-02 Sumco Corp シリコンウェーハの貼り合わせ方法および貼り合わせ装置
US7288458B2 (en) * 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
JP4839818B2 (ja) * 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
EP1975998A3 (en) * 2007-03-26 2013-12-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a plurality of island-shaped SOI structures
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
SG160295A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007503726A (ja) 2003-05-30 2007-02-22 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 応力のかかるシステムのための基板および当該基板上での結晶成長法
JP2008311627A (ja) * 2007-05-17 2008-12-25 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の製造方法

Also Published As

Publication number Publication date
US8043938B2 (en) 2011-10-25
US8633570B2 (en) 2014-01-21
KR20100123619A (ko) 2010-11-24
US20120012986A1 (en) 2012-01-19
TWI515779B (zh) 2016-01-01
CN101887842B (zh) 2015-07-22
SG166738A1 (en) 2010-12-29
JP5666827B2 (ja) 2015-02-12
CN105047601A (zh) 2015-11-11
US20100291752A1 (en) 2010-11-18
CN101887842A (zh) 2010-11-17
TW201115635A (en) 2011-05-01
JP2010287883A (ja) 2010-12-24

Similar Documents

Publication Publication Date Title
KR101562522B1 (ko) Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판
TWI524409B (zh) 半導體基板的再生處理方法及ｓｏｉ基板的製造方法
US8349704B2 (en) Method for manufacturing SOI substrate and SOI substrate
KR101642335B1 (ko) 반도체 기판의 제조방법
US8735263B2 (en) Method for manufacturing SOI substrate
KR101630216B1 (ko) 반도체 장치의 제작 방법
US7932164B2 (en) Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers
US8216915B2 (en) SOI substrate and manufacturing method thereof
US20090305469A1 (en) Method for manufacturing semiconductor device
JP5846727B2 (ja) 半導体基板の作製方法
US8476147B2 (en) SOI substrate and manufacturing method thereof
JP5587107B2 (ja) Ｓｏｉ基板の作製方法
US20120045883A1 (en) Method for manufacturing soi substrate
JP2012156495A (ja) Ｓｏｉ基板の作製方法
KR101641499B1 (ko) Ｓｏｉ 기판의 제작 방법

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 5