JPH04304653A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04304653A JPH04304653A JP6867791A JP6867791A JPH04304653A JP H04304653 A JPH04304653 A JP H04304653A JP 6867791 A JP6867791 A JP 6867791A JP 6867791 A JP6867791 A JP 6867791A JP H04304653 A JPH04304653 A JP H04304653A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000005247 gettering Methods 0.000 claims abstract description 30
- 239000011800 void material Substances 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 239000000356 contaminant Substances 0.000 abstract description 16
- 230000005865 ionizing radiation Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 25
- 238000000034 method Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000005855 radiation Effects 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は張り合わせ技術を用いた
半導体装置及びその製造方法に関するものである。Ｓｉ
ウェーハはＬＳＩ用基板としてもっとも優れているが、
人工衛星など宇宙空間での仕様では飛来する各種宇宙線
により基板内に荷電子が発生し、これによる素子特性の
劣化が顕著である。したがって宇宙空間で電子機器を正
常に動作させるためには、ＬＳＩの耐放射線特性を向上
させる必要がある。又、高集積化素子では製造プロセス
中での汚染物質の混入による素子特性の劣化が起こり、
これはプロセスの複雑化によって一層顕著になりつつあ
る。したがってＬＳＩの歩留りの低下を抑制するために
は、各プロセスにおいて混入する汚染物質をゲッタリン
グする必要がある。本発明は、Ｓｉウェーハにおいて汚
染物質のゲッタリング能力を強化し、ＬＳＩの歩留まり
を改善する目的及びＳｉ−ＬＳＩにおいて耐放射線性を
向上させ、宇宙空間での使用を可能にする目的を達成す
るために共通する手段を提供する。
半導体装置及びその製造方法に関するものである。Ｓｉ
ウェーハはＬＳＩ用基板としてもっとも優れているが、
人工衛星など宇宙空間での仕様では飛来する各種宇宙線
により基板内に荷電子が発生し、これによる素子特性の
劣化が顕著である。したがって宇宙空間で電子機器を正
常に動作させるためには、ＬＳＩの耐放射線特性を向上
させる必要がある。又、高集積化素子では製造プロセス
中での汚染物質の混入による素子特性の劣化が起こり、
これはプロセスの複雑化によって一層顕著になりつつあ
る。したがってＬＳＩの歩留りの低下を抑制するために
は、各プロセスにおいて混入する汚染物質をゲッタリン
グする必要がある。本発明は、Ｓｉウェーハにおいて汚
染物質のゲッタリング能力を強化し、ＬＳＩの歩留まり
を改善する目的及びＳｉ−ＬＳＩにおいて耐放射線性を
向上させ、宇宙空間での使用を可能にする目的を達成す
るために共通する手段を提供する。
【０００２】
【従来の技術】従来の耐放射線ＬＳＩには、素子層と支
持基板を酸化膜で絶縁分離することによって、放射線に
よって発生するキャリアが素子に流れ込むのを抑制する
ＳＯＩ構造基板が用いられている。また、従来のＳｉウ
ェーハでは素子作製前に基板内部や裏面にゲッタリング
核を形成し、プロセス中に混入する汚染物質を捕獲して
いた。
持基板を酸化膜で絶縁分離することによって、放射線に
よって発生するキャリアが素子に流れ込むのを抑制する
ＳＯＩ構造基板が用いられている。また、従来のＳｉウ
ェーハでは素子作製前に基板内部や裏面にゲッタリング
核を形成し、プロセス中に混入する汚染物質を捕獲して
いた。
【０００３】
【発明が解決しようとする課題】しかしながら、図７に
示すように高エネルギ粒子やＸ線６などがＳＯＩ構造に
入射した場合には、Ｓｉ基板１上に設けられたＳｉＯ２
層２中にイオンやトラップが発生し、素子、特にソー
ス４、ドレイン５、ゲート電極７からなるＭＯＳＦＥＴ
の特性が劣化することがある。又、従来のゲッタリング
法によると、プロセスの熱処理において捕獲されていた
汚染物質が再放出され、素子近傍で析出することによっ
て素子のリーク電流を増加させることがある。さらに基
板内部に形成したゲッタリング核すなわち欠陥は、ＬＳ
Ｉ動作時において電流発生源となり、高集積度ＬＳＩの
場合はその動作に影響を与えることがある。
示すように高エネルギ粒子やＸ線６などがＳＯＩ構造に
入射した場合には、Ｓｉ基板１上に設けられたＳｉＯ２
層２中にイオンやトラップが発生し、素子、特にソー
ス４、ドレイン５、ゲート電極７からなるＭＯＳＦＥＴ
の特性が劣化することがある。又、従来のゲッタリング
法によると、プロセスの熱処理において捕獲されていた
汚染物質が再放出され、素子近傍で析出することによっ
て素子のリーク電流を増加させることがある。さらに基
板内部に形成したゲッタリング核すなわち欠陥は、ＬＳ
Ｉ動作時において電流発生源となり、高集積度ＬＳＩの
場合はその動作に影響を与えることがある。
【０００４】本発明の第一は、Ｘ線を含む各種放射線の
飛来に際し、とくに下地酸化膜に起因する障害を除去す
ることを目的とする。本発明の第二は、再放出された汚
染物質が素子近傍に到達するのを抑制するとともにゲッ
タリング核での発生電流がＬＳＩの動作に影響を与えな
いようにすることを目的とする。
飛来に際し、とくに下地酸化膜に起因する障害を除去す
ることを目的とする。本発明の第二は、再放出された汚
染物質が素子近傍に到達するのを抑制するとともにゲッ
タリング核での発生電流がＬＳＩの動作に影響を与えな
いようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明の第一に係る半導
体装置は、半導体基板表面に形成された絶縁層と、この
絶縁層の表面側に張り合わされた半導体層を含んでなる
半導体装置において、前記半導体層に接する空隙を前記
絶縁層に部分的に形成したことを特徴とする。ここで空
隙とは半導体装置の構成要素である絶縁層構成物質、半
導体、電気伝導性物質が存在しない空間を意味する。空
隙は厚みが１０〜５００ｎｍが好ましい。１０ｎｍ以下
の場合、ウェーハ張り合わせの時に半導体層の表面が変
形して空隙を確保できない場合があり、また５００ｎｍ
以上では、半導体層薄膜化時にその層が変形して、均一
に薄膜化できない場合があるからである。空隙形成部分
以外では絶縁層は半導体基板及び半導体層を支持してい
る。
体装置は、半導体基板表面に形成された絶縁層と、この
絶縁層の表面側に張り合わされた半導体層を含んでなる
半導体装置において、前記半導体層に接する空隙を前記
絶縁層に部分的に形成したことを特徴とする。ここで空
隙とは半導体装置の構成要素である絶縁層構成物質、半
導体、電気伝導性物質が存在しない空間を意味する。空
隙は厚みが１０〜５００ｎｍが好ましい。１０ｎｍ以下
の場合、ウェーハ張り合わせの時に半導体層の表面が変
形して空隙を確保できない場合があり、また５００ｎｍ
以上では、半導体層薄膜化時にその層が変形して、均一
に薄膜化できない場合があるからである。空隙形成部分
以外では絶縁層は半導体基板及び半導体層を支持してい
る。
【０００６】さらに、本発明の第二は半導体基板に形成
された絶縁層と、この絶縁層の表面側に張り合わされた
半導体層を含んでなる半導体装置において、前記半導体
層が少なくとも素子形成領域においてデヌーディドゾー
ン（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）からなり、前記半導
体基板が少なくとも絶縁層側でゲッタリング核を有し、
かつ前記半導体層側の前記絶縁層に部分的に空隙を形成
したことを特徴とする。この発明においてはゲッタリン
グ核から再放出される不純物を無害にするかあるいは素
子へ及ぼす影響と少なくするために空隙を利用する。ま
た、素子形成プロセスにおける不純物をトラップするた
めにゲッタリング核を有する半導体基板を使用し、また
素子形成領域では無欠陥（ｄｅｎｕｄｅｄ）領域として
欠陥に起因する素子の特性不良を少なくする。空隙の大
きさは本発明の第一の場合と同じである。ゲッタリング
能力を高めるためには、空隙の表面積を大きくするすな
わち微小な空隙を多数形成し、かつ／または空隙表面を
エッチング、研摩などで荒らしておくことが有効である
。また本発明によると、空隙の部分では半導体層が半導
体基板に支持されなくなり、強度が不足する場合がある
から、この場合は本発明の第一及び第二の好ましい実施
態様により、半導体層において素子分離絶縁物が空隙を
通り抜けて半導体基板に接するように構成する。
された絶縁層と、この絶縁層の表面側に張り合わされた
半導体層を含んでなる半導体装置において、前記半導体
層が少なくとも素子形成領域においてデヌーディドゾー
ン（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）からなり、前記半導
体基板が少なくとも絶縁層側でゲッタリング核を有し、
かつ前記半導体層側の前記絶縁層に部分的に空隙を形成
したことを特徴とする。この発明においてはゲッタリン
グ核から再放出される不純物を無害にするかあるいは素
子へ及ぼす影響と少なくするために空隙を利用する。ま
た、素子形成プロセスにおける不純物をトラップするた
めにゲッタリング核を有する半導体基板を使用し、また
素子形成領域では無欠陥（ｄｅｎｕｄｅｄ）領域として
欠陥に起因する素子の特性不良を少なくする。空隙の大
きさは本発明の第一の場合と同じである。ゲッタリング
能力を高めるためには、空隙の表面積を大きくするすな
わち微小な空隙を多数形成し、かつ／または空隙表面を
エッチング、研摩などで荒らしておくことが有効である
。また本発明によると、空隙の部分では半導体層が半導
体基板に支持されなくなり、強度が不足する場合がある
から、この場合は本発明の第一及び第二の好ましい実施
態様により、半導体層において素子分離絶縁物が空隙を
通り抜けて半導体基板に接するように構成する。
【０００７】本発明の第三はゲッタリング核で発生する
電流が素子特性に影響を与えない場合に関し、酸化膜な
どの絶縁膜に表面凹凸を形成し空隙を形成する必要は無
く、半導体基板に張り合わされた半導体層を含んでなる
半導体装置において、前記半導体層が少なくとも素子形
成領域においてデヌーディドゾーン（ＤｅｎｕｄｅｄＺ
ｏｎｅ）からなり、前記半導体基板が少なくとも絶縁層
側でゲッタリング核を有し、かつ前記半導体層側の前記
絶縁層に部分的に空隙を形成したことを特徴とする。
電流が素子特性に影響を与えない場合に関し、酸化膜な
どの絶縁膜に表面凹凸を形成し空隙を形成する必要は無
く、半導体基板に張り合わされた半導体層を含んでなる
半導体装置において、前記半導体層が少なくとも素子形
成領域においてデヌーディドゾーン（ＤｅｎｕｄｅｄＺ
ｏｎｅ）からなり、前記半導体基板が少なくとも絶縁層
側でゲッタリング核を有し、かつ前記半導体層側の前記
絶縁層に部分的に空隙を形成したことを特徴とする。
【０００８】さらに本発明の第一に係る半導体装置の好
ましい製造方法は、第一の半導体ウェーハの表面に絶縁
層を形成し、前記表面に部分的除去部を形成し、その後
該除去側に、素子を形成する第二の半導体ウェーハを張
りつけることを特徴とする。部分的除去部形成方法とし
ては、絶縁層の厚み以下で除去する方法、半導体ウェー
ハを部分的に除去した後表面を酸化する方法、絶縁膜を
部分的に除去する際に下地基板を表出させ、表出部を酸
化する方法などが可能である。
ましい製造方法は、第一の半導体ウェーハの表面に絶縁
層を形成し、前記表面に部分的除去部を形成し、その後
該除去側に、素子を形成する第二の半導体ウェーハを張
りつけることを特徴とする。部分的除去部形成方法とし
ては、絶縁層の厚み以下で除去する方法、半導体ウェー
ハを部分的に除去した後表面を酸化する方法、絶縁膜を
部分的に除去する際に下地基板を表出させ、表出部を酸
化する方法などが可能である。
【０００９】また、本発明の第二に係る半導体装置の好
ましい製造方法は、半導体素子を形成する第二の半導体
ウェーハの第一の表面にイントリンシックゲッタリング
を施して表面にＤＺ層を形成し、第一の表面に絶縁層を
形成し、次に素子領域の部分の絶縁層を除去し、ゲッタ
リング核を形成した第一の半導体ウェーハと第二の半導
体ウェーハの絶縁層形成面を張り合わせることを特徴と
する。以下、半導体がＳｉである例につき本発明を詳し
く説明する。
ましい製造方法は、半導体素子を形成する第二の半導体
ウェーハの第一の表面にイントリンシックゲッタリング
を施して表面にＤＺ層を形成し、第一の表面に絶縁層を
形成し、次に素子領域の部分の絶縁層を除去し、ゲッタ
リング核を形成した第一の半導体ウェーハと第二の半導
体ウェーハの絶縁層形成面を張り合わせることを特徴と
する。以下、半導体がＳｉである例につき本発明を詳し
く説明する。
【００１０】
【作用】図１は図６に対応し、本発明の第一の原理説明
図である。本発明の第一では図１に示すように、素子領
域となるＳｉ層３の下に空隙１０が形成されている。し
たがってＳｉＯ２ 層２０は空隙１０の位置ではＳｉ層
と接触していないため、飛来する各種放射線６のために
下地酸化膜が障害をうけても素子に影響を与えることは
ない。
図である。本発明の第一では図１に示すように、素子領
域となるＳｉ層３の下に空隙１０が形成されている。し
たがってＳｉＯ２ 層２０は空隙１０の位置ではＳｉ層
と接触していないため、飛来する各種放射線６のために
下地酸化膜が障害をうけても素子に影響を与えることは
ない。
【００１１】また、本発明の第二においては、図２に示
すように無欠陥領域であるＤＺ層（Ｄｅｎｕｄｅｄ
Ｚｏｎｅ層）１１と多数のゲッタリング核１２を有する
支持側基板であるＳｉ基板１が空隙１０および支持酸化
膜であるＳｉＯ２ 層２を介して一体化されている。各
プロセスにおいてデバイス中に混入する汚染物質はＤＺ
層１１を拡散したあと空隙１０の表面に析出する。この
析出汚染物質の一部は空隙１０中に拡散し、支持基板側
の空隙１０の表面でその大半が析出し、析出しない残部
は支持側基板であるＳｉ基板１中に拡散してゲッタリン
グ核１２に捕獲される。空隙１０中の拡散速度はＳｉ中
と比較して大きく、またＳｉ基板１の表面のゲッタリン
グ能力も大きいため、ＤＺ層１１に混入した汚染物質は
速やかに空隙１０の表面に捕獲される。
すように無欠陥領域であるＤＺ層（Ｄｅｎｕｄｅｄ
Ｚｏｎｅ層）１１と多数のゲッタリング核１２を有する
支持側基板であるＳｉ基板１が空隙１０および支持酸化
膜であるＳｉＯ２ 層２を介して一体化されている。各
プロセスにおいてデバイス中に混入する汚染物質はＤＺ
層１１を拡散したあと空隙１０の表面に析出する。この
析出汚染物質の一部は空隙１０中に拡散し、支持基板側
の空隙１０の表面でその大半が析出し、析出しない残部
は支持側基板であるＳｉ基板１中に拡散してゲッタリン
グ核１２に捕獲される。空隙１０中の拡散速度はＳｉ中
と比較して大きく、またＳｉ基板１の表面のゲッタリン
グ能力も大きいため、ＤＺ層１１に混入した汚染物質は
速やかに空隙１０の表面に捕獲される。
【００１２】プロセスの最初に行う熱処理によってゲッ
タリング核１２に捕獲された汚染物質はその後の工程で
再放出されるが、汚染物質は支持側のＳｉ基板１内へも
拡散されるため空隙に達する量は少なくなる。また再放
出により空隙表面に析出した汚染物質は、熱処理によっ
て凝集する傾向があるので、ＤＺ層１１に再放出される
量は少ない。さらに再放出によって空隙１０の支持基板
側に達した汚染物質の大半は空隙１０内を拡散し、ＤＺ
層１１において再び空隙１０の表面に捕獲される。この
ため空隙１０を通過してＤＺ層１１に到達する汚染物質
の量は極めて少なくなる。しかも、空隙下のゲッタリン
グ核１２がエネルギ準位となって発生する電流は、電気
的には絶縁物質からなる空隙１０の存在によって阻まれ
、素子領域であるＤＺ層１１に流れ込むことはない。
タリング核１２に捕獲された汚染物質はその後の工程で
再放出されるが、汚染物質は支持側のＳｉ基板１内へも
拡散されるため空隙に達する量は少なくなる。また再放
出により空隙表面に析出した汚染物質は、熱処理によっ
て凝集する傾向があるので、ＤＺ層１１に再放出される
量は少ない。さらに再放出によって空隙１０の支持基板
側に達した汚染物質の大半は空隙１０内を拡散し、ＤＺ
層１１において再び空隙１０の表面に捕獲される。この
ため空隙１０を通過してＤＺ層１１に到達する汚染物質
の量は極めて少なくなる。しかも、空隙下のゲッタリン
グ核１２がエネルギ準位となって発生する電流は、電気
的には絶縁物質からなる空隙１０の存在によって阻まれ
、素子領域であるＤＺ層１１に流れ込むことはない。
【００１３】空隙１０形成により素子領域の機械的支持
が不十分による場合は図３に示すように、素子分離用Ｓ
ｉＯ２ １４をＳｉ基板２に達するように成長させ、Ｓ
ｉＯ２１４に素子分離と機械的支持を兼用させることが
できる。図４は本発明の第三を示し、図３のＳｉＯ２
膜を介在させる代わりにゲッタリング核１２を有するＳ
ｉ基板１とＤＺ層１１を直接張りあわせている。以下本
発明の実施例を説明する。
が不十分による場合は図３に示すように、素子分離用Ｓ
ｉＯ２ １４をＳｉ基板２に達するように成長させ、Ｓ
ｉＯ２１４に素子分離と機械的支持を兼用させることが
できる。図４は本発明の第三を示し、図３のＳｉＯ２
膜を介在させる代わりにゲッタリング核１２を有するＳ
ｉ基板１とＤＺ層１１を直接張りあわせている。以下本
発明の実施例を説明する。
【００１４】
【実施例】図５は、本発明の第一の実施例を示す図であ
る。支持側ウェーハ（第一の半導体ウェーハ）２０を熱
酸化し、１μｍ 程度の熱酸化膜２２を形成する。リソ
グラフィによって素子予定領域の熱酸化膜２２を０．１
μｍ 程度の厚みで除去して凹部２５を形成する（図５
の（ａ）参照）。素子側ウェーハ（第二の半導体ウェー
ハ）２３と支持側ウェーハ２０を重ね合わせたあと真空
中で８００−１１００℃で１時間熱処理を行うことによ
って接着剤を用いずに２６で張り合わせる（図５の（ｂ
）参照）。素子側ウェーハ２３を研削加工および研磨加
工によって１μｍ 程度まで薄膜化する（図４の（ｃ）
参照）。その後通常のプロセスでＬＳＩで作製する。図
６は、本発明の第二の一実施例を示す図である。
る。支持側ウェーハ（第一の半導体ウェーハ）２０を熱
酸化し、１μｍ 程度の熱酸化膜２２を形成する。リソ
グラフィによって素子予定領域の熱酸化膜２２を０．１
μｍ 程度の厚みで除去して凹部２５を形成する（図５
の（ａ）参照）。素子側ウェーハ（第二の半導体ウェー
ハ）２３と支持側ウェーハ２０を重ね合わせたあと真空
中で８００−１１００℃で１時間熱処理を行うことによ
って接着剤を用いずに２６で張り合わせる（図５の（ｂ
）参照）。素子側ウェーハ２３を研削加工および研磨加
工によって１μｍ 程度まで薄膜化する（図４の（ｃ）
参照）。その後通常のプロセスでＬＳＩで作製する。図
６は、本発明の第二の一実施例を示す図である。
【００１５】素子側ウェーハ２３に通常のイントリンジ
ックゲッタリングを行い、表面から１０μｍ程度の深さ
までＤＺ層２３ａを形成する。さらに熱酸化を行い、表
面に５００ｎｍの厚さの熱酸化膜２２を形成する（図６
の（ａ）参照）。リソグラフィによって素子形成予定領
域の熱酸化膜２２を除去する。支持側ウェーハ２０に酸
素濃度１．５×１０１８／ｃｃのＳｉ基板を用い、これ
に８００℃、４時間＋１０００℃、１６時間の二段熱処
理を行うことによってウェーハ全体にゲッタリング核１
２を形成する（図６の（ｂ）参照）。素子側ウェーハ２
３と支持側ウェーハ２０を重ね合わせ面２６で重ね合わ
せたあと真空中で８００−１１００℃で１時間熱処理を
行うことによって接着剤を用いずに張り合わせる（図６
の（ｃ）参照）。素子側ウェーハを研削加工および研磨
加工によって１μｍ 程度まで薄膜化する（図６の（ｄ
）参照）。その後通常のプロセスでＬＳＩで作製する。
ックゲッタリングを行い、表面から１０μｍ程度の深さ
までＤＺ層２３ａを形成する。さらに熱酸化を行い、表
面に５００ｎｍの厚さの熱酸化膜２２を形成する（図６
の（ａ）参照）。リソグラフィによって素子形成予定領
域の熱酸化膜２２を除去する。支持側ウェーハ２０に酸
素濃度１．５×１０１８／ｃｃのＳｉ基板を用い、これ
に８００℃、４時間＋１０００℃、１６時間の二段熱処
理を行うことによってウェーハ全体にゲッタリング核１
２を形成する（図６の（ｂ）参照）。素子側ウェーハ２
３と支持側ウェーハ２０を重ね合わせ面２６で重ね合わ
せたあと真空中で８００−１１００℃で１時間熱処理を
行うことによって接着剤を用いずに張り合わせる（図６
の（ｃ）参照）。素子側ウェーハを研削加工および研磨
加工によって１μｍ 程度まで薄膜化する（図６の（ｄ
）参照）。その後通常のプロセスでＬＳＩで作製する。
【００１６】
【発明の効果】以上示したように本発明の第一では、素
子領域の下部は酸化膜と接触していないため、放射線に
よって酸化膜が劣化しても素子特性に影響を与えること
はない。又、本発明の第二及び第三では、Ｓｉウェーハ
中に形成した空隙表面、ゲッタリング核によってプロセ
ス中に混入する汚染物質が捕獲され、またゲッタリング
核で発生する電流の流入が酸化膜で阻止されるため、Ｌ
ＳＩの歩留まりが向上する。
子領域の下部は酸化膜と接触していないため、放射線に
よって酸化膜が劣化しても素子特性に影響を与えること
はない。又、本発明の第二及び第三では、Ｓｉウェーハ
中に形成した空隙表面、ゲッタリング核によってプロセ
ス中に混入する汚染物質が捕獲され、またゲッタリング
核で発生する電流の流入が酸化膜で阻止されるため、Ｌ
ＳＩの歩留まりが向上する。
【図１】本発明第一の原理説明図である。
【図２】本発明第二の原理説明図である。
【図３】好ましい素子分離法を示す図である。
【図４】本発明第三の原理説明図である。
【図５】本発明第一の半導体装置の製造法の説明図であ
る。
る。
【図６】本発明第二の半導体装置の製造法の説明図であ
る。
る。
【図７】従来のＳＯＩ構造をもつ半導体装置の説明図で
ある。
ある。
１ Ｓｉ基板
２ ＳｉＯ２ 層
３ Ｓｉ層
６ Ｘ線
１０ 空隙
１２ ゲッタリング核
２０ 支持側（第一）のウェーハ
２２ 熱酸化膜
２３ 素子側（第二）のウェーハ
２６ 張り合せ面
Claims (6)
- 【請求項１】 半導体基板表面に形成された絶縁層と
、この絶縁層の表面側に張り合わされた半導体層を含ん
でなる半導体装置において、前記半導体層に接する空隙
を前記絶縁層に部分的に形成したことを特徴とする半導
体装置。 - 【請求項２】 半導体基板に形成された絶縁層と、こ
の絶縁層の表面側に張り合わされた半導体層を含んでな
る半導体装置において、前記半導体層が少なくとも素子
形成領域においてデヌーディドゾーン（Ｄｅｎｕｄｅｄ
Ｚｏｎｅ）からなり、前記半導体基板が少なくとも
絶縁層側でゲッタリング核を有し、かつ前記半導体層側
の前記絶縁層に部分的に空隙を形成したことを特徴とす
る半導体装置。 - 【請求項３】 半導体基板に張り合わされた半導体層
を含んでなる半導体装置において、前記半導体層が少な
くとも素子形成領域においてデヌーディドゾーン（Ｄｅ
ｎｕｄｅｄ Ｚｏｎｅ）からなり、前記半導体基板が
少なくとも絶縁層側でゲッタリング核を有し、かつ前記
半導体層側の前記絶縁層に部分的に空隙を形成したこと
を特徴とする半導体装置。 - 【請求項４】 前記半導体層において素子分離絶縁物
が前記空隙を通り抜けて前記半導体基板に接しているこ
とを特徴とする請求項１から３までのいずれか１項記載
の半導体装置。 - 【請求項５】 第一の半導体ウェーハの表面に絶縁層
を形成し、前記表面に部分的除去部を形成し、その後該
除去側に、素子を形成する第二の半導体ウェーハを張り
つけることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項６】 半導体素子を形成する第二の半導体ウ
ェーハの第一の表面にイントリンシックゲッタリングを
施して表面にデヌーディドゾーン（ＤｅｎｕｄｅｄＺｏ
ｎｅｎ）を形成し、第一の表面に絶縁層を形成し、次に
素子領域の部分の絶縁層を除去し、ゲッタリング核を形
成した第一の半導体ウェーハと第二の半導体ウェーハの
絶縁層形成面を張り合わせることを特徴とする請求項２
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6867791A JPH04304653A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6867791A JPH04304653A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304653A true JPH04304653A (ja) | 1992-10-28 |
Family
ID=13380591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6867791A Withdrawn JPH04304653A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304653A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123823A (ja) * | 2005-09-28 | 2007-05-17 | Denso Corp | 半導体装置およびその製造方法 |
| US7235456B2 (en) | 1999-08-31 | 2007-06-26 | Kabushiki Kaisha Toshiba | Method of making empty space in silicon |
| JP2007266613A (ja) * | 1999-08-31 | 2007-10-11 | Toshiba Corp | 半導体基板および半導体装置 |
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| JP2012033713A (ja) * | 2010-07-30 | 2012-02-16 | Kyocera Corp | 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法 |
-
1991
- 1991-04-02 JP JP6867791A patent/JPH04304653A/ja not_active Withdrawn
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| JP2012033713A (ja) * | 2010-07-30 | 2012-02-16 | Kyocera Corp | 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法 |
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