JP2004172362A - 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス - Google Patents
半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス Download PDFInfo
- Publication number
- JP2004172362A JP2004172362A JP2002336398A JP2002336398A JP2004172362A JP 2004172362 A JP2004172362 A JP 2004172362A JP 2002336398 A JP2002336398 A JP 2002336398A JP 2002336398 A JP2002336398 A JP 2002336398A JP 2004172362 A JP2004172362 A JP 2004172362A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- layer
- impurities
- region
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 239000012535 impurity Substances 0.000 title claims abstract description 138
- 238000000034 method Methods 0.000 title claims abstract description 55
- 229910001385 heavy metal Inorganic materials 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000005247 gettering Methods 0.000 claims description 15
- 239000002344 surface layer Substances 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052710 silicon Inorganic materials 0.000 abstract description 25
- 239000010703 silicon Substances 0.000 abstract description 25
- 239000000758 substrate Substances 0.000 abstract description 20
- 230000007547 defect Effects 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 70
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 229910052742 iron Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Cleaning Or Drying Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】従来の有害重金属などの不純物の除去方法の適用が困難なＳＯＩウエハなどの半導体ウエハの微量不純物を除去し、清浄な半導体ウエハを提供する。
【解決手段】ＳＯＩ基板４０上において、所定の半導体デバイスを形成するための半導体デバイス形成領域４４及び半導体デバイス形成領域４４を電気的に絶縁する絶縁領域４６を画定する。次いで、半導体デバイス形成領域４４を覆うようにして窒化物などからマスク層４５をフォトリソグラフィなどの技術を用いて形成する。次いで、マスク層４５を覆うとともに、マスク層４５間の隙間を埋設するようにして、不純物除去層４７を形成する。このとき、不純物除去層４７は、ＳＯＩ基板３０の表面、すなわちシリコン層４３の表面における絶縁領域４６に接触し、不純物除去層４７内に存在する歪み層、結晶粒界（グレイン）及び格子欠陥によって、ＳＯＩ基板４０のシリコン層４３中に内在する不純物が吸収され、除去される。
【選択図】 図１３
【解決手段】ＳＯＩ基板４０上において、所定の半導体デバイスを形成するための半導体デバイス形成領域４４及び半導体デバイス形成領域４４を電気的に絶縁する絶縁領域４６を画定する。次いで、半導体デバイス形成領域４４を覆うようにして窒化物などからマスク層４５をフォトリソグラフィなどの技術を用いて形成する。次いで、マスク層４５を覆うとともに、マスク層４５間の隙間を埋設するようにして、不純物除去層４７を形成する。このとき、不純物除去層４７は、ＳＯＩ基板３０の表面、すなわちシリコン層４３の表面における絶縁領域４６に接触し、不純物除去層４７内に存在する歪み層、結晶粒界（グレイン）及び格子欠陥によって、ＳＯＩ基板４０のシリコン層４３中に内在する不純物が吸収され、除去される。
【選択図】 図１３
Description
【０００１】
【発明の属する技術分野】
本発明は、シリコンウエハやＳＯＩウエハなどの半導体ウエハの不純物除去方法、及び前記除去方法過程において得られる半導体ウエハアセンブリ、さらには前記方法によって前記有害不純物が除去された半導体ウエハを用いて形成された半導体デバイスに関する。
【０００２】
【従来の技術】
半導体ウエハ上に種々の構成要素を作製することによって製造した半導体デバイス（装置）においては、前記半導体デバイス中に微量な重金属不純物が含まれると前記半導体デバイスの特性が劣化してしまうため、有害な前記重金属不純物を前記半導体デバイスの製造プロセスから除去することは極めて重要な技術課題であった。
【０００３】
半導体デバイス中に前記重金属不純物が含有されることによって前記半導体デバイスの特性が劣化してしまうと、前記半導体デバイスを集積して製造する集積回路ＩＣや大規模集積回路ＬＳＩの製造歩留まりは著しく低下し、ＬＳＩチップの採算に合うコストで製造することは著しく困難になる。
【０００４】
半導体デバイスでは、そのデバイス動作の基本的な性質はｐ−ｎ接合の特性に左右される。例えば、図１の実線で示すように、ｐ−ｎ接合のＩ−Ｖ（電流−電圧）特性においては、ｐ−ｎ接合にプラス電圧を加えると電流が流れて大きい値の電流値Ｉを示すようになるが、マイナス電圧の印加では電流値Ｉの値が極めて小さくなり、電流をほとんど流さないようになる。このＩ−Ｖ特性はいわゆるｐ−ｎ接合の整流作用を示している。
【０００５】
しかしながら、ｐ−ｎ接合の近傍に有害な重金属不純物が微量でも存在すると、図１の破線２で示すように、Ｉ−Ｖ特性は接合にマイナス電圧を加えた時においても大きな逆方向電流が流れるようになる。これはリーク（漏れ）電流と呼ばれるものである。このリーク電流が多いｐ−ｎ接合は正常な整流作用を起こさないので、このような特性を持つｐ−ｎ接合で構成された半導体デバイスは不良品である。
【０００６】
このような半導体デバイスの基本特性を劣化させないためには、半導体デバイスの製造材料である半導体ウエハにおいては、有害な重金属不純物はそれがたとえ微量であっても、半導体デバイスの製造プロセスに投入される前に、半導体デバイスを製造するウエハの表面領域からあらかじめ除去するか、または、半導体デバイスの製造プロセス中に除去しなければならない。この有害不純物を除去するプロセス工程はゲッタリング（Ｇｅｔｔｅｒｉｎｇ）処理と呼ばれる。
【０００７】
例えば、図２に示す半導体ウエハ３の裏面にポリシリコン（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）膜５を体積させ、ポリシリコン膜及びその近傍のシリコン層によって、半導体デバイスを製造するウエハの表面領域６に存在する有害不純物を除去する方法や、図３に示すように、半導体ウエハ７の内部に酸素析出物やそれに起因する微小欠陥８を発生させ、これらに有害な重金属不純物を吸い取らせるイントリンシック・ゲッタリング（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）などが有効に使われてきた。
【０００８】
図２及び図３に示す有害不純物の除去方法は、従来の半導体ウエハの製造工程で用いられるとともに、半導体ウエハを使用して半導体デバイスを製造する工程（プロセス）においても有効に用いられてきた。
【０００９】
【発明が解決しようとする課題】
最近の最先端のＬＳＩデバイスは、高集積、高速及び低消費電力を狙うために、この目的に最も適した半導体ウエハとして、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウエハが実用化されはじめている。ＳＯＩウエハとは、図４に、その断面図の一部を示すように、シリコン基板１０の上に酸化膜などの絶縁物（Ｉｎｓｕｌａｔｏｒ）の層１１を載せ、その上に１μｍ以下の厚さの薄いシリコン層１２を付けた構造のウエハ１３のことである。そして、半導体デバイスは、この最上部のごく薄いシリコン層１２に製造される。また、この絶縁物の層は酸化膜で作られることが多く、最終的に埋め込まれた構造になっているので、ＢＯＸ（ｂｕｒｉｅｄ Ｏｘｉｄｅ）層と呼ばれている。
【００１０】
さて、このＢＯＸ層を有するＳＯＩウエハにおいては、ＢＯＸ層の存在のために表面シリコン層１２に存在する有害不純物の除去が非常に難しくなっている。何故ならば、有害不純物として半導体デバイスの特性に悪影響を及ぼすことが知られている鉄（Ｆｅ）やニッケル（Ｎｉ）などは、酸化膜中の拡散速度が極めて遅いために、ＳＯＩウエハに固有なＢＯＸ層の存在が、これらの有害な不純物の除去（ゲッタリング）処理に大きな障害になるからである。このことは図５及び図６に示す例を用いて説明することが出来る。
【００１１】
すなわち、図５に示すように、半導体ウエハ１４の裏面にポリシリコン膜１５を付着させて、これに有害な重金属不純物を吸い取らせようとしたり、図６に示すように、内部に微小欠陥２１を発生させて同様に不純物除去を行おうとしても、ＢＯＸ層１８及び２３の存在に妨げられて表面のＳＯＩシリコン層１７及び２２に存在する重金属不純物はここを通過することは出来ない。したがって、ＳＯＩウエハ表面に存在するＳＯＩシリコン層１７及び２２内に存在する有害な重金属不純物を、これらのポリシリコン膜や微小欠陥を使って除去することはできない。すなわち、従来のゲッタリング技術ではＳＯＩウエハ表面の有害不純物を有効に除去することが出来ない。
【００１２】
本発明の目的は、従来の有害重金属などの不純物の除去方法の適用が困難なＳＯＩウエハなどの半導体ウエハの微量不純物を除去し、清浄な半導体ウエハを提供することである。
【００１３】
また、本発明の他の目的は、上述の有害不純物除去方法を適用して得た半導体ウエハを用いて製造した半導体デバイス（装置）を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、半導体ウエハからの不純物除去方法であって、
前記半導体ウエハ表面に不純物除去領域を設け、前記半導体ウエハの表層部分に存在する不純物を前記不純物除去領域を用いてゲッタリングすることを特徴とする、半導体ウエハの不純物除去方法に関する。
【００１５】
本発明によれば、半導体ウエハの表面に不純物除去領域を直接的に設け、前記表層部分に存在する不純物を前記不純物除去領域でゲッタリングするので、従来のように半導体ウエハの裏面にポリシリコン膜を設けたり、半導体ウエハ内部に微小欠陥などを生成させる場合に比べて、前記不純物をより効率的に除去することができるようになる。例えば、ＳＯＩウエハの表面シリコン層部分に直接的に不純物除去領域を設けるので、前記ＳＯＩウエハ内のＢＯＸ層に妨害されることなく、前記表面シリコン層内に存在する不純物を効率良く除去することができる。
【００１６】
したがって、上述した方法を経て得た半導体ウエハを用いて半導体デバイスを作製すれば、前記半導体デバイス内に良好なｐ−ｎ接合を形成することができ、前記半導体デバイスの特性劣化を抑制することができるようになる。
【００１７】
なお、本発明の好ましい態様においては、前記不純物除去領域は、前記半導体ウエハ表面の、半導体デバイス形成領域を電気的に絶縁する絶縁領域を含むように形成する。この場合、前記半導体デバイス形成領域は、前記不純物除去領域によって狭小化されたり、汚染されたりすることがないため、後の半導体デバイス作製に対して何らの影響も与えない。したがって、半導体デバイスの作製効率の劣化や特性劣化を生じることなく、目的とする半導体デバイスを低コストに作製することができる。
【００１８】
また、本発明の他の好ましい態様においては、上述したようにしてゲッタリング処理を実施した後、前記不純物除去領域することが好ましい。また、前記不純物領域を除去する代わりに、酸化処理によって絶縁物化することもできる。これによって、後の半導体デバイス形成過程において、前記不純物除去領域から染み出してきた不純物によって、前記半導体デバイスの構成要素などが悪影響を受けることがなくなる。
【００１９】
さらに、本発明の他の好ましい態様においては、前記半導体ウエハを４００℃以上に加熱することによって、前記不純物をゲッタリングする。これによって、前記不純物の拡散が活発になり、前記不純物をより効果的に除去することができるようになる。
【００２０】
前記不純物除去領域は、例えば、前記半導体ウエハの表層部分に形成した歪み層部分から構成することができる。この場合においては、前記歪み層部分に生じた格子欠陥によって、前記半導体ウエハの前記表層部分に存在する不純物を直接的に吸着して除去する。
【００２１】
また、前記不純物領域は、前記半導体ウエハ表面上に設けた不純物除去層から構成することができる。前記不純物除去層は前記半導体ウエハ表面、特に半導体デバイス形成領域に対する絶縁領域に接触するように形成されているので、前記同様に、前記半導体ウエハの表層部分に存在する不純物は前記不純物除去層によって吸着して除去する。
【００２２】
なお、本発明の半導体デバイスは、上述のようにして不純物が除去された半導体ウエハを用い、前記半導体ウエハ上に種々の構成要素を作製することによって製造することを特徴としている。
【００２３】
本発明の詳細及びその他の特徴については、以下の発明の実施の形態において詳述する。
【００２４】
【発明の実施の形態】
図７〜図１２は、本発明の半導体ウエハの不純物除去方法の一例を示す工程図である。図７、図９及び図１１は、半導体ウエハの上平面図であり、図８、図１０及び図１２は、半導体ウエハのＩ−Ｉ線に沿って切った場合の断面図である。なお、本態様においては、半導体ウエハとしてＳＯＩウエハを用いる場合について説明する。
【００２５】
最初に、図７及び図８に示すように、シリコン基板３１上にＳｉＯ２などからなる絶縁層３２及びシリコン層３３を形成してＳＯＩ基板３０を準備する。次いで、シリコン層３３上において、所定の半導体デバイスを形成するための半導体デバイス形成領域３４及び半導体デバイス形成領域３４を電気的に絶縁する絶縁領域３６を画定する。
【００２６】
次いで、図９及び図１０に示すように、絶縁領域３６のみに機械的な歪みを与えることによって、不純物除去領域としての歪み層部分３８を形成する。歪み層部分３８内には多くの格子欠陥が含まれているため、ＳＯＩ基板３０のシリコン層３３内に含まれる不純物は前記格子欠陥内に取り込まれようになる。結果として、歪み層部分３８により、ＳＯＩ基板３０の表層部分に内在する不純物、特にＦｅ及びＮｉなどの重金属不純物を効果的に除去することができるようになる。
【００２７】
本態様においては、不純物除去領域としての歪み層部分３８は、ＳＯＩウエハ３０の絶縁領域３６のみに形成しているが、これによって、半導体デバイス形成領域３４が、歪み層部分３８によって狭小化されたり、歪み層部分３８に起因した歪みなどの影響を受けることがない。したがって、後の半導体デバイス作製工程を、従来同様に円滑に行なうことができるようになる。
【００２８】
なお、上述したゲッタリング処理においては、半導体ウエハ３０を４００℃以上に加熱して実施することが好ましい。これによって、前記不純物の拡散が活発に行なわれるようになるため、前記不純物を歪み層部分３８においてより効果的かつ効率的に吸収し、除去することができるようになる。
【００２９】
次いで、図１１及び図１２に示すように、上述したゲッタリング処理終了後において、多量の不純物を吸収した歪み層部分３８を除去し、半導体領域として半導体デバイス形成領域３４のみが残留するようにする。なお、前記歪み層部分３８を除去する代わりに、酸化処理を経て絶縁物化することもできる。これによって、後の半導体デバイス形成過程において、歪み層部分３８から不純物が染み出してきて、前記半導体デバイスの構成要素などに悪影響を及ぼすことがない。
【００３０】
絶縁領域３６に機械的歪みを与える具体的な手段としては、例えば、エキシマレーザを照射などの手段を例示することができる。
【００３１】
図１３〜図１５は、本発明の半導体ウエハの不純物除去方法のその他の例を示す工程図である。図１３〜図１５においては、不純物除去過程において形成された半導体ウエハアセンブリの断面を示すものである。
【００３２】
最初に、図１３に示すように、シリコン基板４１上にＳｉＯ２などからなる絶縁層４２及びシリコン層４３を形成してＳＯＩ基板４０を準備する。次いで、シリコン層４３上において、所定の半導体デバイスを形成するための半導体デバイス形成領域４４及び半導体デバイス形成領域４４を電気的に絶縁する絶縁領域４６を画定する。次いで、半導体デバイス形成領域４４を覆うようにして窒化物などからなるマスク層４５をフォトリソグラフィなどの技術を用いて形成する。次いで、マスク層４５を覆うとともに、マスク層４５間の隙間を埋設するようにして、不純物除去層４７を公知の成膜方法を用いて形成する。このとき、不純物除去層４７は、ＳＯＩ基板３０の表面、すなわちシリコン層４３の表面における絶縁領域４６に接触する。
【００３３】
この場合、不純物除去層４７内に存在する歪み層、結晶粒界（グレイン）及び格子欠陥によって、ＳＯＩ基板４０のシリコン層４３中に内在する不純物が吸収される。すなわち、不純物除去層４７によってＳＯＩ基板４０の表層部分に存在する不純物、特にＦｅ及びＮｉなどの重金属不純物が効果的に除去される。
【００３４】
なお、不純物除去層４７は、ポリシリコンから構成されることが好ましい。これによって、Ｆｅ及びＮｉなどの重金属不純物をより効果的に除去することができるようになる。
【００３５】
本態様においては、不純物除去領域としての不純物除去層４７は、ＳＯＩ基板３０の絶縁領域３６のみに接触するように形成しているので、半導体デバイス形成領域４４が、不純物除去層４７によって狭小化されたり、不純物除去層４７形成時における汚染などの影響を受けることがない。したがって、後の半導体デバイス作製工程を、従来同様に円滑に行なうことができるようになる。
【００３６】
なお、上述したゲッタリング処理においては、ＳＯＩウエハ４０を４００℃以上に加熱して実施することが好ましい。これによって、前記不純物の拡散が活発に行なわれるようになるため、前記不純物を不純物除去層４７によって効果的かつ効率的に吸収し、除去することができるようになる。
【００３７】
次いで、図１４に示すように、上述したゲッタリング処理終了後において、多量の不純物を吸収した不純物除去層４７を除去し、次いで、図１５に示すようにマスク層４５を除去することによって、半導体領域として半導体デバイス形成領域４４のみが残留させる。これによって、表層部分から不純物が除去されて清浄化されたＳＯＩ基板４０を得ることができる。なお、不純物除去層４７を除去する代わりに酸化処理によって絶縁物化することもできる。
【００３８】
図１６及び図１７は、図１３〜図１５に関連した例に対する変形例を示すものである。本変形例においては、図１３及び図１４に示す工程を経てＳＯＩ基板４０の表層部分、すなわちシリコン層４３内に存在する不純物を除去し、不純物除去層４７を除去した後、マスク層４５を含むＳＯＩ基板４０を酸化性雰囲気内に配置し、９００℃以上に加熱することにより、シリコン層４３の、マスク層４５間に存在する部分を酸化させ、絶縁層４８を形成する。
【００３９】
次いで、マスク層４５を除去することにより、図１７に示すように、半導体デバイス形成領域４４が絶縁層４８によって離隔されたＳＯＩ基板４０を得ることができる。これによって、半導体デバイス形成領域４４同士をより確実に電気的に絶縁することができるようになる。したがって、ＳＯＩ基板４０上に半導体デバイスを集積させた場合においても、デバイス相互間の電気的絶縁をより確実に実現することができるようになる。
【００４０】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、従来の有害不純物の除去方法の適用が困難なＳＯＩウエハなどの半導体ウエハの微量不純物を除去し、清浄な半導体ウエハを提供することができる。また、上述の有害不純物除去方法を適用して得た半導体ウエハを用いることによって、半導体デバイス（装置）の、前記不純物に起因した特性劣化を抑制することができる。
【図面の簡単な説明】
【図１】ｐ−ｎ接合半導体の電流電圧特性を示すグラフである。
【図２】従来の半導体ウエハに対する不純物除去（ゲッタリング）方法を説明するための図である。
【図３】従来の半導体ウエハに対する他の不純物除去（ゲッタリング）方法を説明するための図である。
【図４】ＳＯＩウエハの構成図である。
【図５】従来の不純物除去方法をＳＯＩウエハに適用した場合のＳＯＩウエハアセンブリの構成を示す図である。
【図６】従来の不純物除去方法をＳＯＩウエハに適用した場合のＳＯＩウエハアセンブリの構成を示す図である。
【図７】本発明の半導体ウエハの不純物除去方法における一工程を示す上平面図である。
【図８】図７に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図９】図７及び図８に示す工程の次の工程を示す上平面図である。
【図１０】図９に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図１１】図９及び図１０に示す工程の次の工程を示す上平面図である。
【図１２】図１１に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図１３】本発明の他の半導体ウエハの不純物除去方法における一工程を示す断面図である。
【図１４】図１３に示す工程の次の工程を示す断面図である。
【図１５】図１４に示す工程の次の工程を示す断面図である。
【図１６】図１３〜図１５に関連した例に対する変形例を示す断面図である。
【図１７】図１６に示す工程の次の工程を示す断面図である。
【符号の説明】
３０、４０ ＳＯＩ基板
３１、４１ シリコン基板
３２、４２ 絶縁層
３３、４３ シリコン層
３４、４４ 半導体デバイス形成領域
３６、４６ 絶縁領域
３８ 歪み層部分（不純物除去領域）
４５ マスク層
４７ 不純物除去層（不純物除去領域）
４８ 絶縁層
【発明の属する技術分野】
本発明は、シリコンウエハやＳＯＩウエハなどの半導体ウエハの不純物除去方法、及び前記除去方法過程において得られる半導体ウエハアセンブリ、さらには前記方法によって前記有害不純物が除去された半導体ウエハを用いて形成された半導体デバイスに関する。
【０００２】
【従来の技術】
半導体ウエハ上に種々の構成要素を作製することによって製造した半導体デバイス（装置）においては、前記半導体デバイス中に微量な重金属不純物が含まれると前記半導体デバイスの特性が劣化してしまうため、有害な前記重金属不純物を前記半導体デバイスの製造プロセスから除去することは極めて重要な技術課題であった。
【０００３】
半導体デバイス中に前記重金属不純物が含有されることによって前記半導体デバイスの特性が劣化してしまうと、前記半導体デバイスを集積して製造する集積回路ＩＣや大規模集積回路ＬＳＩの製造歩留まりは著しく低下し、ＬＳＩチップの採算に合うコストで製造することは著しく困難になる。
【０００４】
半導体デバイスでは、そのデバイス動作の基本的な性質はｐ−ｎ接合の特性に左右される。例えば、図１の実線で示すように、ｐ−ｎ接合のＩ−Ｖ（電流−電圧）特性においては、ｐ−ｎ接合にプラス電圧を加えると電流が流れて大きい値の電流値Ｉを示すようになるが、マイナス電圧の印加では電流値Ｉの値が極めて小さくなり、電流をほとんど流さないようになる。このＩ−Ｖ特性はいわゆるｐ−ｎ接合の整流作用を示している。
【０００５】
しかしながら、ｐ−ｎ接合の近傍に有害な重金属不純物が微量でも存在すると、図１の破線２で示すように、Ｉ−Ｖ特性は接合にマイナス電圧を加えた時においても大きな逆方向電流が流れるようになる。これはリーク（漏れ）電流と呼ばれるものである。このリーク電流が多いｐ−ｎ接合は正常な整流作用を起こさないので、このような特性を持つｐ−ｎ接合で構成された半導体デバイスは不良品である。
【０００６】
このような半導体デバイスの基本特性を劣化させないためには、半導体デバイスの製造材料である半導体ウエハにおいては、有害な重金属不純物はそれがたとえ微量であっても、半導体デバイスの製造プロセスに投入される前に、半導体デバイスを製造するウエハの表面領域からあらかじめ除去するか、または、半導体デバイスの製造プロセス中に除去しなければならない。この有害不純物を除去するプロセス工程はゲッタリング（Ｇｅｔｔｅｒｉｎｇ）処理と呼ばれる。
【０００７】
例えば、図２に示す半導体ウエハ３の裏面にポリシリコン（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）膜５を体積させ、ポリシリコン膜及びその近傍のシリコン層によって、半導体デバイスを製造するウエハの表面領域６に存在する有害不純物を除去する方法や、図３に示すように、半導体ウエハ７の内部に酸素析出物やそれに起因する微小欠陥８を発生させ、これらに有害な重金属不純物を吸い取らせるイントリンシック・ゲッタリング（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）などが有効に使われてきた。
【０００８】
図２及び図３に示す有害不純物の除去方法は、従来の半導体ウエハの製造工程で用いられるとともに、半導体ウエハを使用して半導体デバイスを製造する工程（プロセス）においても有効に用いられてきた。
【０００９】
【発明が解決しようとする課題】
最近の最先端のＬＳＩデバイスは、高集積、高速及び低消費電力を狙うために、この目的に最も適した半導体ウエハとして、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウエハが実用化されはじめている。ＳＯＩウエハとは、図４に、その断面図の一部を示すように、シリコン基板１０の上に酸化膜などの絶縁物（Ｉｎｓｕｌａｔｏｒ）の層１１を載せ、その上に１μｍ以下の厚さの薄いシリコン層１２を付けた構造のウエハ１３のことである。そして、半導体デバイスは、この最上部のごく薄いシリコン層１２に製造される。また、この絶縁物の層は酸化膜で作られることが多く、最終的に埋め込まれた構造になっているので、ＢＯＸ（ｂｕｒｉｅｄ Ｏｘｉｄｅ）層と呼ばれている。
【００１０】
さて、このＢＯＸ層を有するＳＯＩウエハにおいては、ＢＯＸ層の存在のために表面シリコン層１２に存在する有害不純物の除去が非常に難しくなっている。何故ならば、有害不純物として半導体デバイスの特性に悪影響を及ぼすことが知られている鉄（Ｆｅ）やニッケル（Ｎｉ）などは、酸化膜中の拡散速度が極めて遅いために、ＳＯＩウエハに固有なＢＯＸ層の存在が、これらの有害な不純物の除去（ゲッタリング）処理に大きな障害になるからである。このことは図５及び図６に示す例を用いて説明することが出来る。
【００１１】
すなわち、図５に示すように、半導体ウエハ１４の裏面にポリシリコン膜１５を付着させて、これに有害な重金属不純物を吸い取らせようとしたり、図６に示すように、内部に微小欠陥２１を発生させて同様に不純物除去を行おうとしても、ＢＯＸ層１８及び２３の存在に妨げられて表面のＳＯＩシリコン層１７及び２２に存在する重金属不純物はここを通過することは出来ない。したがって、ＳＯＩウエハ表面に存在するＳＯＩシリコン層１７及び２２内に存在する有害な重金属不純物を、これらのポリシリコン膜や微小欠陥を使って除去することはできない。すなわち、従来のゲッタリング技術ではＳＯＩウエハ表面の有害不純物を有効に除去することが出来ない。
【００１２】
本発明の目的は、従来の有害重金属などの不純物の除去方法の適用が困難なＳＯＩウエハなどの半導体ウエハの微量不純物を除去し、清浄な半導体ウエハを提供することである。
【００１３】
また、本発明の他の目的は、上述の有害不純物除去方法を適用して得た半導体ウエハを用いて製造した半導体デバイス（装置）を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、半導体ウエハからの不純物除去方法であって、
前記半導体ウエハ表面に不純物除去領域を設け、前記半導体ウエハの表層部分に存在する不純物を前記不純物除去領域を用いてゲッタリングすることを特徴とする、半導体ウエハの不純物除去方法に関する。
【００１５】
本発明によれば、半導体ウエハの表面に不純物除去領域を直接的に設け、前記表層部分に存在する不純物を前記不純物除去領域でゲッタリングするので、従来のように半導体ウエハの裏面にポリシリコン膜を設けたり、半導体ウエハ内部に微小欠陥などを生成させる場合に比べて、前記不純物をより効率的に除去することができるようになる。例えば、ＳＯＩウエハの表面シリコン層部分に直接的に不純物除去領域を設けるので、前記ＳＯＩウエハ内のＢＯＸ層に妨害されることなく、前記表面シリコン層内に存在する不純物を効率良く除去することができる。
【００１６】
したがって、上述した方法を経て得た半導体ウエハを用いて半導体デバイスを作製すれば、前記半導体デバイス内に良好なｐ−ｎ接合を形成することができ、前記半導体デバイスの特性劣化を抑制することができるようになる。
【００１７】
なお、本発明の好ましい態様においては、前記不純物除去領域は、前記半導体ウエハ表面の、半導体デバイス形成領域を電気的に絶縁する絶縁領域を含むように形成する。この場合、前記半導体デバイス形成領域は、前記不純物除去領域によって狭小化されたり、汚染されたりすることがないため、後の半導体デバイス作製に対して何らの影響も与えない。したがって、半導体デバイスの作製効率の劣化や特性劣化を生じることなく、目的とする半導体デバイスを低コストに作製することができる。
【００１８】
また、本発明の他の好ましい態様においては、上述したようにしてゲッタリング処理を実施した後、前記不純物除去領域することが好ましい。また、前記不純物領域を除去する代わりに、酸化処理によって絶縁物化することもできる。これによって、後の半導体デバイス形成過程において、前記不純物除去領域から染み出してきた不純物によって、前記半導体デバイスの構成要素などが悪影響を受けることがなくなる。
【００１９】
さらに、本発明の他の好ましい態様においては、前記半導体ウエハを４００℃以上に加熱することによって、前記不純物をゲッタリングする。これによって、前記不純物の拡散が活発になり、前記不純物をより効果的に除去することができるようになる。
【００２０】
前記不純物除去領域は、例えば、前記半導体ウエハの表層部分に形成した歪み層部分から構成することができる。この場合においては、前記歪み層部分に生じた格子欠陥によって、前記半導体ウエハの前記表層部分に存在する不純物を直接的に吸着して除去する。
【００２１】
また、前記不純物領域は、前記半導体ウエハ表面上に設けた不純物除去層から構成することができる。前記不純物除去層は前記半導体ウエハ表面、特に半導体デバイス形成領域に対する絶縁領域に接触するように形成されているので、前記同様に、前記半導体ウエハの表層部分に存在する不純物は前記不純物除去層によって吸着して除去する。
【００２２】
なお、本発明の半導体デバイスは、上述のようにして不純物が除去された半導体ウエハを用い、前記半導体ウエハ上に種々の構成要素を作製することによって製造することを特徴としている。
【００２３】
本発明の詳細及びその他の特徴については、以下の発明の実施の形態において詳述する。
【００２４】
【発明の実施の形態】
図７〜図１２は、本発明の半導体ウエハの不純物除去方法の一例を示す工程図である。図７、図９及び図１１は、半導体ウエハの上平面図であり、図８、図１０及び図１２は、半導体ウエハのＩ−Ｉ線に沿って切った場合の断面図である。なお、本態様においては、半導体ウエハとしてＳＯＩウエハを用いる場合について説明する。
【００２５】
最初に、図７及び図８に示すように、シリコン基板３１上にＳｉＯ２などからなる絶縁層３２及びシリコン層３３を形成してＳＯＩ基板３０を準備する。次いで、シリコン層３３上において、所定の半導体デバイスを形成するための半導体デバイス形成領域３４及び半導体デバイス形成領域３４を電気的に絶縁する絶縁領域３６を画定する。
【００２６】
次いで、図９及び図１０に示すように、絶縁領域３６のみに機械的な歪みを与えることによって、不純物除去領域としての歪み層部分３８を形成する。歪み層部分３８内には多くの格子欠陥が含まれているため、ＳＯＩ基板３０のシリコン層３３内に含まれる不純物は前記格子欠陥内に取り込まれようになる。結果として、歪み層部分３８により、ＳＯＩ基板３０の表層部分に内在する不純物、特にＦｅ及びＮｉなどの重金属不純物を効果的に除去することができるようになる。
【００２７】
本態様においては、不純物除去領域としての歪み層部分３８は、ＳＯＩウエハ３０の絶縁領域３６のみに形成しているが、これによって、半導体デバイス形成領域３４が、歪み層部分３８によって狭小化されたり、歪み層部分３８に起因した歪みなどの影響を受けることがない。したがって、後の半導体デバイス作製工程を、従来同様に円滑に行なうことができるようになる。
【００２８】
なお、上述したゲッタリング処理においては、半導体ウエハ３０を４００℃以上に加熱して実施することが好ましい。これによって、前記不純物の拡散が活発に行なわれるようになるため、前記不純物を歪み層部分３８においてより効果的かつ効率的に吸収し、除去することができるようになる。
【００２９】
次いで、図１１及び図１２に示すように、上述したゲッタリング処理終了後において、多量の不純物を吸収した歪み層部分３８を除去し、半導体領域として半導体デバイス形成領域３４のみが残留するようにする。なお、前記歪み層部分３８を除去する代わりに、酸化処理を経て絶縁物化することもできる。これによって、後の半導体デバイス形成過程において、歪み層部分３８から不純物が染み出してきて、前記半導体デバイスの構成要素などに悪影響を及ぼすことがない。
【００３０】
絶縁領域３６に機械的歪みを与える具体的な手段としては、例えば、エキシマレーザを照射などの手段を例示することができる。
【００３１】
図１３〜図１５は、本発明の半導体ウエハの不純物除去方法のその他の例を示す工程図である。図１３〜図１５においては、不純物除去過程において形成された半導体ウエハアセンブリの断面を示すものである。
【００３２】
最初に、図１３に示すように、シリコン基板４１上にＳｉＯ２などからなる絶縁層４２及びシリコン層４３を形成してＳＯＩ基板４０を準備する。次いで、シリコン層４３上において、所定の半導体デバイスを形成するための半導体デバイス形成領域４４及び半導体デバイス形成領域４４を電気的に絶縁する絶縁領域４６を画定する。次いで、半導体デバイス形成領域４４を覆うようにして窒化物などからなるマスク層４５をフォトリソグラフィなどの技術を用いて形成する。次いで、マスク層４５を覆うとともに、マスク層４５間の隙間を埋設するようにして、不純物除去層４７を公知の成膜方法を用いて形成する。このとき、不純物除去層４７は、ＳＯＩ基板３０の表面、すなわちシリコン層４３の表面における絶縁領域４６に接触する。
【００３３】
この場合、不純物除去層４７内に存在する歪み層、結晶粒界（グレイン）及び格子欠陥によって、ＳＯＩ基板４０のシリコン層４３中に内在する不純物が吸収される。すなわち、不純物除去層４７によってＳＯＩ基板４０の表層部分に存在する不純物、特にＦｅ及びＮｉなどの重金属不純物が効果的に除去される。
【００３４】
なお、不純物除去層４７は、ポリシリコンから構成されることが好ましい。これによって、Ｆｅ及びＮｉなどの重金属不純物をより効果的に除去することができるようになる。
【００３５】
本態様においては、不純物除去領域としての不純物除去層４７は、ＳＯＩ基板３０の絶縁領域３６のみに接触するように形成しているので、半導体デバイス形成領域４４が、不純物除去層４７によって狭小化されたり、不純物除去層４７形成時における汚染などの影響を受けることがない。したがって、後の半導体デバイス作製工程を、従来同様に円滑に行なうことができるようになる。
【００３６】
なお、上述したゲッタリング処理においては、ＳＯＩウエハ４０を４００℃以上に加熱して実施することが好ましい。これによって、前記不純物の拡散が活発に行なわれるようになるため、前記不純物を不純物除去層４７によって効果的かつ効率的に吸収し、除去することができるようになる。
【００３７】
次いで、図１４に示すように、上述したゲッタリング処理終了後において、多量の不純物を吸収した不純物除去層４７を除去し、次いで、図１５に示すようにマスク層４５を除去することによって、半導体領域として半導体デバイス形成領域４４のみが残留させる。これによって、表層部分から不純物が除去されて清浄化されたＳＯＩ基板４０を得ることができる。なお、不純物除去層４７を除去する代わりに酸化処理によって絶縁物化することもできる。
【００３８】
図１６及び図１７は、図１３〜図１５に関連した例に対する変形例を示すものである。本変形例においては、図１３及び図１４に示す工程を経てＳＯＩ基板４０の表層部分、すなわちシリコン層４３内に存在する不純物を除去し、不純物除去層４７を除去した後、マスク層４５を含むＳＯＩ基板４０を酸化性雰囲気内に配置し、９００℃以上に加熱することにより、シリコン層４３の、マスク層４５間に存在する部分を酸化させ、絶縁層４８を形成する。
【００３９】
次いで、マスク層４５を除去することにより、図１７に示すように、半導体デバイス形成領域４４が絶縁層４８によって離隔されたＳＯＩ基板４０を得ることができる。これによって、半導体デバイス形成領域４４同士をより確実に電気的に絶縁することができるようになる。したがって、ＳＯＩ基板４０上に半導体デバイスを集積させた場合においても、デバイス相互間の電気的絶縁をより確実に実現することができるようになる。
【００４０】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、従来の有害不純物の除去方法の適用が困難なＳＯＩウエハなどの半導体ウエハの微量不純物を除去し、清浄な半導体ウエハを提供することができる。また、上述の有害不純物除去方法を適用して得た半導体ウエハを用いることによって、半導体デバイス（装置）の、前記不純物に起因した特性劣化を抑制することができる。
【図面の簡単な説明】
【図１】ｐ−ｎ接合半導体の電流電圧特性を示すグラフである。
【図２】従来の半導体ウエハに対する不純物除去（ゲッタリング）方法を説明するための図である。
【図３】従来の半導体ウエハに対する他の不純物除去（ゲッタリング）方法を説明するための図である。
【図４】ＳＯＩウエハの構成図である。
【図５】従来の不純物除去方法をＳＯＩウエハに適用した場合のＳＯＩウエハアセンブリの構成を示す図である。
【図６】従来の不純物除去方法をＳＯＩウエハに適用した場合のＳＯＩウエハアセンブリの構成を示す図である。
【図７】本発明の半導体ウエハの不純物除去方法における一工程を示す上平面図である。
【図８】図７に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図９】図７及び図８に示す工程の次の工程を示す上平面図である。
【図１０】図９に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図１１】図９及び図１０に示す工程の次の工程を示す上平面図である。
【図１２】図１１に示す半導体ウエハアセンブリのＩ−Ｉ線に沿って切った場合の断面図である。
【図１３】本発明の他の半導体ウエハの不純物除去方法における一工程を示す断面図である。
【図１４】図１３に示す工程の次の工程を示す断面図である。
【図１５】図１４に示す工程の次の工程を示す断面図である。
【図１６】図１３〜図１５に関連した例に対する変形例を示す断面図である。
【図１７】図１６に示す工程の次の工程を示す断面図である。
【符号の説明】
３０、４０ ＳＯＩ基板
３１、４１ シリコン基板
３２、４２ 絶縁層
３３、４３ シリコン層
３４、４４ 半導体デバイス形成領域
３６、４６ 絶縁領域
３８ 歪み層部分（不純物除去領域）
４５ マスク層
４７ 不純物除去層（不純物除去領域）
４８ 絶縁層
Claims (22)
- 半導体ウエハからの不純物除去方法であって、
前記半導体ウエハ表面に不純物除去領域を設け、前記半導体ウエハの表層部分に存在する不純物を前記不純物除去領域を用いてゲッタリングすることを特徴とする、半導体ウエハの不純物除去方法。 - 前記不純物除去領域は、ゲッタリング処理後において除去することを特徴とする、請求項１に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去領域は、ゲッタリング処理後において絶縁物化することを特徴とする、請求項１に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去領域は、前記半導体ウエハ表面の、半導体デバイス形成領域を電気的に絶縁する絶縁領域を含むように設けることを特徴とする、請求項１〜３のいずれか一に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去領域は、前記半導体ウエハの前記表層部分に形成された歪み層部分から構成することを特徴とする、請求項４に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去領域は、前記半導体ウエハ表面上に設けた不純物除去層から構成することを特徴とする、請求項４に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去層は、ポリシリコンから構成することを特徴とする、請求項６に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去層は、前記半導体ウエハ表面上に、前記半導体ウエハの前記デバイス形成領域に対するマスク層を介して形成することを特徴とする、請求項６又は７に記載の半導体ウエハの不純物除去方法。
- 前記不純物除去層を除去した後、前記半導体ウエハの、前記マスク層間に露出した部分を酸化し、前記半導体デバイス形成領域を電気的に絶縁する絶縁層を形成することを特徴とする、請求項８に記載の半導体ウエハの不純物除去方法。
- 前記絶縁層は、前記半導体ウエハを酸化性雰囲気中で９００℃以上に加熱して形成することを特徴とする、請求項９に記載の半導体ウエハの不純物除去方法。
- 前記半導体ウエハを４００℃以上に加熱して前記不純物をゲッタリングすることを特徴とする、請求項１〜１０のいずれか一に記載の半導体ウエハの不純物除去方法。
- 前記不純物は重金属不純物であることを特徴とする、請求項１〜１１のいずれか一に記載の半導体ウエハの不純物除去方法。
- 前記半導体ウエハはＳＯＩウエハであることを特徴とする、請求項１〜１２のいずれか一に記載の半導体ウエハの不純物除去方法。
- 半導体ウエハと、この半導体ウエハ表面に設けられた、半導体ウエハ表層部分に存在する不純物をゲッタリングするための不純物除去領域とを具えることを特徴とする、半導体ウエハアセンブリ。
- 前記不純物除去領域は、前記半導体ウエハ表面の、半導体デバイス形成領域を電気的に絶縁する絶縁領域を含むように設けたことを特徴とする、請求項１４記載の半導体ウエハアセンブリ。
- 前記不純物除去領域は、前記半導体ウエハの前記表層部分に形成された歪み層部分から構成したことを特徴とする、請求項１５に記載の半導体ウエハアセンブリ。
- 前記不純物除去領域は、前記半導体ウエハ表面上に設けた不純物除去層から構成したことを特徴とする、請求項１５に記載の半導体ウエハアセンブリ。
- 前記不純物除去層は、ポリシリコンから構成されることを特徴とする、請求項１７に記載の半導体ウエハアセンブリ。
- 前記不純物除去層は、前記半導体ウエハ表面上に、前記半導体ウエハの前記デバイス形成領域に対するマスク層を介して形成したことを特徴とする、請求項１７又は１８に記載の半導体ウエハアセンブリ。
- 前記不純物は重金属不純物であることを特徴とする、請求項１４〜１９のいずれか一に記載の半導体ウエハアセンブリ。
- 前記半導体ウエハはＳＯＩウエハであることを特徴とする、請求項１４〜２０のいずれか一に記載の半導体ウエハアセンブリ。
- 請求項１〜１３のいずれか一に記載された方法によって不純物が除去された半導体ウエハを含むことを特徴とする、半導体デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336398A JP2004172362A (ja) | 2002-11-20 | 2002-11-20 | 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス |
| US10/703,583 US7126194B2 (en) | 2002-11-20 | 2003-11-10 | Method for removing impurities of a semiconductor wafer, semiconductor wafer assembly, and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336398A JP2004172362A (ja) | 2002-11-20 | 2002-11-20 | 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004172362A true JP2004172362A (ja) | 2004-06-17 |
Family
ID=32700251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002336398A Pending JP2004172362A (ja) | 2002-11-20 | 2002-11-20 | 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7126194B2 (ja) |
| JP (1) | JP2004172362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129559A (ja) * | 2003-10-21 | 2005-05-19 | Oki Electric Ind Co Ltd | 半導体ウェーハの不純物除去方法及び半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131487A (en) * | 1977-10-26 | 1978-12-26 | Western Electric Company, Inc. | Gettering semiconductor wafers with a high energy laser beam |
| US4249962A (en) * | 1979-09-11 | 1981-02-10 | Western Electric Company, Inc. | Method of removing contaminating impurities from device areas in a semiconductor wafer |
| JP2699325B2 (ja) * | 1986-08-02 | 1998-01-19 | ソニー株式会社 | 半導体装置の製造方法 |
| SE9704209L (sv) * | 1997-11-17 | 1999-05-18 | Ericsson Telefon Ab L M | Halvledarkomponenter och tillverkningsförfarande för halvledarkomponenter |
| US6153495A (en) * | 1998-03-09 | 2000-11-28 | Intersil Corporation | Advanced methods for making semiconductor devices by low temperature direct bonding |
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
| US6958264B1 (en) * | 2001-04-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Scribe lane for gettering of contaminants on SOI wafers and gettering method |
-
2002
- 2002-11-20 JP JP2002336398A patent/JP2004172362A/ja active Pending
-
2003
- 2003-11-10 US US10/703,583 patent/US7126194B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129559A (ja) * | 2003-10-21 | 2005-05-19 | Oki Electric Ind Co Ltd | 半導体ウェーハの不純物除去方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040150087A1 (en) | 2004-08-05 |
| US7126194B2 (en) | 2006-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7605022B2 (en) | Methods of manufacturing a three-dimensional semiconductor device and semiconductor devices fabricated thereby | |
| TWI646654B (zh) | 製造高電阻率絕緣體上半導體底材之方法 | |
| KR101667961B1 (ko) | 실리콘-온-인슐레이터 기판의 씨닝 방법 | |
| JP2001237403A (ja) | 半導体装置の製法および超薄型半導体装置 | |
| JP2001210811A (ja) | 半導体基板の製造方法 | |
| JP2002184960A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| US7981754B2 (en) | Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device | |
| JP2007109961A (ja) | 多層ｓｏｉウエーハの製造方法及び多層ｓｏｉウエーハ | |
| JP2004172362A (ja) | 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| US7799660B2 (en) | Method for manufacturing SOI substrate | |
| JP3452123B2 (ja) | Ｓｏｉ基板の製造方法 | |
| US10262909B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7504314B2 (en) | Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom | |
| JPH11330437A (ja) | Ｓｏｉ基板とその製造方法 | |
| JPS6120337A (ja) | 半導体装置の製造方法 | |
| JP3382092B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH11307470A (ja) | Ｓｏｉ基板の製造方法 | |
| US6727147B2 (en) | MOSFET fabrication method | |
| JPH0472631A (ja) | 半導体基板およびその製造方法 | |
| JP2006196514A (ja) | 半導体装置及びその製造方法 | |
| WO2001003191A1 (fr) | Substrat soi, procede de fabrication de celui-ci et dispositif de semi-conducteur utilisant le substrat soi | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JPH0212920A (ja) | 半導体装置の製造方法 | |
| JP2000138225A (ja) | ゲッタリングサイト層を有する半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040325 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051108 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070319 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070319 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090908 |