KR101667961B1 - 실리콘-온-인슐레이터 기판의 씨닝 방법 - Google Patents
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Abstract
본 발명은 실리콘 캐리어 기판(2) 및 실리콘 표면층 사이에 매립된 실리콘 산화물(SiO2)층(3)을 포함하는 실리콘-온-인슐레이터(SOI) 기판의 씨닝 방법에 관한 것이다. 상기 방법은 상기 초기 기판에 열산화 처리를 수행하여 상기 실리콘 표면층의 일부를 산화시키는 단계; 에칭 이후 세정의 제1 사이클 이후 제2 사이클을 수행하는 단계로 구성되는 연속적인 단계들을 포함하고, 상기 제1 사이클의 에칭은 형성된 열산화물을 완전히 제거하고, 상기 초기 기판의 상기 에지의 모든 불안정한 부분들을 리프트오프(lift off)시키도록 수행되며, 상기 제2 사이클의 에칭은 상기 제1 에칭 사이클에서 형성되고 퇴적된 오염 입자들(5)을 상기 얇아진 기판의 상기 표면으로부터 제거하도록 수행되어, 얇아진 표면층(4')이 활성층을 형성하는 "최종" SOI 기판(1')을 얻도록 한다.
Description
본 발명은 당업자에게 "SOI"라는 약어로도 알려진 실리콘-온-인슐레이터 기판들의 제조와 관련된 것이다.
SOI 기판은 실리콘 캐리어 기판 및 실리콘 표면층 사이에 매립된 실리콘 산화물(SiO2) 층을 포함하며, 전자기기, 광학기기, 광학 전자기기 또는 마이크로 전자기기들 분야의 어플리케이션들을 위한 구성 요소들이 후속 공정에서 상기 실리콘 표면층 상에 또는 상기 실리콘 표면층 내에 제조될 수 있으므로, 상기 실리콘 표면층은 "활성층(active layer)"으로 불릴 수 있다.
구체적으로 본 발명은 표면에 오염 입자들이 없거나 거의 없는, 박형 또는 초박형의 실리콘 표면층을 구비하는 SOI 기판을 구현하도록 SOI 타입의 초기 기판을 얇게 하는 방법에 관한 것이다.
웨이퍼(또는 기판) 상에 형성되는 트랜지스터들의 개수 증가가 요구됨에 따라, 마이크로 전자기기들에서 트랜지스터들의 집적은 점차 감소되는 치수(dimensions)에 의해 구현되어 왔다. "22 나노미터의 기술적 장벽"을 해소하는 것, 즉, 22 나노미터 이하의 폭을 갖는 트랜지스터들을 제조하는 것은 당업자에게는 "완전 공핍(fully depleted)" 기판들로 알려진 SOI 기판들을 사용할 것을 요구하는 결과를 초래할 수 있다.
상기 기판들에서, 상기 실리콘 표면층은 유동 전하들(mobile charges)의 농도가 평형 농도보다 매우 적은 소위 "공핍(depletion)" 층을 형성한다.
"완전 공핍" 트랜지스터의 제조는 상기 활성 실리콘 표면층의 두께 감소를 요구하고, 상기 두께는 이러한 이유로 50nm 혹은 그 이하이어야 하며, 바람직하게는 10 내지 30nm의 범위이어야 한다.
상기 매립된 산화층의 두께 또한 감소될 수 있음은 주목할 만하다. "저전력" 또는 "메모리" 타입의 어플리케이션들에 요구되는 구성 요소들의 제조를 위하여 이러한 타입의 SOI 기판을 사용하는 데 필요하다면 상기 두께는 15nm 미만까지 감소될 수 있다.
상기 요구되는 활성 실리콘 표면층이 얇을수록, 상기 초기 SOI 기판으로부터 제거될 필요가 있는 재료의 실질적인 양은 더 많아진다.
특히 에칭에 의하여 상기 기판의 상기 활성 실리콘 표면층을 얇게 하는 것이 요구되는 경우, 상기 웨이퍼들의 에지(edge)들이 취약하고, 상기 에지들이 깨어져서 상기 활성층 상에 재퇴적(re-deposited)되는 입자들을 형성할 수 있으며, 따라서 이러한 층을 오염시킬 수 있다.
또한, SOI 기판들을 제조하는 방법들의 현재 기술에서는, 급속 열처리(rapid thermal annealing: RTA) 공정으로 불리는 처리를 수행하는 것이 알려져 있다. 이러한 처리의 효과는 상기 실리콘 표면층의 거칠기를 감소시키고 평활도(smoothing)를 향상시키는 것으로 알려져 있다.
또한, 출원인의 FR-2 852 143 문헌에 의하면, RTA 처리는 상기 SOI 기판의 상기 매립된 산화층의 상기 주변 에지(peripheral edge)를 중첩(overlapping) 및 인캡슐레이션(encapsulating)시키는 효과를 가짐을 알 수 있고, 이러한 인캡슐레이션이 상기 기판의 후속 처리 단계에서 상기 매립 산화층의 상기 에지의 화학적 공격 및 박리(delamination)를 방지할 수 있다.
따라서, 상기 RTA 처리는 SOI 기판의 마감 단계에서 통상적으로 수행된다.
그러나, 출원인은 상기 활성 실리콘층이 현저히 얇아지는 경우, 소위 "인캡슐레이션(encapsulation)" 층, 즉, 상기 매립 산화막의 상기 주변 에지에 접하는 층이 손상되고, 더 이상 보호 역할을 담당하지 못함을 발견하였다.
종래 기술을 나타내는 첨부된 도 1은 활성 실리콘층(CA)의 두께가 적어도 100nm인 SOI 기판의 상기 에지를 인캡슐레이션층(CE)이 부분적으로 감싸는 것을 도시한다. 이러한 인캡슐레이션층은 RTA 처리 과정에서 생성되는 실리콘 브릿지들(PT)의 개시에 의하여 병합(consolidated)된다.
도 1a에 개시된 사시도는 상기 브릿지들(PT) 및 상기 브릿지들(PT) 사이의 특정 지점들에서 관찰될 수 있는 산화막(OX)을 나타낸다.
반면, 본 출원인의 테스트 결과를 나타낸 첨부된 도 2에 개시된 바와 같이, 열산화 공정 및 후속하는 에칭 단계를 사용하여 SOI 기판의 상기 활성 실리콘층(CA)를 더욱 얇게 형성하려고 시도할 때, 상기 브릿지들(PT)이 부서지거나 사라지는 것이 발견되었다.
이 경우, 상기 처리 이후에 상기 인캡슐레이션층이 심하게 손상되거나 사라졌으므로, 에칭에 사용된 화학 제품이 상기 매립 산화층 및 상기 표면 실리콘 사이의 계면으로 침투한다. 상기 기판의 상기 에지는 들어올려지고(lift up) 실리콘의 입자들, 산화물 잔류물들을 동반한 실리콘은 깨질 수 있고, 상기 SOI 기판의 상기 활성 표면층 상에 재퇴적될 수 있다. 따라서, 상기 기판의 상당한 오염이 관찰되며, 이에 따라 구성 요소 제조를 위한 사용에 적합하지 않을 수 있다. 부가적으로, 상기 오염 입자들은 상기 SOI 기판의 상기 표면에 스크래치(scratch)를 형성할 수 있다.
따라서, 당업자들은 상기 기판에 RTA 처리를 하든 하지 않든, SOI 기판을 얇게 하기 위하여 에칭을 사용하지 않으려는 경향이 있었다.
본 발명의 목적은 전술한 종래 기술의 단점을 해결하려는 것이다.
본 발명의 일 목적은 SOI 기판이 인캡슐레이션 처리 및/또는 RTA 타입의 급속 열처리 공정을 거쳤는지 여부와 무관하게, SOI 타입의 초기 기판의 상기 활성 표면층을 씨닝(thinning)을 가능하게 하면서, 이러한 씨닝에 의하여 생성된 입자들을 제거하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 활성 실리콘 표면층의 두께가 50nm 미만이고, 구성 요소들의 제조를 위한 후속 공정에 적합한 품질을 갖는 SOI 기판을 획득할 수 있는 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명은 실리콘 캐리어 기판 및 실리콘 표면층 사이에 매립된 실리콘 산화물(SiO2) 층을 포함하며, "초기 기판"으로 지칭되는 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판을 얇게 하는 방법에 관한 것이다.
본 발명에 따르면, 상기 방법은,
초기 기판에 열산화 처리를 수행하여 상기 실리콘 표면층의 일부를 산화시키는 단계;
에칭 이후 세정의 제1 사이클을 수행하는 단계; 및
에칭 이후 세정의 제2 사이클을 수행하는 단계로 구성되는 연속적인 단계들을 포함하고,
상기 제1 사이클의 에칭은 형성된 열산화물을 완전히 제거하고, 상기 실리콘 표면층을 얇게 하며, 상기 초기 기판의 상기 에지의 모든 불안정한 부분들을 리프트오프(lift off)시키도록 수행되며, 상기 제2 사이클의 에칭은 상기 제1 에칭 사이클에서 형성되고 퇴적된 오염 입자들을 상기 얇아진 기판의 상기 표면으로부터 제거하도록 수행되어, 얇아진 표면층이 활성층을 형성하는 "최종" 실리콘-온-인슐레이터(SOI) 기판을 얻도록 한다.
본 발명을 단독으로 또는 조합하여 얻을 수 있는 다른 이점, 그러나 이에 한정되지 않는 특성들에 따르면:
- 상기 열산화 처리 이전에, 상기 초기 SOI 기판은 상기 표면층으로부터 유도되는 "인캡슐레이션"층으로 상기 매립된 실리콘 산화물(SiO2)층의 상기 주변 에지에 중첩(overlapping) 및 인캡슐레이션 처리를 거치는 것을 특징으로 하고, 상기 초기 기판의 상기 산화 처리는 상기 측부의 인캡슐레이션층이 상기 매립된 실리콘 산화물(SiO2)층만큼 넓게 전체 깊이 이상으로 산화되도록 수행된다;
- 상기 중첩 및 인캡슐레이션 처리는 급속 열처리(rapid thermal annealing) 공정에 의하여 수행된다;
- 상기 열산화 처리는 800℃ 내지 1150℃의 온도에서 수행된다;
- 두께 50nm 이하의 "극히 얇은" 활성 실리콘층을 갖는 최종 실리콘-온-인슐레이터 기판을 획득하도록 상기 각각의 산화 및 에칭 단계들이 수행된다;
- 두께 30nm 이하의 "극히 얇은" 활성 실리콘층을 갖는 최종 실리콘-온-인슐레이터 기판을 획득하도록 상기 각각의 산화 및 에칭 단계들이 수행된다;
- 상기 초기 실리콘-온-인슐레이터(SOI) 기판은 두께 400nm 이하의 실리콘 표면층을 포함한다;
- 상기 제1 및/또는 제2 사이클의 에칭은 10vol% 내지 50vol%의 농도로 물에 희석된 순수한 플루오르화수소산(HF) 용액을 사용하여 20℃ 내지 30℃의 온도에서 30초 내지 500초의 시간동안 수행된다;
- 상기 제1 사이클의 에칭은 10vol%의 농도로 물에 희석된 순수한 플루오르화수소산(HF) 용액을 사용하여 20℃ 내지 30℃의 온도에서 100초 내지 500초의 시간동안 수행되어 실리콘 산화물 100nm을 제거한다;
- 상기 제1 및/또는 제2 사이클의 세정은 물에 담그고, 이후 수산ㅎ암모니아수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합물을 포함하는 용액의 제1 욕조에 담그고, 이후 염산(hydrochloric acid, HCl), 과산화수소(H2O2) 및 탈이온수의 혼합물을 포함하는 용액의 제2 욕조에 담그는 것에 의하여 수행된다.
본 발명의 SOI 기판의 씨닝 방법에 따르면, SOI 기판이 인캡슐레이션 처리 및/또는 RTA 타입의 급속 열처리 공정을 거쳤는지 여부와 무관하게, SOI 타입의 초기 기판의 상기 활성 표면층을 씨닝(thinning)을 가능하게 하면서, 이러한 씨닝에 의하여 생성된 입자들을 제거할 수 있다.
또한, 본 발명의 SOI 기판의 씨닝 방법에 따르면, 활성 실리콘 표면층의 두께가 50nm 이하이고, 구성 요소들의 제조를 위한 후속 공정에 적합한 품질을 갖는 SOI 기판을 획득할 수 있다.
본 발명의 다른 특성들 및 이점들은 SOI 기판의 에지를 SEM(scanning electron microscopy)으로 관찰한 사진을 나타내는 전술한 도 1 및 도 2, 도 1의 SOI 기판의 개략도를 나타낸 도 1a와 함께, 이하에 첨부된 도면들을 참조로 한 상세한 설명으로부터 명백해질 것이다.
- 도 3 및 도 4는 본 발명의 방법에 따른 중간 단계 및 최종 단계에서 각각 관찰된 얇아진 SOI 기판의 실리콘 표면층의 표면을 SEM으로 관찰한 사진이다.
- 도 5a 내지 도 5f는 본 발명에 따른 방법의 각각의 단계들을 도시한 개략도들이다.
- 도 3 및 도 4는 본 발명의 방법에 따른 중간 단계 및 최종 단계에서 각각 관찰된 얇아진 SOI 기판의 실리콘 표면층의 표면을 SEM으로 관찰한 사진이다.
- 도 5a 내지 도 5f는 본 발명에 따른 방법의 각각의 단계들을 도시한 개략도들이다.
이하에서 본 발명에 따른 방법이 설명된다.
도 5a는 실리콘 산화물(SiO2) 층(3) 및 실리콘으로 된 표면층(4)으로 코팅되며, 실리콘으로 된 캐리어 기판(2)을 포함하는 SOI 기판(1)을 도시한다. 따라서, 산화층(3)은 두 층들(2, 4) 사이에 매립되어 있다. 바람직하게는, 상기 실리콘 표면층의 두께는 400nm 또는 그 이하이다.
이러한 SOI 기판은 예를 들면, 다음과 같은 주요 단계들을 사용한 층 전달 공정을 사용하여 획득될 수 있다:
- 도너(donor) 기판의 두께 내에 취화된 영역(weakened region)을 형성하는 단계;
- 이러한 도너 기판 상에(바람직하게는 상기 취화된 영역을 형성하기 전에) 또는 리시버(receiver) 기판 상에 산화층을 형성하는 단계;
- 상기 도너 기판 및 리시버 기판을 결합하는 단계;
- 상기 취화된 영역을 따라 분리하는 단계.
상기 전달 공정의 예시는 스마트컷(Smartcut®) 공정이고, 이에 대한 상세한 설명은 "Silicon On Insulator Technology: Materials to VLSI-2nd Edition(JeanPierre Colinge, Kluwer Academic Publisher 발행, 페이지 50 및 51)"에서 참조할 수 있다.
상기 분리 단계에서 층 전달은 상기 기판의 주위에 형성된 실질적으로 환형인 주변 숄더(annular peripheral shoulder)의 생성을 동반하는 것이 가능하다는 것을 알 수 있을 것이다. 상기 숄더는 "링(ring)"으로 지칭되고, 참조부호 10으로 표시된다.
본 발명의 제1 실시예에 따르면, SOI 기판(1)에 1000℃ 내지 1230℃의 온도에서 일반적으로 10분 이내의 짧은 시간 동안, 수소 및/또는 아르곤 분위기에서 급속 열처리(rapid thermal annealing: RTA) 공정을 수행할 수 있다. 상기 공정은 적합한 오븐 내에서 수행된다.
바람직하게는, 상기 공정은 1200℃ 온도 범위에서 3분 미만의 시간 동안 수행될 수 있다.
도 5b에 도시된 바와 같이, 상기 RTA 처리의 효과는 참조부호 40의 "인캡슐레이션"층으로 지칭되는 측부의 층에 의해 매립된 산화층(3)의 주변 에지(30)를 중첩 및 인캡슐레이션하는 것이다.
또한, 상기 인캡슐레이션 처리는 RTA 공정 대신 장시간 어닐링 공정으로도 수행될 수 있음을 알 수 있을 것이다. 예를 들면, 1000℃ 내지 1250℃의 온도에서 5분 내지 수 시간 동안 수행될 수 있다.
이러한 인캡슐레이션 기판(1)은 본 발명의 씨닝 방법이 적용될 초기 SOI 기판을 형성한다.
도 5c에 도시된 바와 같이, 상기 씨닝 방법은 수평 오븐(horizontal oven, TEL에 의해 시판중인 장비) 내에서 800℃ 내지 1150℃의 온도 범위에서 수행되는 제1 열산화 단계를 포함할 수 있다.
상기 열산화 단계는 인캡슐레이션층(40) 측부의 완전 산화, 즉, 매립 산화층(3)의 주변 에지(30)에 이를 만큼 깊게, 전체 깊이 이상으로 연장되는 산화가 가능한 조건 하에서 수행된다.
상기 산화된 인캡슐레이션층은 참조부호 40'으로 표시된다.
이러한 산화 단계는 부가적으로 실리콘 표면층(4)의 상부를 산화시키는 효과를 갖는다. 상기 산화된 부위는 참조부호 41로 표시된다.
또한, 매립 산화층(3)에 이를 때까지 인캡슐레이션층(40')을 연속적으로 산화시킴에 따라 후속 단계에서 층(3)의 주변 에지(30)를 완전히 제거하고 노출시키는 것이 가능하다.
다음으로, 도 5d에 도시된 바와 같이, 제1 화학적 에칭 단계가 수행되어 첫째로 열산화물(41)을 제거하고 실리콘 표면층(4)을 얇게 할 수 있다. 둘째로, 상기 기판의 에지, 즉, 산화된 인캡슐레이션층(40')의 모든 불안정한 부위들을 완전히 제거(lift away)할 수 있다. 얇아진 표면층(4)은 참조부호 4'로 표시된다. 얇아진 SOI 기판은 참조부호 1'로 표시된다.
실리콘 표면층(4)의 산화는 소정 두께(층(41))에 걸쳐 수행되어, 이 층(41)의 제거 이후에 얇아진 층(4')이 요구되는 두께를 가질 수 있음을 알 수 있다. 당업자는 층(4)의 초기 두께 및 얇아진 층(4')의 요구되는 두께를 고려하여 산화 공정의 변수들을 채용할 수 있을 것이다.
본 발명의 특정한 적용예에서, 얇아진 활성 실리콘층(4')의 두께가 50nm 이하인(극히 얇은 층 4'), 혹은 30nm 이하인 SOI 기판이 얻어진다.
상기 에칭 단계는 바람직하게는 플루오르화수소산(hydrofluoric acid, HF) 욕조를 사용하여 수행된다. 그러나, 예를 들면 황산과 같은 다른 강산을 사용하여 수행될 수도 있다.
바람직하게는, 플루오르화수소산(HF) 용액이 10 vol% 내지 50 vol%의 농도로 물에 희석되어 사용될 수 있고, 바람직하게는 10 vol%의 농도로 사용될 수 있다. 상기 용액은 20℃ 내지 30℃의 온도에서 적용될 수 있고, 바람직하게는 25℃ 온도 범위에서 적용될 수 있다. 상기 처리는 30초 내지 500초의 시간 동안 수행되고, 바람직하게는 100초 내지 500초, 더욱 바람직하게는 100초간 수행될 수 있다.
일반적으로 플루오르화수소산(HF) 용액이 물에 10 vol%의 농도로 희석되어, 20℃ 내지 30℃의 온도에서 100초 내지 500초 동안 적용되어 산화물 100nm를 제거한다.
상기 HF 욕조 내에서 소요된 시간은 상기 열산화 처리에 의해 생성된 상기 산화물의 두께에 명백히 비례한다. 그러나, 본 발명에 따르면 상기 산화물의 완전한 제거를 위하여 상기 소요시간은 약간 증가할 수 있다.
제1 에칭욕 이후에 RCA로 알려진 처리를 사용한 제1 세정 단계가 수행된다. 이러한 제1 처리는 상기 SOI 기판을 물, 바람직하게는 탈이온수의 제1 욕조,
수산화암모늄(ammonium hydroxide, NH4OH), 과산화수소(hydrogen peroxide, H2O2) 및 탈이온수의 혼합물을 포함하며 "SC1(Standard Clean 1)"으로 알려진 용액의 제2 욕조,
염산(hydrochloric acid, HCl), 과산화수소(hydrogen peroxide, H2O2) 및 탈이온수의 혼합물을 포함하며 "SC2(Standard Clean 2)"으로 알려진 용액의 제3 욕조에 순차적으로 담그는 단계를 포함한다.
바람직하게는, 상기 SC1 욕은 70℃의 온도에서 3분간, 상기 SC2 욕은 30℃의 온도에서 3분간 적용된다.
이러한 세정 단계 이후에, 실리콘 및 실리콘 산화물 입자들로 구성된 다수의 입자들이 얇아진 층(4')의 상기 표면 상에 퇴적되어 있음을 관찰할 수 있다. 이러한 입자들은 도 5e에서 참조부호 5로 표시된다.
본 발명에 따른 방법에서 상기 단계에서 얻어진 SOI 기판의 상부층(4') 표면의 예시가 도 3에 도시된다. 인캡슐레이션층(40) 측부의 부서진 브릿지들이 입자들 또는 파편(debris)의 형태로 퇴적되므로 기판(1')은 이 단계로부터 상대적으로 더럽혀진 상태(soiled state), 혹은 매우 더럽혀진 상태로 나타난다.
다음으로, 제2 에칭 단계가 바람직하게는 플루오르화수소산(HF) 용액을 이용하여 전술한 조건들 하에서 수행된다.
상기 제2 에칭 단계의 효과는 얇아진 SOI 기판(1')의 상기 표면 상에 축적된 파편(5)을 제거(lift away)하는 것이다.
상기 제1 세정 단계 및 제2 세정 단계들은 연속적인 단계들로, 즉 서로 뒤따라 수행될 수 있다.
최종적으로, RCA 세정은 전술한 바와 같이 수행되어 도 5f에 도시된 바와 같이, 실리콘 표면층(4')이 얇아지고 후속 공정에서 구성요소들이 제조될 수 있는 최종 기판(1')을 수득할 수 있다.
상기 세정 단계 이후에 얻어지는 결과의 예시가 도 4에 도시되는데, 오염 입자들 다량이 사라진 것을 확인할 수 있다.
본 발명의 제2 실시예에 따르면, 초기 기판(1)은 인캡슐레이션 단계를 거치지 않는다. 따라서, 상기 산화 처리는 오직 산화층(41)을 형성하도록 수행된다. 후속 단계들은 제1 실시예를 참조로 설명한 단계들과 동일하다.
본 발명에 따른 방법에서, RTA 처리가 사용되는 경우 상기 처리의 유리한 평활화 효과(smoothing effect)가 유지될 수 있다. 부가적으로, 제1 에칭 단계를 연장시키는 방법에 의하여 상기 인캡슐레이션층의 모든 브릿지들 및 취화된 영역들을 파괴시키는 것이 가능한데, 상기 실리콘 산화막이 매우 얇기 때문에 이는 매우 용이할 수 있다. 따라서, 후속되는 상기 제2 에칭 단계에서 분쇄할 어떠한 브릿지들도 남아있지 않으므로, 더 이상의 오염 입자들 또는 파편이 생성되지 않고, 이러한 입자들이 상기 얇아진 기판의 상기 표면에서 리프트오프될 수 있게 한다.
이러한 후자의 이점은 상기 초기 SOI 기판이 어떠한 인캡슐레이션 처리를 거치치 않더라도 유효하게 존재할 수 있다.
Claims (10)
- 실리콘 캐리어 기판(2) 및 실리콘 표면층(4) 사이에 매립된 실리콘 산화물(SiO2)층(3)을 포함하고, "초기 기판"으로 지칭되는 실리콘-온-인슐레이터(SOI) 기판(1)의 씨닝(thinning) 방법에 있어서,
상기 초기 기판에 열산화 처리를 수행하여 상기 실리콘 표면층(4)의 일부(41)를 산화시키는 단계;
에칭 이후 세정의 제1 사이클을 수행하는 단계; 및
에칭 이후 세정의 제2 사이클을 수행하는 단계를 포함하고,
상기 제1 사이클의 에칭은 형성된 열산화물(41)을 완전히 제거하고, 상기 실리콘 표면층(4)을 얇게 하며, 상기 초기 기판(1)의 에지의 모든 불안정한 부분들을 리프트오프(lift off)시키도록 수행되며, 상기 제2 사이클의 에칭은 상기 제1 사이클의 에칭에서 형성되고 증착된 오염 입자들(5)을 얇아진 상기 기판의 표면으로부터 제거하도록 수행되어, 얇아진 표면층(4')이 활성층(active layer)을 형성하는 "최종" 실리콘-온-인슐레이터(SOI) 기판(1')을 얻도록 하고,
상기 열산화 처리 이전에, 상기 초기 SOI 기판(1)은 상기 표면층(4)으로부터 유도되는 "인캡슐레이션(encapsulation)"층(40)으로 상기 매립된 실리콘 산화물(SiO2)층(3)의 주변 에지(30)에 중첩(overlapping) 및 인캡슐레이션 처리를 거치는 것을 특징으로 하고, 상기 초기 기판(1)의 상기 열산화 처리는 상기 인캡슐레이션층(40) 측부가 상기 표면층(4) 상면으로부터 상기 매립된 실리콘 산화물(SiO2)층(3)의 바닥면까지 상기 인캡슐레이션층(40)의 전체 깊이에 걸쳐 산화되도록 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 삭제
- 제1 항에 있어서,
상기 중첩 및 인캡슐레이션 처리는 급속 열처리(rapid thermal annealing) 공정에 의하여 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제1 항에 있어서,
상기 열산화 처리는 800℃ 내지 1150℃의 온도에서 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제1 항에 있어서,
두께 50nm 이하의 "극히 얇은" 활성 실리콘층(4')을 갖는 최종 실리콘-온-인슐레이터 기판(1')을 획득하도록 상기 각각의 산화 및 에칭 단계들이 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제5 항에 있어서,
두께 30nm 이하의 "극히 얇은" 활성 실리콘층(4')을 갖는 최종 실리콘-온-인슐레이터 기판(1')을 획득하도록 상기 각각의 산화 및 에칭 단계들이 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제1 항에 있어서,
상기 초기 실리콘-온-인슐레이터(SOI) 기판(1)은 두께 400nm 이하의 실리콘 표면층(4)을 포함하는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제1 항에 있어서,
상기 제1 및/또는 제2 사이클의 에칭은 10 vol% 내지 50 vol%의 농도로 물에 희석된 순수한 플루오르화수소산(HF) 용액을 사용하여 20℃ 내지 30℃의 온도에서 30초 내지 500초의 시간 동안 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제8 항에 있어서,
실리콘 산화물(41) 100nm을 제거하기 위하여 상기 제1 사이클의 에칭은 10 vol%의 농도로 물에 희석된 순수한 플루오르화수소산(HF) 용액을 사용하여 20℃ 내지 30℃의 온도에서 100초 내지 500초의 시간 동안 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법. - 제1 항에 있어서,
상기 제1 및/또는 제2 사이클의 세정은 물에 담그고, 이후에 암모니아수(ammonium hydroxide, NH4OH), 과산화수소(hydrogen peroxide, H2O2) 및 탈이온화수(deionized water)의 혼합물을 포함하는 용액의 제1 욕조에 담그며, 이후에 염산(hydrochloric acid, HCl), 과산화수소(H2O2) 및 탈이온화수의 혼합물을 포함하는 용액의 제2 욕조에 담그는 것에 의하여 수행되는 것을 특징으로 하는 SOI 기판의 씨닝 방법.
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