JP5619872B2 - シリコンオンインシュレータ基板を薄化する方法 - Google Patents
シリコンオンインシュレータ基板を薄化する方法 Download PDFInfo
- Publication number
- JP5619872B2 JP5619872B2 JP2012506470A JP2012506470A JP5619872B2 JP 5619872 B2 JP5619872 B2 JP 5619872B2 JP 2012506470 A JP2012506470 A JP 2012506470A JP 2012506470 A JP2012506470 A JP 2012506470A JP 5619872 B2 JP5619872 B2 JP 5619872B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- layer
- cycle
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 99
- 238000000034 method Methods 0.000 title claims description 62
- 239000012212 insulator Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 73
- 229910052710 silicon Inorganic materials 0.000 claims description 51
- 239000010703 silicon Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 239000002344 surface layer Substances 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 35
- 230000003647 oxidation Effects 0.000 claims description 30
- 238000007254 oxidation reaction Methods 0.000 claims description 30
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 18
- 238000004151 rapid thermal annealing Methods 0.000 claims description 17
- 238000005538 encapsulation Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000002245 particle Substances 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 11
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 10
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000008367 deionised water Substances 0.000 claims description 8
- 229910021641 deionized water Inorganic materials 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 6
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 4
- 239000000908 ammonium hydroxide Substances 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims 2
- 239000000356 contaminant Substances 0.000 claims 1
- 238000003795 desorption Methods 0.000 claims 1
- 238000007598 dipping method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Thin Film Transistor (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Description
本発明は、当業者には「ＳＯＩ」という略語で知られる、シリコンオンインシュレータ基板を作製する分野に関する。
ＳＯＩ基板は、シリコンキャリア基板とシリコン表面層との間に埋め込まれたシリコン酸化物ＳｉＯ2層を備え、このシリコン表面層は、電子工学、光学、光電子工学、またはマイクロ電子工学の分野で使用するための素子が、この層の上、またはこの層中に作製されるため、「活性層」と呼ばれる。
より具体的には、本発明は、ＳＯＩタイプの初期基板（ｉｎｉｔｉａｌ ｓｕｂｓｔｒａｔｅ）を薄化して、薄い、さらには極薄で、表面がパーティクルによって汚染されていない、またはほとんど汚染されていないシリコン表面層を備えるＳＯＩ基板を得ることを可能にする方法に関する。
マイクロ電子工学においては、ウエハ（つまり基板）にパッケージされるトランジスタの数を増加させることが求められているため、トランジスタの集積の微細化がますます進められている。「２２ナノメートルの技術的な壁」を越える、つまり、２２ナノメートル以下の大きさのトランジスタを作製するには、当業者に「完全に空乏化された」基板として知られるＳＯＩ基板の使用が不可欠な場合がある。
前記基板において、シリコン表面層は、可動電荷の濃度が平衡濃度よりもはるかに低い、いわゆる「空乏（ｄｅｐｌｅｔｉｏｎ）」層を形成する。
「完全に空乏化された」トランジスタを作製するには、活性シリコン表面層の厚さを縮小することが必要であり、その意味では、活性シリコン表面層の厚さは、５０ナノメートル以下でなければならず、好ましくは１０から３０ナノメートルの範囲とされる。
また、「低電力」タイプまたは「メモリ」タイプで使用される素子を作製するために、このタイプのＳＯＩ基板を使用することが求められる場合には、埋込み酸化物層の厚さも、例えば１５ナノメートル未満に縮小され得るということにも留意されたい。
所望される活性シリコン表面層が薄くなればなるほど、初期ＳＯＩ基板からより多くの実質的な量の物質を除去する必要がある。
特にエッチングによって基板の活性シリコン表面層の薄化が求められる場合には、ウエハの縁部が破損されやすいこと、また、このウエハの縁部が破損してパーティクルとなり、この表面層に再堆積するおそれがあり、その結果、この表面層が汚染されることがわかる。
また、ＳＯＩ基板を作製する従来技術の方法として、急速熱アニール（ＲＴＡ）と呼ばれる処理を行うことが知られている。この処理には、シリコン表面層の粗さを低減し、これを平滑化する効果があるということが知られている。
また、本出願人による特許文献１によれば、ＲＴＡ処理は、ＳＯＩ基板の埋込み酸化物層の周辺縁部をオーバーラップして封入するという効果を有することがあり、また、この封入により、その後の基板処理ステップ中に、埋込み酸化物層の縁部が化学腐食されたり、層間剥離するのを防ぐことができるということが知られている。
したがって、ＳＯＩ基板の仕上げステップ中、このＲＴＡ処理が決まって実行される。
しかしながら、本出願人は、活性シリコン層が大幅に薄化されると、いわゆる「封入」層、つまり埋め込まれた酸化物の周辺縁部に対向する層が損傷され、その保護的な役割を果たせなくなるということを発見した。
添付の図１は、従来技術を示し、厚さが少なくとも１００ナノメートルの活性シリコン層ＣＡを備える基板ＳＯＩの縁部を部分的に封入する封入層ＣＥを示している。この封入層は、ＲＴＡ処理中に引き起こされたシリコンブリッジＰＴの発生によって連結される。
また、図１Ａの斜視図は、ブリッジＰＴと、各ブリッジＰＴ間の特定部分に見ることができる酸化物層ＯＸとを示している。
一方、本出願人によって得られたテスト結果を示す添付の図２に見られるように、基板ＳＯＩの活性シリコン層ＣＡを、エッチングステップ前に、熱酸化処理を利用してさらに薄化しようとすると、ブリッジＰＴが分断されるか、消滅してしまうということが分かる。
この場合、前記処理後には、封入層がかなり損傷されるか、消滅してしまっているので、エッチングに使用される化学物質が、埋込み酸化物層とシリコン表面の間の境界面に侵入してしまう。基板の縁部が持ち上がって、シリコンのパーティクルや酸化物の残渣を伴うシリコンが粉砕され、ＳＯＩ基板の活性表面層に再堆積するおそれがある。これにより、基板の実質的な汚染が観察され、この汚染により、この基板は、継続して素子の作製に使用するには不適当なものとなる。さらに、汚染パーティクルが、ＳＯＩ基板の表面を傷つけるおそれがある。
したがって、当分野の当業者は、ＳＯＩ基板がＲＴＡ処理にかけられたか否かに関わらず、前記基板を薄化するためにエッチングを使用することを嫌う。
本発明の目的は、前述した従来技術の欠点を解消することにある。
本発明の具体的な目的の１つは、ＳＯＩタイプの初期基板が事前に封入処理および／またはＲＴＡタイプの急速熱アニールにかけられたか否かに関わらず、このＳＯＩ基板の活性表面層を薄化しつつ、この薄化によって生じたパーティクルの除去を可能にする方法を提供することである。
本発明の具体的な目的の１つは、厚さが５０ナノメートル未満である活性シリコン表面層を備え、その後の素子の作製に適した品質であるＳＯＩ基板を得ることを可能にする方法を提供することである。
この目的のために、本発明は、「初期基板」と呼ばれ、シリコンキャリア基板とシリコン表面層の間に埋め込まれたシリコン酸化物層ＳｉＯ2を備える、シリコンオンインシュレータ基板ＳＯＩを薄化する方法に関する。
本発明によれば、この方法は、
−前記初期基板の熱酸化処理を行って、前記シリコン表面層の一部の酸化を引き起こすステップと、
−エッチングの後に洗浄が行われる第１のサイクルを実行するステップと、
−エッチングの後に洗浄が行われる第２のサイクルを実行するステップと、を実行することからなる連続するステップを含み、
第１のサイクルのエッチングが実行されることによって、形成された熱酸化物層が完全に除去され、前記シリコン表面層が薄化され、また、前記初期基板の縁部から不安定な部分が全て取り除かれ、前記第２のサイクルのエッチングが実行されることによって、前記薄化された基板の表面から、前記第１のエッチングサイクル中に形成されて、前記薄化された基板の表面上に堆積した汚染パーティクルが除去され、これにより、薄化された表面層によって活性層が形成される、いわゆる「最終的な」シリコンオンインシュレータ基板ＳＯＩが得られる。
−前記初期基板の熱酸化処理を行って、前記シリコン表面層の一部の酸化を引き起こすステップと、
−エッチングの後に洗浄が行われる第１のサイクルを実行するステップと、
−エッチングの後に洗浄が行われる第２のサイクルを実行するステップと、を実行することからなる連続するステップを含み、
第１のサイクルのエッチングが実行されることによって、形成された熱酸化物層が完全に除去され、前記シリコン表面層が薄化され、また、前記初期基板の縁部から不安定な部分が全て取り除かれ、前記第２のサイクルのエッチングが実行されることによって、前記薄化された基板の表面から、前記第１のエッチングサイクル中に形成されて、前記薄化された基板の表面上に堆積した汚染パーティクルが除去され、これにより、薄化された表面層によって活性層が形成される、いわゆる「最終的な」シリコンオンインシュレータ基板ＳＯＩが得られる。
本発明の、他の、有益だが非限定的な特徴によれば、
−前記熱酸化処理前の初期ＳＯＩ基板は、前記表面層から生じたいわゆる「封入」層によって、前記埋め込まれたシリコン酸化物層ＳｉＯ2の周辺縁部をオーバーラップして封入する処理にかけられ、前記初期基板の酸化処理が実行されることで、前記外側の封入層の酸化が、前記埋め込まれたシリコン酸化物ＳｉＯ2層と同じ深さ全体にわたって生じることと、
−前記オーバーラップして封入する処理は、急速熱アニールＲＴＡを用いて行われることと、
−熱酸化処理は、８００℃から１１５０℃の間の温度で実行されることと、
−別の酸化ステップおよびエッチングステップが実行されて、厚さが５０ｎｍ以下のいわゆる「極薄」活性シリコン層を備える最終的なシリコンオンインシュレータ基板が得られることと、
−別の酸化ステップおよびエッチングステップが実行されて、厚さが３０ｎｍ以下のいわゆる「極薄」活性シリコン層を備える最終的なシリコンオンインシュレータ基板が得られることと、
−前記初期シリコンオンインシュレータ基板ＳＯＩは、厚さが４００ｎｍ以下のシリコン表面層を備えることと、
−第１のサイクルおよび／または第２のサイクルのエッチングは、水中の体積濃度が１０％から５０％の間に希釈された純粋フッ化水素酸ＨＦ溶液を用い、２０℃から３０℃の間の温度で、３０秒から５００秒間の間実行されることと、
−第１のサイクルのエッチングは、水中の体積濃度が１０％に希釈された純粋フッ化水素酸溶液ＨＦを用いて実行され、この溶液が２０℃から３０℃の間の温度で、１００秒から５００秒間の間利用されることによって、１００ｎｍのシリコン酸化物が除去されることと、
−第１のサイクルおよび／または第２のサイクルの洗浄は、水に浸した後に、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する溶液の第１の槽に浸し、その後、塩酸（ＨＣｌ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する溶液の第２の槽に浸すことによって行われることと、
の１つまたはこれらの組み合わせが行われる。
−前記熱酸化処理前の初期ＳＯＩ基板は、前記表面層から生じたいわゆる「封入」層によって、前記埋め込まれたシリコン酸化物層ＳｉＯ2の周辺縁部をオーバーラップして封入する処理にかけられ、前記初期基板の酸化処理が実行されることで、前記外側の封入層の酸化が、前記埋め込まれたシリコン酸化物ＳｉＯ2層と同じ深さ全体にわたって生じることと、
−前記オーバーラップして封入する処理は、急速熱アニールＲＴＡを用いて行われることと、
−熱酸化処理は、８００℃から１１５０℃の間の温度で実行されることと、
−別の酸化ステップおよびエッチングステップが実行されて、厚さが５０ｎｍ以下のいわゆる「極薄」活性シリコン層を備える最終的なシリコンオンインシュレータ基板が得られることと、
−別の酸化ステップおよびエッチングステップが実行されて、厚さが３０ｎｍ以下のいわゆる「極薄」活性シリコン層を備える最終的なシリコンオンインシュレータ基板が得られることと、
−前記初期シリコンオンインシュレータ基板ＳＯＩは、厚さが４００ｎｍ以下のシリコン表面層を備えることと、
−第１のサイクルおよび／または第２のサイクルのエッチングは、水中の体積濃度が１０％から５０％の間に希釈された純粋フッ化水素酸ＨＦ溶液を用い、２０℃から３０℃の間の温度で、３０秒から５００秒間の間実行されることと、
−第１のサイクルのエッチングは、水中の体積濃度が１０％に希釈された純粋フッ化水素酸溶液ＨＦを用いて実行され、この溶液が２０℃から３０℃の間の温度で、１００秒から５００秒間の間利用されることによって、１００ｎｍのシリコン酸化物が除去されることと、
−第１のサイクルおよび／または第２のサイクルの洗浄は、水に浸した後に、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する溶液の第１の槽に浸し、その後、塩酸（ＨＣｌ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する溶液の第２の槽に浸すことによって行われることと、
の１つまたはこれらの組み合わせが行われる。
本発明の他の特徴および利点は、すでに説明がなされた図１、図２、および図１Ａを含む添付図面を参照してなされる以下の説明から明らかになるであろう。
次に、本発明による方法を説明する。
図５Ａは、ＳＯＩ基板１を示し、ＳＯＩ基板１は、シリコンでできたキャリア基板２と、それを覆うシリコン酸化物ＳｉＯ2の層３と、シリコンでできた表面層４とを備える。したがって、酸化物層３は、層２と層４の２つの層の間に埋め込まれている。シリコン表面層の厚さは、４００ｎｍ以下であることが好ましい。
このＳＯＩ基板は、例えば、以下の主なステップ：
−ドナー基板の厚さ中に、弱化させた領域を作るステップと、
−酸化物層を、（好ましくは、弱化させた領域を作る前に）このドナー基板上、またはレシーバ基板上に形成するステップと、
−ドナー基板とレシーバ基板を接合するステップと、
−前記弱化させた領域に沿って分離するステップと、
が用いられる層の転写プロセスを使用することで得てきた可能性がある。
−ドナー基板の厚さ中に、弱化させた領域を作るステップと、
−酸化物層を、（好ましくは、弱化させた領域を作る前に）このドナー基板上、またはレシーバ基板上に形成するステップと、
−ドナー基板とレシーバ基板を接合するステップと、
−前記弱化させた領域に沿って分離するステップと、
が用いられる層の転写プロセスを使用することで得てきた可能性がある。
前記転写プロセスの例としては、ＳｍａｒｔＣｕｔ（登録商標）プロセスがあり、文献にその説明がある（例えば非特許文献１参照）。
分離ステップ中、層転写には、形成された基板の周りに実質的に環状の周辺段部を作製することを伴うことが可能であるということに留意されたい。この段部は「リング」と呼ばれ、参照番号１０が付されている。
本発明の第１の実施形態によれば、ＳＯＩ基板１には、１０００℃から１２３０℃の間の温度で、一般的には１０分未満の短い間、水素および／またはアルゴン雰囲気中において実行される急速熱アニールＲＴＡが施される。このプロセスは、好適な炉内で行われる。
急速熱アニールＲＴＡは、約１２００℃の温度で、３分未満の間、実行されるのが好ましい。
図５Ｂに見られるように、このＲＴＡ処理には、埋込み酸化物層３の周辺縁部３０を、「封入」層と呼ばれ、参照番号４０が付された外側の層によってオーバーラップして封入する効果がある。
この封入処理は、ＲＴＡを利用する代わりに、例えば１０００℃から１２５０℃の間の温度で、５分から数時間の間の時間、長くアニールすることによって行うことも可能であるということも留意されたい。
この封入された基板１は、本発明の薄化方法を適用した初期ＳＯＩ基板を形成する。
図５Ｃに示されるように、この薄化方法は、水平な炉（ＴＥＬによって販売されている装置）において、８００℃から１１５０℃の間の温度範囲で実行される第１の熱酸化ステップを有する。
この熱酸化処理は、外側の封入層４０を完全に酸化させることができるような、つまり、埋込み酸化物層３の周辺縁部３０と同じ深さ全体にわたる酸化が可能になるような状況下で実行される。
酸化された封入層には、参照番号４０’が付される。
また、この酸化処理にはさらに、シリコン表面層４の上部を酸化させる効果がある。この酸化された部分には、参照番号４１が付されている。
封入層４０’の酸化を埋込み酸化物層３と同じ深さだけ進行させることによって、その後のステップ中に、封入層４０’が完全に除去されて、層３の周辺縁部３０を露出させることができる。
図５Ｄに示されるように、次に第１の化学エッチングステップが行われて、まず熱酸化物４１が除去され、これによってシリコン表面層４が薄化され、続いて前記基板の縁部の不安定な部分の全て、つまり、酸化された封入層４０’が完全に取り除かれる。薄化された表面層４には、参照番号４’が付されている。薄化されたＳＯＩ基板には、参照番号１’が付されている。
シリコン表面層４の酸化は、特定の厚さ（層４１）にわたってのみ実行され、これにより、この層４１が除去された後には、所望の厚さに薄化された層４’が得られるということが分かる。したがって、当業者は、層４の最初の厚さと薄化後の層４’の所望の厚さとを考慮に入れて、酸化パラメータを調整する（ａｄａｐｔ）ことができる。
本発明の具体的な応用の１つでは、厚さが５０ｎｍ以下、さらには３０ｎｍ以下に薄化された活性シリコン層４’（極薄層４’）を備えるＳＯＩ基板が得られる。
エッチングステップは、フッ化水素酸ＨＦ槽を使用して実行されることが好ましい。しかし、例えば硫酸などの、他の強力な酸を使用して実行することも可能であろう。
水中の体積濃度が１０％から５０％のフッ化水素酸ＨＦ溶液が使用されるのが好ましく、好適な水中の体積濃度は１０％とされる。この溶液は、２０℃から３０℃の間の温度で、好ましくは２５℃辺りで利用される。この処理は、３０秒から５００秒の間の時間実行され、好ましくは、１００秒から５００秒の間、さらに好ましくは、１００秒間実行される。
典型的には、水中の体積濃度が１０％のフッ化水素酸溶液ＨＦが使用され、１００秒から５００秒間、２０℃から３０℃の間で利用されることによって、１００ｎｍの酸化物が除去される。
ＨＦ槽での経過時間は、熱酸化処理によって生じた酸化物の厚さに明らかに比例する。しかし、この時間はわずかに延長されて、本発明による酸化物の完全な除去が確実なものとされる。
この第１のエッチング槽の後は、ＲＣＡという名称で知られる処理を使用する第１の洗浄ステップが行われる。この第１の処理は、ＳＯＩ基板を：
−水、好ましくは脱イオン水の第１の槽、
−水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する「ＳＣ１」（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ １）として知られる溶液の第２の槽、続いて、
−塩酸（ＨＣｌ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する「ＳＣ２」（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ ２）として知られる溶液の第３の槽
に、順に浸すことからなる。
−水、好ましくは脱イオン水の第１の槽、
−水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する「ＳＣ１」（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ １）として知られる溶液の第２の槽、続いて、
−塩酸（ＨＣｌ）、過酸化水素（Ｈ2Ｏ2）、および脱イオン水の混合物を含有する「ＳＣ２」（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ ２）として知られる溶液の第３の槽
に、順に浸すことからなる。
ＳＣ１槽は、７０℃の温度で３分間利用され、ＳＣ２槽は、３０℃の温度で３分間利用されるのが好ましい。
この洗浄ステップの後には、シリコンと、シリコン酸化物のパーティクルの両方からなる多数のパーティクルが、薄化された層４’の表面に堆積されてしまうことが観察される。これらのパーティクルには、図５Eにおいて、参照番号５が付されている。
本発明の方法の、この段階で得られる、ＳＯＩ基板の最上層４’の表面の例が図３に示されている。粉砕された外側の封入層４０のブリッジが、パーティクルまたは細片となって堆積しているため、このステップで見られる基板１’は比較的汚染された状態、しかも、非常に汚染された状態にある。
次に、第２のエッチングステップが、好ましくはフッ化水素酸ＨＦ溶液を使用し、前述した状況下で行われる。
この第２のエッチングステップには、薄化されたＳＯＩ基板１’の表面に蓄積された細片５を取り除く効果がある。
第１の洗浄ステップおよび第２のエッチングステップは、連続したステップである。つまり、これらのステップが交互に行われる。
最後に、先に述べたようなＲＣＡ洗浄が行われて、図５Ｆに示された最終的な基板１’が得られる。この最終的な基板１’では、シリコン表面層４’は薄化され、この後、上に素子が作製されることになる層を形成する。
この洗浄ステップ後に得られた結果の例が図４に示されており、ここでは、大量の汚染細片がなくなっていることを確認することができる。
本発明の実施形態の第２の変形によれば、初期基板１が封入ステップにかけられることはない。したがって、酸化処理のみが実行され、これにより酸化物層４１が形成される。その後のステップは、第１の実施形態で説明されたステップと同一である。
したがって、ＲＴＡ処理が使用された場合に、この処理によってもたらされる有益な平滑化効果を、本発明による方法を用いて維持することができる。さらに、第１の延長されたエッチングステップによって、封入層のブリッジや弱化された領域を全て破壊することができ、これはシリコン酸化物層が非常に薄いため、極めて容易である。これにより、次の第２のエッチングステップでは、粉砕されるべきブリッジがなく、したがって、汚染パーティクルや汚染細片がさらに生じることはない上に、薄化された基板の表面から、これらのパーティクルを取り除くことができる。
この後者の利点は、初期ＳＯＩ基板が先に封入処理にかけられている場合においてももたらされる。
Claims (12)
- シリコンキャリア基板とシリコン表面層との間に埋め込まれたシリコン酸化物層ＳｉＯ２を備えた初期シリコンオンインシュレータ基板ＳＯＩを薄化する方法であって、
前記初期基板の熱酸化処理を行って、前記シリコン表面層に酸化部分をもたらし、熱酸化物を形成するステップと、
前記熱酸化処理の後に、前記シリコン表面層のエッチングの後にすぐに洗浄が行われる第１のサイクルを実行するステップであって、前記第１のサイクルの前記エッチングは、前記シリコン表面層から前記熱酸化物を完全に除去し、前記シリコン表面層を薄化し、前記初期基板の縁部の不安定な部分を全て取り除き、それにより、薄化された基板を形成するために実行される、ステップと、
前記第１のサイクルの後にすぐに、エッチングの後にすぐに洗浄が行われる第２のサイクルを実行するステップであって、前記第２のサイクルの前記エッチングは、前記基板の活性層を形成する薄化された表面層を有する最終的なシリコンオンインシュレータＳＯＩ基板を得るために、前記薄化された基板の表面から、前記第１のエッチングサイクル中に形成され、前記薄化された基板の表面上に堆積した汚染パーティクルを除去するために、実行される、ステップとを含み、
前記第１のサイクルの前記洗浄及び前記第２のサイクルの前記洗浄は、前記ＳＯＩ基板を水に浸した後に、水酸化アンモニウム（ＮＨ ４ ＯＨ）、過酸化水素（Ｈ ２ Ｏ ２ ）、および脱イオン水を備える第１の溶液に浸し、その後、塩酸（ＨＣｌ）、過酸化水素（Ｈ ２ Ｏ ２ ）、および脱イオン水を備える第２の溶液に浸すことによって行われることを特徴とする方法。 - 前記熱酸化処理前の前記初期ＳＯＩ基板は、前記表面層から生じた封入層によって、前記埋め込まれたシリコン酸化物ＳｉＯ２層の前記周辺縁部をオーバーラップして封入する処理にかけられていること、および、前記初期基板の酸化処理が実行されることで、前記外側の封入層の酸化が、前記埋め込まれたシリコン酸化物ＳｉＯ２層と同じ深さ全体にわたって生じることを特徴とする請求項１に記載の薄化方法。
- 前記オーバーラップして封入する処理は、急速熱アニールＲＴＡによって行われることを特徴とする請求項１に記載の薄化方法。
- 前記熱酸化処理は、８００℃から１１５０℃の間の温度で実行されることを特徴とする請求項１に記載の薄化方法。
- 前記酸化ステップおよびエッチングステップが実行されて、厚さが５０ｎｍ以下の活性シリコン層を備える最終的なシリコンオンインシュレータ基板が得られることを特徴とする請求項１に記載の薄化方法。
- 前記酸化ステップおよびエッチングステップが実行されて、厚さが３０ｎｍ以下の活性シリコン層を備える最終的なシリコンオンインシュレータ基板を得ることを特徴とする請求項１に記載の薄化方法。
- 前記初期シリコンオンインシュレータＳＯＩ基板は、厚さが４００ｎｍ以下のシリコン表面層を備えることを特徴とする請求項１に記載の薄化方法。
- 前記第１のサイクルまたは第２のサイクルの前記エッチングは、水中の体積濃度が１０％から５０％の間に希釈されたフッ化水素酸ＨＦ溶液を使用して、２０℃から３０℃の間の温度で、３０秒から５００秒の間の時間実行されることを特徴とする請求項１に記載の薄化方法。
- 前記第１のサイクルの前記エッチングは、水中の体積濃度が１０％に希釈されたフッ化水素酸ＨＦ溶液を用いて実行されること、および、前記溶液が２０℃から３０℃の間の温度で１００秒から５００秒間の間利用されることによって、１００ｎｍのシリコン酸化物が除去されることを特徴とする請求項８に記載の薄化方法。
- シリコンキャリア基板とシリコン表面層との間に埋め込まれたシリコン酸化物層ＳｉＯ２を備えた初期シリコンオンインシュレータ基板ＳＯＩを薄化する方法であって、
８００℃と１１５０℃との間の温度で、前記初期基板の熱酸化処理を行って、前記シリコン表面層に酸化部分をもたらし、熱酸化物を形成するステップと、
前記熱酸化処理の後に、前記シリコン表面層のエッチングの後にすぐに洗浄が行われる第１のサイクルを実行するステップであって、前記第１のサイクルの前記エッチングは、前記シリコン表面層から前記熱酸化物を完全に除去し、前記シリコン表面層を薄化し、前記初期基板の縁部の不安定な部分を全て取り除き、それにより、薄化された基板を形成するために実行される、ステップと、
前記第１のサイクルの後にすぐに、エッチングの後にすぐに洗浄が行われる第２のサイクルを実行するステップであって、前記第２のサイクルの前記エッチングは、５０ｎｍ以下の厚さを有する前記基板の活性層を形成する薄化された表面層を有する最終的なシリコンオンインシュレータＳＯＩ基板を得るために、前記薄化された基板の表面から、前記第１のエッチングサイクル中に形成され、前記薄化された基板の表面上に堆積した汚染パーティクルを除去するために、実行される、ステップとを含み、
前記第１のサイクルまたは第２のサイクルの前記エッチングは、水中の体積濃度が１０％から５０％の間に希釈されたフッ化水素酸ＨＦ溶液を使用して、２０℃から３０℃の間の温度で、３０秒から５００秒の間の時間実行され、
前記第１のサイクルまたは第２のサイクルの前記洗浄は、前記基板を水に浸した後に、水酸化アンモニウム、過酸化水素、および脱イオン水の混合物を含む溶液の第１の槽に浸し、その後、塩酸、過酸化水素、および脱イオン水の混合物を含む溶液の第２の槽に浸すことによって行われることを特徴とする方法。 - 前記熱酸化処理前の前記初期ＳＯＩ基板は、前記表面層から生じた封入層によって、前記埋め込まれたシリコン酸化物ＳｉＯ２層の前記周辺縁部をオーバーラップして封入する処理にかけられていること、および、前記初期基板の酸化処理が実行されることで、前記外側の封入層の酸化が、前記埋め込まれたシリコン酸化物ＳｉＯ２層と同じ深さ全体にわたって生じることを特徴とする請求項１０に記載の薄化方法。
- 前記オーバーラップして封入する処理は、急速熱アニールＲＴＡによって行われることを特徴とする請求項１０に記載の薄化方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0952581 | 2009-04-21 | ||
| FR0952581A FR2944645B1 (fr) | 2009-04-21 | 2009-04-21 | Procede d'amincissement d'un substrat silicium sur isolant |
| PCT/EP2010/055198 WO2010122023A2 (en) | 2009-04-21 | 2010-04-20 | Method to thin a silicon-on-insulator substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012524420A JP2012524420A (ja) | 2012-10-11 |
| JP5619872B2 true JP5619872B2 (ja) | 2014-11-05 |
Family
ID=41319649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012506470A Active JP5619872B2 (ja) | 2009-04-21 | 2010-04-20 | シリコンオンインシュレータ基板を薄化する方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US8962492B2 (ja) |
| EP (1) | EP2422360A2 (ja) |
| JP (1) | JP5619872B2 (ja) |
| KR (1) | KR101667961B1 (ja) |
| CN (1) | CN102396051B (ja) |
| FR (1) | FR2944645B1 (ja) |
| SG (1) | SG173873A1 (ja) |
| WO (1) | WO2010122023A2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2999801B1 (fr) | 2012-12-14 | 2014-12-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure |
| CN104851792B (zh) * | 2014-02-14 | 2017-09-22 | 北大方正集团有限公司 | 钝化的处理方法 |
| JP6107709B2 (ja) * | 2014-03-10 | 2017-04-05 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
| JP6036732B2 (ja) * | 2014-03-18 | 2016-11-30 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| CN104882362A (zh) * | 2015-05-25 | 2015-09-02 | 上海华力微电子有限公司 | 氧化硅层清洗工艺及改善阱注入前光刻残留的方法 |
| JP2018121070A (ja) * | 2018-03-23 | 2018-08-02 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN108598083A (zh) * | 2018-06-08 | 2018-09-28 | 上海华虹宏力半导体制造有限公司 | 浮栅的制备方法及半导体结构的制备方法 |
| FR3103055A1 (fr) * | 2019-11-08 | 2021-05-14 | Soitec | Procédé de finition d’une couche semi-conductrice monocristalline transférée sur un substrat receveur |
| CN114334792A (zh) * | 2021-10-29 | 2022-04-12 | 上海新昇半导体科技有限公司 | Soi结构的半导体硅晶圆及其制备方法 |
| CN114664657A (zh) * | 2021-10-29 | 2022-06-24 | 中国科学院上海微系统与信息技术研究所 | 一种晶圆表面处理方法 |
| CN114121612B (zh) * | 2022-01-27 | 2022-04-29 | 广东省大湾区集成电路与系统应用研究院 | 一种fdsoi硅外延生长工艺优化方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183477A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体基板の製造方法 |
| JPH09115869A (ja) * | 1995-08-10 | 1997-05-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JPH11307507A (ja) * | 1998-04-21 | 1999-11-05 | Super Silicon Kenkyusho:Kk | ウエハ乾燥装置 |
| US7749910B2 (en) * | 2001-07-04 | 2010-07-06 | S.O.I.Tec Silicon On Insulator Technologies | Method of reducing the surface roughness of a semiconductor wafer |
| US6916744B2 (en) * | 2002-12-19 | 2005-07-12 | Applied Materials, Inc. | Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile |
| JP2004259970A (ja) * | 2003-02-26 | 2004-09-16 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| FR2852143B1 (fr) * | 2003-03-04 | 2005-10-14 | Soitec Silicon On Insulator | Procede de traitement preventif de la couronne d'une tranche multicouche |
| US7256104B2 (en) * | 2003-05-21 | 2007-08-14 | Canon Kabushiki Kaisha | Substrate manufacturing method and substrate processing apparatus |
| JP2005005674A (ja) * | 2003-05-21 | 2005-01-06 | Canon Inc | 基板製造方法及び基板処理装置 |
| JP4416108B2 (ja) | 2003-11-17 | 2010-02-17 | 株式会社ディスコ | 半導体ウェーハの製造方法 |
| FR2880186B1 (fr) | 2004-12-24 | 2007-07-20 | Soitec Silicon On Insulator | Procede de traitement d'une surface de plaquette |
| FR2884647B1 (fr) * | 2005-04-15 | 2008-02-22 | Soitec Silicon On Insulator | Traitement de plaques de semi-conducteurs |
-
2009
- 2009-04-21 FR FR0952581A patent/FR2944645B1/fr active Active
-
2010
- 2010-04-20 KR KR1020117024745A patent/KR101667961B1/ko active IP Right Grant
- 2010-04-20 US US13/257,901 patent/US8962492B2/en active Active
- 2010-04-20 JP JP2012506470A patent/JP5619872B2/ja active Active
- 2010-04-20 EP EP10713998A patent/EP2422360A2/en not_active Withdrawn
- 2010-04-20 CN CN201080016933.XA patent/CN102396051B/zh active Active
- 2010-04-20 SG SG2011061926A patent/SG173873A1/en unknown
- 2010-04-20 WO PCT/EP2010/055198 patent/WO2010122023A2/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN102396051A (zh) | 2012-03-28 |
| EP2422360A2 (en) | 2012-02-29 |
| US8962492B2 (en) | 2015-02-24 |
| FR2944645B1 (fr) | 2011-09-16 |
| SG173873A1 (en) | 2011-10-28 |
| CN102396051B (zh) | 2015-05-06 |
| KR20110137806A (ko) | 2011-12-23 |
| WO2010122023A3 (en) | 2010-12-16 |
| US20120009797A1 (en) | 2012-01-12 |
| WO2010122023A2 (en) | 2010-10-28 |
| JP2012524420A (ja) | 2012-10-11 |
| FR2944645A1 (fr) | 2010-10-22 |
| KR101667961B1 (ko) | 2016-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5619872B2 (ja) | シリコンオンインシュレータ基板を薄化する方法 | |
| JP5197017B2 (ja) | ２枚のウェハのアセンブリによって得られる構造体をトリミングする方法 | |
| JP4718425B2 (ja) | 複合基板の作製方法 | |
| JP5122731B2 (ja) | 貼り合わせウェーハの製造方法 | |
| TW466642B (en) | Process for fabricating semiconductor wafers with external gettering | |
| JP2006216807A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2010538459A (ja) | 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用 | |
| JPH03283636A (ja) | 半導体基板の製造方法 | |
| JP5865786B2 (ja) | 半導体基板の再生方法、及びｓｏｉ基板の作製方法 | |
| US7981754B2 (en) | Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device | |
| KR100806981B1 (ko) | 다층웨이퍼 링의 예방처리방법 | |
| JP5865057B2 (ja) | 半導体基板の再生方法、及びｓｏｉ基板の作製方法 | |
| JPH04355921A (ja) | 半導体装置の製造方法 | |
| JP3611142B2 (ja) | 張り合わせウェーハおよびその製造方法 | |
| CN102427020A (zh) | 一种有效减少水痕缺陷的晶片清洗方法 | |
| TW460965B (en) | Cleaning method and device for silicon substrate | |
| JP5587107B2 (ja) | Ｓｏｉ基板の作製方法 | |
| KR100869846B1 (ko) | 반도체 소자의 세정 방법 및 이를 이용한 소자 분리막의형성 방법 | |
| TWI304630B (ja) | ||
| KR100543016B1 (ko) | 박막트랜지스터의 제조 방법 | |
| JP5083252B2 (ja) | 半導体装置の製造方法 | |
| JP2006303088A (ja) | シリコン基板の洗浄方法 | |
| CN110600363A (zh) | 去除氧化硅的方法及半导体器件的制造方法 | |
| JP2010056189A (ja) | 半導体装置の製造方法 | |
| JP2006253258A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130430 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140819 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140917 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5619872 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |