CN102396051A - 使绝缘体上硅衬底减薄的方法 - Google Patents

使绝缘体上硅衬底减薄的方法 Download PDF

Info

Publication number
CN102396051A
CN102396051A CN201080016933XA CN201080016933A CN102396051A CN 102396051 A CN102396051 A CN 102396051A CN 201080016933X A CN201080016933X A CN 201080016933XA CN 201080016933 A CN201080016933 A CN 201080016933A CN 102396051 A CN102396051 A CN 102396051A
Authority
CN
China
Prior art keywords
substrate
silicon
layer
soi
initial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201080016933XA
Other languages
English (en)
Other versions
CN102396051B (zh
Inventor
P·雷诺
L·伊卡尔诺
K·拉德万
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102396051A publication Critical patent/CN102396051A/zh
Application granted granted Critical
Publication of CN102396051B publication Critical patent/CN102396051B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种减薄初始绝缘体上硅SOI衬底的方法,该衬底包括掩埋于硅承载衬底(2)和硅表面层之间的二氧化硅SiO2层(3)。所述方法的特征在于其包括进行以下连续的步骤:对所述初始衬底进行热氧化处理以引起所述硅表面层的部分的氧化;第一周期、然后第二周期的蚀刻和清洗;执行第一周期的蚀刻从而充分地将所形成的热氧化物去除,并且清除所述初始衬底的边缘的所有的不稳定部分。执行第二周期的蚀刻从而从所述被减薄的衬底的表面上,去除形成且沉积于其上的污染粒子(5),从而获得最终绝缘体上硅SOI衬底(1′),其被减薄的表面层(4′)形成有源层。

Description

使绝缘体上硅衬底减薄的方法
技术领域
本发明涉及绝缘体上硅衬底制造领域,绝缘体上硅衬底以其缩写“SOI”为本领域技术人员所熟知。
背景技术
SOI衬底包括二氧化硅SiO2层,其掩埋于硅承载衬底和称之为“有源层”的硅表面层之间,之所以称之为“有源层”,是因为在所述层上或层内随后制造有应用于电子学,光学,光电子学和微电子学领域的元件。
本发明更特别的涉及一种将SOI型的初始衬底减薄的方法,这种方法能够获得一种SOI衬底,这种衬底具有薄的,甚至超薄的硅表面层,所述表面层的表面上没有,或者几乎没有污染粒子。
在微电子学领域,晶体管的集成在尺寸上越来越小,因为期望在晶片(或衬底)上封装更多数量的晶体管。打破“22纳米的技术障碍”,即,制造具有22纳米,甚至更小宽度的晶体管会导致对于SOI衬底的使用需求,这种SOI衬底是本领域人员熟知的完全耗尽型衬底,
在所述衬底中,所述硅表面层形成所谓的“耗尽”层,在所述“耗尽”层上,可移动电荷的浓度比平衡浓度低的多。
制造“完全耗尽”晶体管需要减小有源硅表面层的厚度,因此,其厚度必须等于或小于50纳米,优选地大约为10到30纳米。
应注意到如果需要使用这种类型的SOI衬底来制造用于“低功率”或“存储器”类型的应用的元件,也可以减小掩埋氧化层的厚度,即减小到小于15纳米。
期望的有源硅表面层越薄,就越需要从初始SOI衬底中去除大量的材料。
当需要减薄衬底的有源硅表面层时,特别是通过蚀刻,晶片的边缘必定是易碎的,其有可能破裂并形成再沉积在所述有源层上的粒子,从而导致污染此层。
而且,本领域现有制造SOI衬底的方法,公知的是实施称之为快速热退火(Rapid Thermal Annealing(RTA))的处理。公知这种处理具有减小硅表面层的粗糙度从而使其平滑的效果。
从申请人的专利文献FR-2 852 143可知,RTA处理具有将SOI衬底的掩埋氧化层的外围边缘覆盖且封装的效果,这种封装可以使掩埋氧化层的边缘在后续对衬底的处理步骤中避免化学侵蚀和剥离。
因此在SOI衬底的修整步骤中例行进行所述RTA处理。
但是,申请人发现当有源硅层大大减薄时,所谓的“封装”层,即面对掩埋的氧化物的外围边缘的层,被损坏且不再具有保护作用。
图1显示的是现有技术,其示出了一种封装层CE,这种封装层部分地封装了衬底SOI的边缘,所述衬底的有源硅层CA具有至少100纳米的厚度。这种封装层由RTA处理中产生的硅桥PT进行加固。
图1A显示了在桥PT和在桥PT之间的特定点可见的氧化层OX的立体图。
另一方面,如图2所示的由本申请人获得的实验结果可知,如果在使用热氧化处理之后随之进行蚀刻步骤,从而将SOI衬底的有源硅层CA进一步减薄,会发现桥PT被破坏或已经消失。
在这种情况下,在所述的处理之后,因为封装层已被严重的破坏或消失,用于蚀刻的化学物质渗透到掩埋氧化层和表面硅之间的界面。衬底的边缘上升,硅粒子、以及具有氧化物残留的硅可能破裂从而再次沉积在SOI衬底的有源表面层。因此可以观察到衬底的大量污染,使其不适合用于之后在元件制造方面的使用。另外,污染粒子还可能划伤SOI衬底的表面。
因此,无论所述的衬底是否经过RTA处理,本领域技术人员都不宜采用蚀刻来减薄SOI衬底。
发明内容
本发明的目的就是解决上面所述的现有技术的缺陷。
特别的,本发明的一个目的是提供一种将SOI型的初始衬底的有源表面层减薄的方法,同时无论所述SOI衬底之前是否经过封装处理和/或RTA型的快速热退火,都消除由所述减薄所产生的粒子。
特别的,本发明的一个目的是通过所述的方法能够获得一种其有源硅表面层具有小于50纳米的厚度的SOI衬底,所述衬底具有适于后续元件制造的品质。
为此,本发明涉及一种将绝缘体上硅衬底SOI减薄的方法。所述的绝缘体上硅SOI衬底称为“初始衬底”,其包含掩埋于硅承载衬底和硅表面层之间的二氧化硅层SiO2
根据本发明,所述方法包括进行以下连续的步骤:
-对所述初始衬底进行热氧化处理从而引起所述硅表面层的部分的氧化,
-第一周期的蚀刻然后清洗,
-第二周期的蚀刻然后清洗,
执行第一周期的蚀刻从而充分的将所形成的热氧化层去除,从而将所述硅表面层减薄,并且从所述初始衬底的边缘清除所有的不稳定部分。执行第二周期的蚀刻从而从所述被减薄的衬底的表面上,去除在所述第一蚀刻周期形成且沉积于其上的污染粒子,从而获得所谓的“最终”绝缘体上硅衬底SOI,其被减薄的表面层形成有源层。
根据本发明有益的但非限定性的特征,单独或者组合地进行:
-在所述热氧化处理之前,初始SOI衬底已经过所述掩埋二氧化硅层SiO2的外围边缘的覆盖和封装处理。所谓的“封装”层源于所述表面层。执行所述初始衬底的氧化处理以引起所述横向封装层在其整个深度上直到所述掩埋二氧化硅层SiO2的氧化;
-所述覆盖和封装处理是使用快速热退火RTA执行的;
-热氧化处理在温度800℃和1150℃之间进行;
-执行不同的氧化和蚀刻步骤从而获得最终的绝缘体上硅衬底,其所谓的“超薄”有源硅层具有50纳米或者更小的厚度。
-执行不同的氧化和蚀刻步骤从而获得最终的绝缘体上硅衬底,其所谓的“超薄”有源硅层具有30纳米或更小的厚度;
-所述的初始绝缘体上硅衬底SOI包含厚度为400纳米或更小的硅表面层;
-使用在水中稀释到按体积计10%到50%的浓度的纯氢氟酸HF溶液,在20℃到30℃温度下持续30秒到500秒,来执行所述第一和/或第二周期的蚀刻;
-使用在水中稀释到按体积计10%的浓度的纯氢氟酸HF溶液,在20℃到30℃温度下持续应用100秒到500秒,来执行所述第一周期蚀刻,以去除100纳米的二氧化硅;
-通过先浸渍在水中,然后浸渍在包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子的水的混合物的第一溶液浴;然后浸渍在包含盐酸(HCl),过氧化氢(H2O2)和去离子的水的混合物的第二溶液浴来进行第一和/或第二周期的清洗。
附图说明
本发明的其他特点和优势可从后续结合附图的描述中变得明显,图1和图2描述了SOI衬底的一个边缘的在扫描电子显微镜方法下的观测照片,图1A是图1的SOI衬底的示意图。
-图3和图4得自在扫描电子显微镜方法下的减薄的SOI衬底的硅表面层的表面在根据本发明的方法的中间阶段和最终阶段的观测;
-图5A到5F是根据本发明的方法的不同步骤的示意图。
具体实施方式
现在将描述根据本发明的方法。
图5A描述了一种SOI衬底1,其包括硅承载衬底2,其覆盖有二氧化硅SiO2层3和硅表面层4。氧化层3因此掩埋于层2和层4之间。优选的,硅表面层的厚度为400纳米或更小。
所述SOI衬底可以通过例如使用以下主要步骤的层转移工艺获得:
-在施主衬底的厚度中制造弱化区域;
-在该施主衬底上(优选在制造弱化区域之前)或在接受衬底上形成氧化层;
-将施主衬底和接受衬底键合;
-沿着所述弱化区域分离。
所述转移工艺的一个例子是SmartCut
Figure BPA00001446953000041
工艺,其描述可在″Silicon On Insulator Technology:Materials to VLSI-2nd Edition″中找到,作者是Jean-Pierre Colinge,由″Kluwer Academic Publisher″出版,50和51页。
注意到在分离步骤中,层转移可能通过围绕已经形成的衬底形成基本环形外围肩部来完成。所述肩部称为“环”且标号为10。
根据本发明的第一实施例,所述的SOI衬底1在温度1000℃和1230℃之间,持续很短的时间,一般小于10分钟,在氢和/或氩气氛中接受快速热退火RTA。这个过程在适合的炉中进行。
优选的,在温度约1200℃,小于3分钟的时间的条件下实施。
在图5B中也可看出,这种RTA处理的功效是通过称作“封装”层的标记为40的横向层,引起掩埋氧化层3的外围边缘30的覆盖和封装。
还应该注意到这种封装处理也可以通过长退火进行,例如在1000℃到1250℃之间,持续5分钟到几个小时进行退火,而不使用RTA。
这种封装衬底1构成应用本发明的减薄方法的初始SOI衬底。
如图5C所示,这种减薄方法包括第一热氧化步骤,其在水平炉(由TEL销售的设备)内、800℃到1150℃的温度范围中进行。
这种热氧化在允许横向封装层40的完全氧化的条件下进行,即,氧化物在其整个深度上延伸直到掩埋氧化层3的外围边缘30。
所述氧化封装层标号为40’。
并且,这种氧化处理另外地具有氧化硅表面层4的上部的功效。所述被氧化的部分标号为41。
通过继续氧化封装层40’直到掩埋氧化层3,在后续步骤中可以完全去除且暴露层3的外围边缘30。
如图5D所示,然后执行第一化学蚀刻步骤从而首先去除热氧化物41,并因此减薄硅表面层4;其次,完全将所述衬底的边缘的所有不稳定的部分,即氧化封装层40’清除,被减薄的表面层4标号为4’,被减薄的SOI衬底为标号为1’。
注意到硅表面层4的氧化只在一定厚度(层41)上进行,所以在去除层41之后,被减薄的层4’具有希望获得的厚度。因此本领域技术人员可以考虑层4的初始厚度和被减薄层4’的希望厚度而调整氧化参数。
在本发明的一个特别的应用中,可获得具有50纳米或更小的厚度(超薄层4’)、甚至30纳米或更小的厚度的被减薄的有源硅层4’的SOI衬底。
优选的,使用氢氟酸HF浴来进行刻蚀步骤。但是,也可采用其他强酸,例如硫酸来进行刻蚀步骤。
优选的,使用在水中按体积计10%到50%浓度的氢氟酸HF溶液,优选为在水中按体积计10%的浓度的氢氟酸HF溶液。所述溶液在20℃到30℃的温度下使用,优选为25℃。所述处理执行30秒到500秒,优选为100秒到500秒,更优选为100秒。
典型的,使用在水中按体积计10%浓度的氢氟酸HF溶液,在20℃到30℃之间持续100秒到500秒以去除100纳米的氧化物。
HF浴所用的时间显然与由热氧化处理产生的氧化物的厚度成比例。然而根据本发明,稍微增加所述时间以确保完全去除氧化物。
第一蚀刻浴之后使用公知的称为RCA处理进行第一清洗步骤,所述第一处理包括接续地将SOI衬底浸入:
-第一水浴,优选为去离子水;
-公知的“SC1”(Standard Clean(标准清洗)1)的第二溶液浴,其包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水的混合物;然后,
-公知的“SC2”(Standard Clean 2)的第三溶液浴,其包含盐酸(HCL)、过氧化氢(H2O2)和去离子水的混合物。
优选的,SC1浴在70℃温度下进行3分钟,而SC2浴在30℃进行3分钟。
在所述清洗步骤之后,观测到包括硅和二氧化硅粒子的大量粒子被沉积在被减薄的层4’的表面上。在图5E中这些粒子标号为5。
图3示出了根据本发明的方法在这个阶段获得的SOI衬底的顶层4’的表面的示例。因为横向封装层40被破坏的桥以粒子和碎片的形式沉积,导致这个步骤中呈现的衬底1’处于相对污染的状态,甚至非常污染。
下一步执行第二蚀刻步骤,同样优选采用在上述条件下的氢氟酸HF溶液。
第二蚀刻步骤的功效是将已在被减薄的SOI衬底1’上积聚的碎片5清除,
第一清洗步骤和第二蚀刻步骤是连续进行的,即,相互接续进行。
最后,执行如前所述的RCA清洗,以获得图5F显示的最终衬底1’,所述衬底中的硅表面层4’被减薄,且随后形成元件可制造于其上的层。
图4显示了所述清洗步骤之后获得的结果,可以确定大量的污染碎片已经消失。
根据本发明的实施例的另一变形,初始衬底1不经历任何封装步骤。因此进行氧化处理仅是为了形成氧化层41。后续步骤与第一实施例描述的相同。
因此根据本发明的方法,如果应用RTA处理,可以保持所述处理有益的平滑功效。另外,通过第一延展蚀刻步骤,可以破坏封装层所有的桥或弱化区域,鉴于二氧化硅层非常薄,这是非常容易的。所以,后续第二蚀刻步骤不再需要破坏桥,因此不会产生更多的污染粒子或碎片,而可以将被减薄衬底的表面上的粒子清除。
即使初始SOI衬底不经过任何之前的封装,后面所述的优势依然存在。

Claims (10)

1.一种减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,所述绝缘体上硅衬底SOI(1)包括掩埋于硅承载衬底(2)和硅表面层(4)之间的二氧化硅SiO2层(3),所述方法的特征在于其包括进行以下连续的步骤:
-对所述初始衬底(1)进行热氧化处理以引起所述硅表面层(4)的部分(41)的氧化,
-第一周期的蚀刻然后清洗,
-第二周期的蚀刻然后清洗,
执行第一周期的蚀刻从而充分的将所形成的热氧化物(41)去除,从而将所述硅表面层(4)减薄并且清除所述初始衬底(1)的边缘的所有的不稳定部分;执行第二周期的蚀刻从而从所述被减薄的衬底的表面上去除在所述第一蚀刻周期形成且沉积于所述被减薄的衬底的表面上的污染粒子(5),从而获得所谓的“最终”绝缘体上硅SOI衬底(1′),该最终绝缘体上硅SOI衬底(1′)的被减薄的表面层(4′)形成有源层。
2.根据权利要求1所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,在所述热氧化处理之前,利用源于所述表面层(4)的所谓的“封装”层(40),初始SOI衬底(1)已经过所述掩埋二氧化硅SiO2层(3)的外围边缘(30)的覆盖和封装处理;以及其特征在于,执行所述初始衬底(1)的氧化处理以引起所述横向封装层(40)在其整个深度上直到所述掩埋二氧化硅SiO2层(3)的氧化。
3.根据权利要求1或2所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,所述覆盖和封装处理是使用快速热退火RTA进行的。
4.根据前述任一项权利要求所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,所述热氧化处理在温度800℃和1150℃之间进行。
5.根据前述任一项权利要求所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,执行不同的氧化和蚀刻步骤从而获得最终的绝缘体上硅衬底(1′),该最终的绝缘体上硅衬底(1′)的所谓的“超薄”有源硅层(4′)具有50纳米或更小的厚度。
6.根据权利要求5所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,执行不同的氧化和蚀刻步骤从而获得最终的绝缘体上硅衬底(1′),该最终的绝缘体上硅衬底(1′)所谓的“超薄”有源硅层(4′)具有30纳米或更小的厚度。
7.根据前述任一项权利要求所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,所述的初始绝缘体上硅SOI衬底(1)包含厚度为400纳米或更小的硅表面层(4)。
8.根据前述任一项权利要求所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,使用在水中稀释到按体积计10%到50%的浓度的纯氢氟酸HF溶液,在20℃到30℃温度下持续30秒到500秒,来执行所述第一和/或第二周期的蚀刻。
9.根据权利要求8所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,使用在水中稀释到按体积计10%的浓度的纯氢氟酸HF溶液,在20℃到30℃温度下持续100秒到500秒执行所述第一周期的蚀刻,以去除100纳米的二氧化硅(41)。
10.根据前述任一项权利要求所述的减薄称之为“初始衬底”的绝缘体上硅衬底SOI(1)的方法,其特征在于,通过先浸渍在水中,然后浸渍在包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水的混合物的第一溶液浴中,然后浸渍在包含盐酸(HCl)、过氧化氢(H2O2)和去离子水的混合物的第二溶液浴中,来进行第一和/或第二周期的清洗。
CN201080016933.XA 2009-04-21 2010-04-20 使绝缘体上硅衬底减薄的方法 Active CN102396051B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0952581 2009-04-21
FR0952581A FR2944645B1 (fr) 2009-04-21 2009-04-21 Procede d'amincissement d'un substrat silicium sur isolant
PCT/EP2010/055198 WO2010122023A2 (en) 2009-04-21 2010-04-20 Method to thin a silicon-on-insulator substrate

Publications (2)

Publication Number Publication Date
CN102396051A true CN102396051A (zh) 2012-03-28
CN102396051B CN102396051B (zh) 2015-05-06

Family

ID=41319649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080016933.XA Active CN102396051B (zh) 2009-04-21 2010-04-20 使绝缘体上硅衬底减薄的方法

Country Status (8)

Country Link
US (1) US8962492B2 (zh)
EP (1) EP2422360A2 (zh)
JP (1) JP5619872B2 (zh)
KR (1) KR101667961B1 (zh)
CN (1) CN102396051B (zh)
FR (1) FR2944645B1 (zh)
SG (1) SG173873A1 (zh)
WO (1) WO2010122023A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104882362A (zh) * 2015-05-25 2015-09-02 上海华力微电子有限公司 氧化硅层清洗工艺及改善阱注入前光刻残留的方法
CN106062924A (zh) * 2014-03-18 2016-10-26 信越半导体株式会社 贴合式晶圆的制造方法
CN108598083A (zh) * 2018-06-08 2018-09-28 上海华虹宏力半导体制造有限公司 浮栅的制备方法及半导体结构的制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
CN104851792B (zh) * 2014-02-14 2017-09-22 北大方正集团有限公司 钝化的处理方法
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2018121070A (ja) * 2018-03-23 2018-08-02 富士通セミコンダクター株式会社 半導体装置の製造方法
FR3103055A1 (fr) * 2019-11-08 2021-05-14 Soitec Procédé de finition d’une couche semi-conductrice monocristalline transférée sur un substrat receveur
CN114664657A (zh) * 2021-10-29 2022-06-24 中国科学院上海微系统与信息技术研究所 一种晶圆表面处理方法
CN114334792A (zh) * 2021-10-29 2022-04-12 上海新昇半导体科技有限公司 Soi结构的半导体硅晶圆及其制备方法
CN114121612B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种fdsoi硅外延生长工艺优化方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1619779A (zh) * 2003-11-17 2005-05-25 株式会社迪思科 半导体晶片的制造方法
CN1757097A (zh) * 2003-03-04 2006-04-05 S.O.I.Tec绝缘体上硅技术公司 对多层晶片的环圈的预防性处理工艺
JP2006511963A (ja) * 2002-12-19 2006-04-06 アプライド マテリアルズ インコーポレイテッド 犠牲的な膜を成長させ除去することにより材料を平坦化するための方法及び装置
US20070190746A1 (en) * 2003-05-21 2007-08-16 Canon Kabushiki Kaisha Substrate processing apparatus
CN101088154A (zh) * 2004-12-24 2007-12-12 S.O.I.Tec绝缘体上硅技术公司 晶片表面处理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183477A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体基板の製造方法
JPH09115869A (ja) * 1995-08-10 1997-05-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JPH11307507A (ja) * 1998-04-21 1999-11-05 Super Silicon Kenkyusho:Kk ウエハ乾燥装置
US7749910B2 (en) * 2001-07-04 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP2005005674A (ja) * 2003-05-21 2005-01-06 Canon Inc 基板製造方法及び基板処理装置
FR2884647B1 (fr) * 2005-04-15 2008-02-22 Soitec Silicon On Insulator Traitement de plaques de semi-conducteurs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511963A (ja) * 2002-12-19 2006-04-06 アプライド マテリアルズ インコーポレイテッド 犠牲的な膜を成長させ除去することにより材料を平坦化するための方法及び装置
CN1757097A (zh) * 2003-03-04 2006-04-05 S.O.I.Tec绝缘体上硅技术公司 对多层晶片的环圈的预防性处理工艺
US20070190746A1 (en) * 2003-05-21 2007-08-16 Canon Kabushiki Kaisha Substrate processing apparatus
CN1619779A (zh) * 2003-11-17 2005-05-25 株式会社迪思科 半导体晶片的制造方法
CN101088154A (zh) * 2004-12-24 2007-12-12 S.O.I.Tec绝缘体上硅技术公司 晶片表面处理方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062924A (zh) * 2014-03-18 2016-10-26 信越半导体株式会社 贴合式晶圆的制造方法
CN104882362A (zh) * 2015-05-25 2015-09-02 上海华力微电子有限公司 氧化硅层清洗工艺及改善阱注入前光刻残留的方法
CN108598083A (zh) * 2018-06-08 2018-09-28 上海华虹宏力半导体制造有限公司 浮栅的制备方法及半导体结构的制备方法

Also Published As

Publication number Publication date
FR2944645A1 (fr) 2010-10-22
US20120009797A1 (en) 2012-01-12
KR101667961B1 (ko) 2016-10-20
WO2010122023A2 (en) 2010-10-28
EP2422360A2 (en) 2012-02-29
SG173873A1 (en) 2011-10-28
FR2944645B1 (fr) 2011-09-16
CN102396051B (zh) 2015-05-06
KR20110137806A (ko) 2011-12-23
US8962492B2 (en) 2015-02-24
JP2012524420A (ja) 2012-10-11
JP5619872B2 (ja) 2014-11-05
WO2010122023A3 (en) 2010-12-16

Similar Documents

Publication Publication Date Title
CN102396051B (zh) 使绝缘体上硅衬底减薄的方法
KR101905788B1 (ko) 절연체-위-반도체 형 기판의 마무리 방법
US7101772B2 (en) Means for forming SOI
US7902038B2 (en) Detachable substrate with controlled mechanical strength and method of producing same
JP4718425B2 (ja) 複合基板の作製方法
US8505197B2 (en) Methods of fabricating multilayer substrates
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
WO2005117091A1 (en) Method for fabricating semiconductor devices having a substrate which includes group iii-nitride material
US20040209441A1 (en) Method for preparing a bonding surface of a semiconductor layer of a wafer
JP2010062532A (ja) 低減されたsecco欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する方法。
EP1599896B1 (en) Preventive treatment process for the ring of a multilayer wafer
US20220319910A1 (en) Process for hydrophilically bonding substrates
JPH0521595A (ja) 半導体基板の洗浄方法
JP2003309101A (ja) 貼り合せ基板の製造方法
JPH10335632A (ja) 電気コンタクトおよびその形成方法
JP7275438B2 (ja) 剥離可能な構造及び前記構造を使用する剥離プロセス
JP4511101B2 (ja) 半導体装置の製造方法
US20200219761A1 (en) Method of forming semiconductor structure
TWI304630B (zh)
KR100722523B1 (ko) 웨이퍼 표면 식각 방법
JP2009231728A (ja) 半導体装置の製造方法
WO2012000907A1 (en) A method of treating a multilayer structure with hydrofluoric acid
JPH10284716A (ja) 半導体装置の製造方法
Cites et al. Mohamed et al.
EP0924751A2 (en) Well diffusion

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: French Bernini

Applicant after: SOITEC S.A.

Address before: French Bernini

Applicant before: S.O.J. Tec Silicon on Insulator Technologies

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES TO: SOITEC SILICON ON INSULATOR

C14 Grant of patent or utility model
GR01 Patent grant