CN1757097A - 对多层晶片的环圈的预防性处理工艺 - Google Patents
对多层晶片的环圈的预防性处理工艺 Download PDFInfo
- Publication number
- CN1757097A CN1757097A CNA2004800059654A CN200480005965A CN1757097A CN 1757097 A CN1757097 A CN 1757097A CN A2004800059654 A CNA2004800059654 A CN A2004800059654A CN 200480005965 A CN200480005965 A CN 200480005965A CN 1757097 A CN1757097 A CN 1757097A
- Authority
- CN
- China
- Prior art keywords
- wafer
- layer
- technology
- intermediate layer
- rapid thermal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000011282 treatment Methods 0.000 title abstract description 12
- 230000003449 preventive effect Effects 0.000 title 1
- 238000004151 rapid thermal annealing Methods 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000005538 encapsulation Methods 0.000 claims abstract description 5
- 238000005516 engineering process Methods 0.000 claims description 27
- 238000010438 heat treatment Methods 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 16
- 230000003628 erosive effect Effects 0.000 claims description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 230000007774 longterm Effects 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 102
- 235000012431 wafers Nutrition 0.000 description 77
- 239000000758 substrate Substances 0.000 description 14
- 230000002950 deficient Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 230000002730 additional effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003313 weakening effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004626 scanning electron microscopy Methods 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明涉及一种用于处理多层晶片的环圈的工艺，该多层晶片通过层转移制成并包含选自半导体材料的材料，所述晶片至少包括在表面区和基层之间的中间层，其特征在于，所述工艺包括对晶片快速热退火，以通过晶片表面的所述表面区的层而造成对所述中间层的外围边缘的重叠和封装，由此在晶片的后续处理步骤期间预防对晶片所述中间层的外围部分的侵蚀。本发明还涉及相关的多层晶片。
Description
技术领域
本发明涉及对多层晶片的环圈(ring of a multilayer wafer)的处理工艺(treatment process)，该多层晶片通过层转移(layer transfer)制成并包含选自半导体的材料。
本发明还涉及相关的多层晶片。
背景技术
转移层以从选自半导体材料的材料来制备多层结构的工艺是公知的。
这种类型的工艺包括下述主要步骤：
-在施主衬底的厚度(thickness of a donor substrate)内生成弱化区(weakening zone)，可能与所述施主衬底表面上的不同层的生成有关，
-键合施主衬底和接收衬底，
-在弱化区处分离。
在该分离之后，施主衬底的至少一层被转移到接收衬底上。
这种类型的工艺形成了例如可以是SOI(Silicon On Insulator，绝缘体上硅)类型的晶片。
还可以将它们用于制备任何类型的多层晶片。
并且，所获得的晶片可具有一个或几个中间层(intermediate layers)，该中间层在最终晶片的表层(surface layer)与对应于接收衬底的基层(base layer)之间。
由此，SOI具有在接收衬底和表层之间的中间绝缘层(例如由SiO2构成)，该接收衬底和表层是由硅构成的。
这种转移工艺的一个例子是SMARTCUT(R)工艺，对这种类型的工艺的描述给出在Jean-Pierre Colinge的“绝缘体上硅技术：VSLI材料，第二版(Silicon-On-Insulator Technology：Materials to VSLI，2nd Edition)”一书中，“Kluwer Academic Publishers”出版，第50和51页。
这种类型的工艺可以用于生成如上所述的多层晶片。
它还可以用于生成具有极薄表层的晶片，具有几微米或更小的级别(order)的厚度。
要注意的是，在分离步骤期间的层转移伴随着在所形成的晶片周围生成近似环状的外围肩状物(approximately annular peripheral shoulder)是可能的。
这种类型的肩状物目前被称作环圈。
已观察到，在SMARTCUT(R)类型的工艺的框架中所进行的分离可由此产生环圈。
在图1中示意了这种类型的环圈。
该图显示了SOI类型的晶片10的边缘。
晶片10包括由单晶硅构成的表层101(其通常对应于所谓的晶片有用层)，该由单晶硅构成的表层101重叠了SiO2层102。
这两个层101和102被键合到对应于接触衬底的层103。例如，层103可由多晶硅构成。
层102对应于中间层，也就是，插入在晶片的表层101和它的基层103之间的层。
在该图中可以看见环圈110。
该环圈围绕晶片10的整个外围而延伸。这是从弱化的施主衬底来分离层101和102的步骤的结果。
该图还显示了中间层102在它的外围边缘1020是暴露的。
将会看出，中间层102的外围带(peripheral belt)的暴露可具有负面效果。
更准确地，在产生图1所示结果的分离步骤之后，通常对这种类型的晶片施加补充处理(complementary treatments)。
这种类型的补充处理的一个目的是改善晶片的表面状况(尤其是减小表面粗糙度)或改变一个或多个层的晶体结构，或者增强晶片的层之间的键合。
这种类型的处理可涉及晶片的化学侵蚀(chemical attack)和/或热处理。
例如，它可包括“stabox”步骤。
注意，按照本文的惯例，形成在晶片上的“stabox”步骤对应于下面的系列操作：
·晶片表面的氧化——该操作意欲在晶片表面上沉积氧化物层，该氧化物层在下一步热处理操作期间保护该表面，
·键合界面的稳定热处理(stabilisation heat treatment)——例如，通过在1100℃级别的温度下退火，
·沉积在晶片表面上的氧化物的还原——例如，通过在HF蚀刻类型的溶液中的化学侵蚀，该HF蚀刻类型的溶液具有浓度为10到20％的HF溶液。
已发现，当在如图1所示的SOI晶片上进行“stabox”类型的步骤时，晶片的中间层102被围绕其外围而侵蚀。
在图2中示意了这种效应。
该图显示，层102已受到朝着晶片的中心(在图2所示的情况中朝着右边)而去除材料的影响。
材料的这种去除是对在层102周围的外围带的侵蚀的结果，如前所述，该外围带是通过用于还原操作的蚀刻溶液而暴露的。
图2还显示了由于中间层的缩进而导致表层101伸出于该中间层之外，因为它的侧边缘超出了中间层的边缘。
这种外伸构造(overhanging configuration)可能是有害的。
尤其是，由此而外伸的层101的部分1010可能会倒塌和/或断裂。
这本身是一种缺陷。
如果该部分1010的一块(a piece of this portion 1010)被分离了，那么这一块也会形成对晶片的可能污染。
于是，这种被分离的块可被沉积在晶片的其中一个面上并损害它的表面状况(例如，通过划伤它或者保持附着于它)。
根据本发明的晶片旨在用于电子学、微电子学和光电子学，并且必须满足极其严格的表面状况规格。
因此，将会理解的是，图2中所示的外伸构造是一种缺陷。
还可看出的是，图2示意了“stabox”步骤的额外效应。
该图实际上表示了层101和102的弯曲(curvature)，这些晶片的边缘被抬高了并与基层103相分离。
该弯曲由此对应于晶片所经受的“stabox”步骤的额外效应，中间层缩进和产生外伸的不同效应(distinct effect)。
该额外效应是施加于晶片的不同层的热应力的结果，尤其是在晶片表面的氧化热处理期间。
晶片中的不同层并不具有相同的热膨胀系数，并且当它们暴露于较高的热预算(thermal budget)时并不以相同的方式而表现。
该额外效应由此导致层102和103在层102边缘处的部分分离。
还将注意到的是，在同一个氧化热处理期间，由于该分离而导致的在层102和103之间的空余空间被新的氧化物1021部分填充。
然而，将会注意到的是，该额外效应不是本发明所要解决问题的主要缺陷。
本发明旨在解决的缺陷涉及中间层102的收缩。
正如我们在上面已看到的，该缺陷可能是对晶片化学侵蚀的结果。
它还可能是对在中间层周围的外围带的不同类型侵蚀的结果，该在中间层周围的外围带对该侵蚀是敏感的。
由此可观察到在SOI氧化物的中间层所暴露的外围周围的侵蚀，如果该晶片已经受过长期的高温热处理，例如在批量处理晶片的炉子中。
还可能期望在晶片上进行这样的热处理，例如，以改变它们的一些层的晶体结构，或者减小晶片的表面粗糙度。
这种类型的长期的高温热处理通常在氢和/或氩的气氛中进行。
注意，在本文中，“高温”意味着超过950℃的级别的温度。
还应注意，“长期”意味着热处理所进行的持续时间大于几分钟。
引入如上所述缺陷的处理的另一个例子是在完成第一次“stabox”步骤并在晶片上抛光之后进行“stabox”步骤(例如在SOI类型的晶片上)的情形。
文献WO 01/15218披露了这种处理的非限定性例子。
该文献描述了对SOI类型的晶片的表面处理，涉及一系列的stabox/抛光/stabox类型的步骤。
图3a示意了在其上进行了第一次stabox步骤的SOI。
在该图中将看到，在抛光之后，层101和102的边缘形成了陡峭的斜面(steep bevel)。
并且，在该情形中的该斜面形状进一步暴露出中间层102；该暴露甚至大于图1中所示的情形。
图3b显示了同一个SOI，在第一次stabox步骤之后，在其上进行了抛光步骤和随后的第二次stabox步骤。
该图显示，这些新的步骤已改变了斜面形状。
但是中间层102仍然是暴露的，并且因此仍然会受到施加给晶片的后续处理的侵蚀。
因此，清楚的是，施加给多层晶片的处理(尤其是化学处理，和/或长期的高温热处理)会引入缺陷，对于该多层晶片，中间层围绕其外围边缘是暴露的。
本发明的目的是克服这些缺陷。
发明内容
为了达到该目的，本发明提出了一种用于处理多层晶片的环圈的工艺，该多层晶片通过层转移制成并包含选自半导体材料的材料，所述晶片至少包括在表面区(superficial region)和基层之间的中间层，其特征在于，所述工艺包括对晶片快速热退火(rapid thermal annealing)，以通过晶片表面的所述表面区的层而造成对所述中间层的外围边缘的重叠和封装(overlapping andencapsulation)，由此在晶片的后续处理步骤期间预防对晶片所述中间层的外围部分的侵蚀。
以下是这种工艺的优选的但非限定性的方面：
·在晶片的转移之后立即进行快速热退火，
·在额外处理步骤之后进行快速热退火，该额外处理步骤在晶片的转移和所述快速热退火之间，
·在1200℃级别的温度下进行快速热退火，
·进行快速热退火的持续时间少于3分钟，
·在氢和/或氩的气氛中进行快速热退火，
·晶片是SOI，
·使用SMARTCUT(R)类型的工艺来进行转移，
·对晶片的所述后续处理步骤包括化学侵蚀，或长期的高温热处理。
本发明还提出了由上述工艺所获得的相关晶片(associated wafer)。
附图说明
在参照附图而阅读了下述说明之后，本发明的其它方面、目的和优点将变得更清楚，在附图中，除了已参照现有技术而评论过的图1、2、3a和3b之外：
·图4是从SOI晶片边缘的扫描电子显微镜而得到的图，该SOI晶片边缘是根据本发明的第一实施例而处理的，以及
·图5是SOI晶片边缘的相似的图，该SOI晶片边缘是根据本发明的第二实施例而处理的(在该情形中，边缘代表“右”边缘，而晶片的“左”边缘显示在另一个图中)。
具体实施方式
注意，作为本说明的开端，本发明可适用的晶片可以是SOI晶片。
它还可以是满足下述两个条件的任意类型的多层晶片：
·使用转移方法(例如SMARTCUT(R)类型的工艺)而得到该晶片，以及
·晶片的至少一个中间层是横向(laterally)暴露的，并且可被后续处理(例如化学侵蚀或长期的高温热处理)围绕其外围而侵蚀，如果该中间层的外围是暴露的。
因此，根据本发明的工艺的出发点是典型地包含如图1所示的环圈的晶片。
根据本发明，为了通过晶片的表面区上的层而重叠并随后封装暴露的中间层的外围边缘，在这种类型的晶片上进行晶片的快速热退火。
使用了快速热退火(Rapid Thermal Annealing，RTA)类型的热处理。为了简便，在本文以下部分中该处理被称为RTA。
就本文介绍中所描述的问题而言，申请人观察到RTA在暴露的中间层中产生了十分有益的效果。
更准确地，RTA可使晶片的表层“下降(drop off)”(实际上，图1中的层101对应于SOI晶片情形中的单晶硅层)。
并且，该表层也重叠并封装了前面暴露出的中间层(图1中的层102)的外围。
这种重叠和封装效果示意在图4中。
图4示意了在暴露于stabox步骤之后在其上进行了RTA的SOI晶片的情形。
使stabox步骤在RTA之前的事实稳定了在接收衬底(层103)和施主衬底(层101和102)之间的键合界面。
在图4中可看到，中间层102完全被表层101封装了。由此保护了层102不会受到可能施加到晶片的后续热处理的影响。
在高温下进行短时间的RTA。
在处理SOI晶片的情形中，可以在1200℃级别的温度下进行少于3分钟的处理。
在氢和/或氩的气氛中进行该RTA。
还可以在已经分离了晶片之后立即进行RTA。
在这种情形中，在层103和晶片其余部分之间的键合界面没有通过热处理而稳定。
但是，由申请人进行的测试已表明，还可使用该实施例来获得中间层的重叠和封装效果，而不会使该键合界面退化。
图5是本发明的这一实施例的示意。
再次可见，表层101重叠并封装了中间层102，由此保护了该中间层102不受后续处理的影响。
还可以看出，RTA没有使层102和103之间的键合界面退化。
由此，可在已分离晶片之后立即使用RTA，或在后续步骤期间使用RTA。
尤其地，已看到可在stabox步骤之后进行RTA(参见图4)。
通常，在前面的步骤期间使用该RTA是保护中间层不受到可能施加到晶片的后续热处理步骤的影响的手段。
注意，本发明所涉及的晶片并不限于SOI晶片。
根据本发明，可以重叠并封装晶片中的几个中间层，而不是一个层。
通常，本发明的使用导致了层对晶片表面区的重叠和封装。尤其地，该层可以是晶片的表层，如上面所示意并评论的例子所示。
注意，在本发明的所有实施例中，RTA保护了晶片的中间层，所以然后可给该晶片施加如本文开头所提及的处理。
尤其地，根据本发明而处理的晶片可经受长期的高温热处理，而如果不使用本发明，这种类型的处理将会使中间层退化。
然而，要注意，在这种情形中，不应当在根据本发明的RTA和长期的高温热处理之间进行抛光步骤(可能是CMP)。
该抛光步骤至少会部分地破坏通过本发明而施加到中间层的保护，致使长期的高温热处理会使中间层退化。
Claims (11)
1.一种用于处理多层晶片的环圈的工艺，所述多层晶片通过层转移制成并包含选自半导体材料的材料，所述晶片至少包括在表面区和基层之间的中间层，其特征在于，所述工艺包括对晶片快速热退火，以通过晶片表面的所述表面区的层而造成对所述中间层的外围边缘的重叠和封装，由此在晶片的后续处理步骤期间预防对晶片所述中间层的外围部分的侵蚀。
2.如权利要求1所述的工艺，其特征在于，在晶片的转移之后立即进行所述快速热退火。
3.如权利要求1所述的工艺，其特征在于，在额外处理步骤之后进行所述快速热退火，所述额外处理步骤在晶片的转移和所述快速热退火之间。
4.如上述权利要求之一所述的工艺，其特征在于，在1200℃级别的温度下进行所述快速热退火。
5.如上述权利要求之一所述的工艺，其特征在于，进行所述快速热退火的持续时间少于3分钟。
6.如上述权利要求之一所述的工艺，其特征在于，在氢和/或氩的气氛中进行所述快速热退火。
7.如上述权利要求之一所述的工艺，其特征在于，所述晶片是SOI。
8.如上述权利要求之一所述的工艺，其特征在于，使用SMARTCUT(R)类型的工艺来进行所述转移。
9.如上述权利要求之一所述的工艺，其特征在于，所述晶片的后续处理步骤包括化学侵蚀，或长期的高温热处理。
10.一种通过层转移制成的、并包含选自半导体材料的材料的多层晶片，所述晶片至少包括被表面区(101)所覆盖的中间层，其特征在于，所述晶片的表面区的层重叠并封装了所述晶片的至少一个中间层(102)的外围边缘。
11.如前一权利要求所述的晶片，其特征在于，所述表面区的层(101)重叠并封装了所述晶片的几个中间层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0302623 | 2003-03-04 | ||
| FR0302623A FR2852143B1 (fr) | 2003-03-04 | 2003-03-04 | Procede de traitement preventif de la couronne d'une tranche multicouche |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1757097A true CN1757097A (zh) | 2006-04-05 |
| CN100490070C CN100490070C (zh) | 2009-05-20 |
Family
ID=32865218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800059654A Expired - Lifetime CN100490070C (zh) | 2003-03-04 | 2004-03-01 | 对多层晶片的环圈的预防性处理工艺 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6939783B2 (zh) |
| EP (1) | EP1599896B1 (zh) |
| JP (1) | JP4855245B2 (zh) |
| KR (1) | KR100806981B1 (zh) |
| CN (1) | CN100490070C (zh) |
| FR (1) | FR2852143B1 (zh) |
| TW (1) | TWI297176B (zh) |
| WO (1) | WO2004079801A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102396051A (zh) * | 2009-04-21 | 2012-03-28 | S.O.I.Tec绝缘体上硅技术公司 | 使绝缘体上硅衬底减薄的方法 |
| CN102792438A (zh) * | 2010-03-18 | 2012-11-21 | Soitec公司 | 精加工绝缘体上半导体型衬底的方法 |
| CN101877306B (zh) * | 2009-04-30 | 2014-12-17 | 海力士半导体有限公司 | 通过曝光工艺在晶片上制造图案的方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1827712B1 (en) * | 2004-11-08 | 2015-04-08 | Brewer Science, Inc. | Device for coating the outer edge of a substrate during microelectronics manufacturing |
| DE602004022882D1 (de) | 2004-12-28 | 2009-10-08 | Soitec Silicon On Insulator | Ner geringen dichte von löchern |
| FR2880988B1 (fr) | 2005-01-19 | 2007-03-30 | Soitec Silicon On Insulator | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE |
| FR2895563B1 (fr) | 2005-12-22 | 2008-04-04 | Soitec Silicon On Insulator | Procede de simplification d'une sequence de finition et structure obtenue par le procede |
| FR2941324B1 (fr) * | 2009-01-22 | 2011-04-29 | Soitec Silicon On Insulator | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| FR2943458B1 (fr) | 2009-03-18 | 2011-06-10 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type "silicium sur isolant" soi |
| FR3003997B1 (fr) | 2013-03-29 | 2015-03-20 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086011A (en) * | 1987-01-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Process for producing thin single crystal silicon islands on insulator |
| US4795718A (en) * | 1987-05-12 | 1989-01-03 | Harris Corporation | Self-aligned contact for MOS processing |
| FR2629636B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| JP2645478B2 (ja) * | 1988-10-07 | 1997-08-25 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH04129267A (ja) * | 1990-09-20 | 1992-04-30 | Fujitsu Ltd | 半導体基板およびその製造方法 |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| JPH07161948A (ja) * | 1993-12-10 | 1995-06-23 | Canon Inc | 半導体基体及びその製造方法 |
| US5723385A (en) * | 1996-12-16 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Wafer edge seal ring structure |
| JP3875375B2 (ja) * | 1997-10-06 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および半導体基板 |
| JP3846657B2 (ja) * | 1997-11-28 | 2006-11-15 | 株式会社Ｓｕｍｃｏ | 貼り合わせ基板およびその製造方法 |
| JPH11204452A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体基板の処理方法および半導体基板 |
| JP3887973B2 (ja) * | 1998-10-16 | 2007-02-28 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| JP2000299451A (ja) * | 1999-04-15 | 2000-10-24 | Matsushita Electric Works Ltd | Ｓｏｉウェハおよびその製造方法 |
| FR2797714B1 (fr) | 1999-08-20 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| JP4103391B2 (ja) * | 1999-10-14 | 2008-06-18 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| EP1170801B1 (en) * | 1999-10-14 | 2006-07-26 | Shin-Etsu Handotai Company Limited | Bonded wafer producing method |
| FR2827078B1 (fr) * | 2001-07-04 | 2005-02-04 | Soitec Silicon On Insulator | Procede de diminution de rugosite de surface |
| JP2003224247A (ja) * | 2002-01-29 | 2003-08-08 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハ及びｓｏｉウエーハの製造方法 |
| JP2003309253A (ja) * | 2002-02-18 | 2003-10-31 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハ及びｓｏｉウエーハの製造方法 |
-
2003
- 2003-03-04 FR FR0302623A patent/FR2852143B1/fr not_active Expired - Lifetime
-
2004
- 2004-02-20 US US10/784,040 patent/US6939783B2/en not_active Expired - Lifetime
- 2004-03-01 JP JP2006506406A patent/JP4855245B2/ja not_active Expired - Lifetime
- 2004-03-01 CN CNB2004800059654A patent/CN100490070C/zh not_active Expired - Lifetime
- 2004-03-01 WO PCT/IB2004/000940 patent/WO2004079801A1/en active Application Filing
- 2004-03-01 KR KR1020057016240A patent/KR100806981B1/ko active IP Right Grant
- 2004-03-01 EP EP04715980A patent/EP1599896B1/en not_active Expired - Lifetime
- 2004-03-03 TW TW093105459A patent/TWI297176B/zh not_active IP Right Cessation
-
2005
- 2005-06-22 US US11/157,956 patent/US7190029B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102396051A (zh) * | 2009-04-21 | 2012-03-28 | S.O.I.Tec绝缘体上硅技术公司 | 使绝缘体上硅衬底减薄的方法 |
| CN102396051B (zh) * | 2009-04-21 | 2015-05-06 | Soitec公司 | 使绝缘体上硅衬底减薄的方法 |
| CN101877306B (zh) * | 2009-04-30 | 2014-12-17 | 海力士半导体有限公司 | 通过曝光工艺在晶片上制造图案的方法 |
| CN102792438A (zh) * | 2010-03-18 | 2012-11-21 | Soitec公司 | 精加工绝缘体上半导体型衬底的方法 |
| CN102792438B (zh) * | 2010-03-18 | 2014-10-22 | Soitec公司 | 精加工绝缘体上半导体型衬底的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6939783B2 (en) | 2005-09-06 |
| KR100806981B1 (ko) | 2008-02-25 |
| JP2006519504A (ja) | 2006-08-24 |
| WO2004079801A1 (en) | 2004-09-16 |
| EP1599896B1 (en) | 2012-11-14 |
| US7190029B2 (en) | 2007-03-13 |
| EP1599896A1 (en) | 2005-11-30 |
| WO2004079801A8 (en) | 2005-04-07 |
| CN100490070C (zh) | 2009-05-20 |
| FR2852143B1 (fr) | 2005-10-14 |
| KR20050109521A (ko) | 2005-11-21 |
| FR2852143A1 (fr) | 2004-09-10 |
| US20040197963A1 (en) | 2004-10-07 |
| JP4855245B2 (ja) | 2012-01-18 |
| TWI297176B (en) | 2008-05-21 |
| US20050230754A1 (en) | 2005-10-20 |
| TW200501236A (en) | 2005-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1175498C (zh) | 复合部件及其分离方法和半导体衬底的制备方法 | |
| CN1868054A (zh) | 制备和组装基材的方法 | |
| CN1781188A (zh) | 用于同时得到一对由有用层覆盖的衬底的方法 | |
| JP4407127B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| CN1737994A (zh) | 在键合两个晶片之前的热处理 | |
| CN1930674A (zh) | 用于改进所剥离薄层质量的热处理 | |
| JP7256120B2 (ja) | 半導体装置の製造方法およびウエハ貼着構造体 | |
| CN1473361A (zh) | 制造含有粘接于-目标基片上的-薄层的-叠置结构的方法 | |
| CN1828830A (zh) | 在具有空位团的衬底中形成的薄层的转移的方法 | |
| CN1436369A (zh) | 制备衬底的方法以及使用该方法获得的衬底 | |
| CN1959952A (zh) | 再循环外延施予晶片的方法 | |
| CN1291464C (zh) | 提高半导体表面条件的方法及采用此方法制得的结构 | |
| CN101047170A (zh) | 半导体装置及其制造方法 | |
| CN1527357A (zh) | 应变半导体覆绝缘层型基底及其制造方法 | |
| CN1757097A (zh) | 对多层晶片的环圈的预防性处理工艺 | |
| CN1914709A (zh) | 由选自半导体材料的材料层形成的多层晶片的表面处理 | |
| JP2011181919A (ja) | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 | |
| CN1836320A (zh) | 由双面施予晶片生成半导体材料薄层的方法 | |
| CN1711629A (zh) | 快速热退火具有边缘的多层晶片的方法 | |
| JP2011103409A (ja) | ウェーハ貼り合わせ方法 | |
| CN1947240A (zh) | 制造芯片和相关支撑的方法 | |
| JP2008066500A (ja) | 貼り合わせウェーハおよびその製造方法 | |
| JP2007317878A (ja) | 半導体基板の製造方法 | |
| CN1228824C (zh) | 制造半导体装置的方法及半导体装置 | |
| JP2008277702A (ja) | Ｓｏｉ基板の製造方法及びｓｏｉ基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SUTAIKE INC. Free format text: FORMER NAME: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CP01 | Change in the name or title of a patent holder |
Address after: French Bernini Patentee after: SOITEC Address before: French Bernini Patentee before: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20090520 |