JPH07161948A - 半導体基体及びその製造方法 - Google Patents
半導体基体及びその製造方法Info
- Publication number
- JPH07161948A JPH07161948A JP31018993A JP31018993A JPH07161948A JP H07161948 A JPH07161948 A JP H07161948A JP 31018993 A JP31018993 A JP 31018993A JP 31018993 A JP31018993 A JP 31018993A JP H07161948 A JPH07161948 A JP H07161948A
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- JP
- Japan
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- semiconductor
- insulating film
- film
- semiconductor layer
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Abstract
(57)【要約】
【目的】 半導体基体外周部の膜はがれを防止して、信
頼性の高い半導体基体を提供し、これにより歩留まりの
高い半導体装置を作製可能とする。 【構成】 支持基体１０１上に、絶縁膜１０２、半導体
層１０３を順に積層して有する半導体基体において、少
なくとも前記絶縁膜１０２外周部が絶縁膜又は半導体層
からなる保護膜１０４で覆われていることを特徴とする
半導体基体。また、前記保護膜１０４は、半導体膜とし
ての多結晶シリコンであることを特徴とする半導体基
体。保護膜１０４で絶縁膜１０２の外周部が保護される
ため、後工程でエッチング処理されても、絶縁膜１０２
の外周部がエッチングされるおそれがなく、それによる
半導体層１０３のリフトオフ及び剥離も防止できる。
頼性の高い半導体基体を提供し、これにより歩留まりの
高い半導体装置を作製可能とする。 【構成】 支持基体１０１上に、絶縁膜１０２、半導体
層１０３を順に積層して有する半導体基体において、少
なくとも前記絶縁膜１０２外周部が絶縁膜又は半導体層
からなる保護膜１０４で覆われていることを特徴とする
半導体基体。また、前記保護膜１０４は、半導体膜とし
ての多結晶シリコンであることを特徴とする半導体基
体。保護膜１０４で絶縁膜１０２の外周部が保護される
ため、後工程でエッチング処理されても、絶縁膜１０２
の外周部がエッチングされるおそれがなく、それによる
半導体層１０３のリフトオフ及び剥離も防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体及びその製
造方法に関し、特に貼り合わせ方式のＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に関するもの
である。
造方法に関し、特に貼り合わせ方式のＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に関するもの
である。
【０００２】
【従来の技術】近年、高性能半導体素子として、ＳＯＩ
型半導体装置が盛んに研究されている。そのＳＯＩ基板
の作成方法として、（１）ＳＩＭＯＸ及び（２）Ｓｉ基
板の貼り合わせ方式が注目されている。
型半導体装置が盛んに研究されている。そのＳＯＩ基板
の作成方法として、（１）ＳＩＭＯＸ及び（２）Ｓｉ基
板の貼り合わせ方式が注目されている。
【０００３】図２は、従来例の半導体基体の製造工程を
示す概略断面図であり、図において、２０１は支持基
体、２０２は絶縁膜、２０３は半導体層である。
示す概略断面図であり、図において、２０１は支持基
体、２０２は絶縁膜、２０３は半導体層である。
【０００４】図２（２−１）は、貼り合わせＳＯＩ基板
を示し、支持基体２０１を、絶縁膜２０２を有する半導
体層２０３と貼り合わせて作製されたものである。
を示し、支持基体２０１を、絶縁膜２０２を有する半導
体層２０３と貼り合わせて作製されたものである。
【０００５】貼り合わせＳＯＩ基板では、界面特性を良
好にするため、半導体層２０３を熱酸化することによ
り、絶縁膜２０２を形成する。熱酸化により形成された
絶縁膜２０２は、ピンホールがなく、半導体層との界面
電荷が抑制される等の利点がある。
好にするため、半導体層２０３を熱酸化することによ
り、絶縁膜２０２を形成する。熱酸化により形成された
絶縁膜２０２は、ピンホールがなく、半導体層との界面
電荷が抑制される等の利点がある。
【０００６】
【発明が解決しようとしている課題】しかしながら、実
際に半導体層２０３にデバイスを形成させるプロセスを
考えた場合、表面側の絶縁膜をエッチングする際、ウェ
ハ外周部からエッチング液が浸み込み、図２（２−２）
に示すように、下側絶縁膜２０２もエッチングしてしま
い、半導体層２０３が支持基体２０１から浮いてしまう
ため、ウェハ外周部の半導体層２０３が物理的な強度に
対して弱くなるという現象が発生する。このため、外周
部の半導体層２０３が剥離してしまい、図２（２−２）
に示す様に、この剥離した半導体片２０４が半導体層２
０３に再付着することで、実デバイスに欠陥を誘発する
という問題点があった。
際に半導体層２０３にデバイスを形成させるプロセスを
考えた場合、表面側の絶縁膜をエッチングする際、ウェ
ハ外周部からエッチング液が浸み込み、図２（２−２）
に示すように、下側絶縁膜２０２もエッチングしてしま
い、半導体層２０３が支持基体２０１から浮いてしまう
ため、ウェハ外周部の半導体層２０３が物理的な強度に
対して弱くなるという現象が発生する。このため、外周
部の半導体層２０３が剥離してしまい、図２（２−２）
に示す様に、この剥離した半導体片２０４が半導体層２
０３に再付着することで、実デバイスに欠陥を誘発する
という問題点があった。
【０００７】すなわち、従来の貼り合わせ方式のＳＯＩ
基板の問題として、ウェハ外周部からの半導体層の膜ハ
ガレという問題があった。これはＳｉ基板の外周部の表
面性及び面とり等に起因し、支持基体に比較して半導体
層が小さくなるためである。
基板の問題として、ウェハ外周部からの半導体層の膜ハ
ガレという問題があった。これはＳｉ基板の外周部の表
面性及び面とり等に起因し、支持基体に比較して半導体
層が小さくなるためである。
【０００８】そのため、半導体層下の絶縁膜が、後工程
によりエッチングされ、半導体層がリフトオフされてし
まう。リフトオフされた半導体層は、パーティクルとし
て、半導体層表面に再付着し、欠陥を生じさせてしま
い、その結果、歩留りの高いＩＣをＳＯＩ基板で作成す
ることが困難となる問題があった。
によりエッチングされ、半導体層がリフトオフされてし
まう。リフトオフされた半導体層は、パーティクルとし
て、半導体層表面に再付着し、欠陥を生じさせてしま
い、その結果、歩留りの高いＩＣをＳＯＩ基板で作成す
ることが困難となる問題があった。
【０００９】［発明の目的］本発明の目的は、半導体基
体外周部の膜はがれを防止して、信頼性の高い半導体基
体を提供し、これにより歩留まりの高い半導体装置を作
製可能とすることにある。
体外周部の膜はがれを防止して、信頼性の高い半導体基
体を提供し、これにより歩留まりの高い半導体装置を作
製可能とすることにある。
【００１０】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、支持基体上に、絶縁膜、
半導体層を順に積層して有する半導体基体において、少
なくとも前記絶縁膜外周部が半導体又は絶縁膜の保護膜
で覆われていることを特徴とする半導体基体を提供する
ものである。
を解決するための手段として、支持基体上に、絶縁膜、
半導体層を順に積層して有する半導体基体において、少
なくとも前記絶縁膜外周部が半導体又は絶縁膜の保護膜
で覆われていることを特徴とする半導体基体を提供する
ものである。
【００１１】また、本発明は、半導体基体の製造方法に
おいて、支持基体上に絶縁膜を挟んで半導体層を有する
基体を形成し、前記絶縁膜及び半導体層の表面及び外周
部に保護膜を形成し、平面研磨により前記外周部のみに
前記保護膜を残す、ことを特徴とする半導体基体の製造
方法を手段とする。
おいて、支持基体上に絶縁膜を挟んで半導体層を有する
基体を形成し、前記絶縁膜及び半導体層の表面及び外周
部に保護膜を形成し、平面研磨により前記外周部のみに
前記保護膜を残す、ことを特徴とする半導体基体の製造
方法を手段とする。
【００１２】また、前記支持基体上に絶縁膜を挟んで半
導体層を有する基体の形成方法において、前記支持基体
に、前記絶縁膜を形成した半導体基体を貼り合わせ、表
面側の前記絶縁膜及び半導体基体の一部を除去する、こ
とにより形成することを特徴とし、また、前記支持基体
上に絶縁膜を挟んで半導体層を有する基体の形成方法に
おいて、第１の半導体基体上に陽極化成層、エピタキシ
ャル層、絶縁膜を順に形成した第１の基体を、支持基体
となる第２の基体に貼り合わせ、該貼り合わせた基体の
前記第１の半導体基体を除去して前記陽極化成層を露出
させ、選択的エッチングにより前記陽極化成層を除去す
る、ことにより形成することを特徴とする半導体基体の
製造方法である。
導体層を有する基体の形成方法において、前記支持基体
に、前記絶縁膜を形成した半導体基体を貼り合わせ、表
面側の前記絶縁膜及び半導体基体の一部を除去する、こ
とにより形成することを特徴とし、また、前記支持基体
上に絶縁膜を挟んで半導体層を有する基体の形成方法に
おいて、第１の半導体基体上に陽極化成層、エピタキシ
ャル層、絶縁膜を順に形成した第１の基体を、支持基体
となる第２の基体に貼り合わせ、該貼り合わせた基体の
前記第１の半導体基体を除去して前記陽極化成層を露出
させ、選択的エッチングにより前記陽極化成層を除去す
る、ことにより形成することを特徴とする半導体基体の
製造方法である。
【００１３】
【作用】本発明によれば、エッチングされてしまう絶縁
膜を、他種の絶縁膜又は半導体層により被覆して保護す
ることで、半導体層の膜ハガレを防止し、高歩留りのＩ
Ｃを作製できるＳＯＩ基板を提供するものである。
膜を、他種の絶縁膜又は半導体層により被覆して保護す
ることで、半導体層の膜ハガレを防止し、高歩留りのＩ
Ｃを作製できるＳＯＩ基板を提供するものである。
【００１４】更に、この被覆膜をＳＯＩ基板作成の最終
研磨工程直前にウェハ全面に被覆した後、最終研磨を行
うことで、工程数増加を最小にしたＳＯＩ基板の作製方
法を提供するものである。
研磨工程直前にウェハ全面に被覆した後、最終研磨を行
うことで、工程数増加を最小にしたＳＯＩ基板の作製方
法を提供するものである。
【００１５】
【実施例】［実施例１］図１は、本発明の好適な実施態
様例の半導体基体を示す図であり、（１−１）は上面
図、（１−２）は（１−１）のＡ−Ａ’断面図である。
図において、１０１は支持基体、１０２は絶縁膜、１０
３は半導体層、１０４は本発明の特徴である保護膜であ
り、絶縁膜又は半導体膜である。
様例の半導体基体を示す図であり、（１−１）は上面
図、（１−２）は（１−１）のＡ−Ａ’断面図である。
図において、１０１は支持基体、１０２は絶縁膜、１０
３は半導体層、１０４は本発明の特徴である保護膜であ
り、絶縁膜又は半導体膜である。
【００１６】本発明においては、絶縁膜１０２を被覆す
る保護膜１０４が形成されているため、下側絶縁膜１０
２がエッチングされることは無く、その結果、半導体片
も発生しないため、ＳＯＩデバイスを高歩留りで得るこ
とができる。
る保護膜１０４が形成されているため、下側絶縁膜１０
２がエッチングされることは無く、その結果、半導体片
も発生しないため、ＳＯＩデバイスを高歩留りで得るこ
とができる。
【００１７】次に、本発明の具体的なＳＯＩ基板の作成
方法について図３を用いて説明する。
方法について図３を用いて説明する。
【００１８】まず、半導体層となる半導体基体３０３を
熱酸化し、絶縁膜３０２を形成する。
熱酸化し、絶縁膜３０２を形成する。
【００１９】これを支持基体３０１となる例えば半導体
基体３０１と貼り合わせる（３−１図）。
基体３０１と貼り合わせる（３−１図）。
【００２０】続いて、貼り合わせた基体に熱処理を加え
ることで強度が向上する。支持基体３０１を半導体層３
０３と同一成分とすることにより熱膨張係数等に差が生
じないため高温の熱処理（８００℃以上）が可能とな
る。
ることで強度が向上する。支持基体３０１を半導体層３
０３と同一成分とすることにより熱膨張係数等に差が生
じないため高温の熱処理（８００℃以上）が可能とな
る。
【００２１】次に半導体層３０３側より研削を行い、半
導体層３０３を〜５μｍ程度まで薄膜化する。研削の方
法としては、バックグラインダーを用いた物理的な研削
であってもエッチング液を用いた化学的な研削であって
もよいし、交互に用いてもよい（３−２図）。
導体層３０３を〜５μｍ程度まで薄膜化する。研削の方
法としては、バックグラインダーを用いた物理的な研削
であってもエッチング液を用いた化学的な研削であって
もよいし、交互に用いてもよい（３−２図）。
【００２２】この後に、保護膜３０４を形成する。例え
ば、半導体層３０３がシリコンである場合、保護膜３０
４としてはアモルファスシリコンや多結晶シリコンを用
いると、後工程での熱処理のストレスも小さいため、良
好の基体ができる。
ば、半導体層３０３がシリコンである場合、保護膜３０
４としてはアモルファスシリコンや多結晶シリコンを用
いると、後工程での熱処理のストレスも小さいため、良
好の基体ができる。
【００２３】保護膜３０４としての多結晶シリコンの成
膜は、〜６００℃、〜３０Ｔｏｒｒ、ＳｉＨ2 Ｃｌ2 を
用いればＬＰ−ＣＶＤ法で可能である。
膜は、〜６００℃、〜３０Ｔｏｒｒ、ＳｉＨ2 Ｃｌ2 を
用いればＬＰ−ＣＶＤ法で可能である。
【００２４】またアモルファスシリコンを保護膜として
成膜する場合は、〜２５０℃、〜０．２Ｔｏｒｒ、Ｓｉ
Ｈ4 ／Ｈ2 のグロー放電を用いればＰ−ＣＶＤ法で可能
である。
成膜する場合は、〜２５０℃、〜０．２Ｔｏｒｒ、Ｓｉ
Ｈ4 ／Ｈ2 のグロー放電を用いればＰ−ＣＶＤ法で可能
である。
【００２５】保護膜の膜厚としては、側壁に〜１０００
Åも付着すれば十分である（３−３図）。
Åも付着すれば十分である（３−３図）。
【００２６】最後に研削を施す。ここでの研削は、支持
基体３０１を基準に平面度を出し、半導体層３０３上の
保護膜３０４を研削除去することにより、図１に示すＳ
ＯＩ基板が得られる。
基体３０１を基準に平面度を出し、半導体層３０３上の
保護膜３０４を研削除去することにより、図１に示すＳ
ＯＩ基板が得られる。
【００２７】［実施例２］実施例１では、単純な貼り合
わせ方式のＳＯＩ基板の製造方法について説明した。
わせ方式のＳＯＩ基板の製造方法について説明した。
【００２８】本発明の適用範囲としては、選択エッチン
グを用いる貼り合わせＳＯＩ基板でも同様に可能であ
る。
グを用いる貼り合わせＳＯＩ基板でも同様に可能であ
る。
【００２９】例えば、陽極化成層を用いた選択エッチン
グによるＳＯＩ基板の製造方法について図４を用いて説
明する。
グによるＳＯＩ基板の製造方法について図４を用いて説
明する。
【００３０】図４において、４０５はＰ+ 基板であり、
４０６はこれを陽極化成して作成した化成層である。陽
極化成の方法は、ＨＦ／Ｃ2 Ｈ5 ＯＨ溶液中で、〜１．
０Ａ／ｗａｆｅｒの電流を流すことで、〜１μｍ／ｍｉ
ｎ程度の化成層を形成することができる。
４０６はこれを陽極化成して作成した化成層である。陽
極化成の方法は、ＨＦ／Ｃ2 Ｈ5 ＯＨ溶液中で、〜１．
０Ａ／ｗａｆｅｒの電流を流すことで、〜１μｍ／ｍｉ
ｎ程度の化成層を形成することができる。
【００３１】続いて、この化成層上にエピタキシャル層
４０３を形成させる。次にこのエピタキシャル層を熱酸
化することで、絶縁膜４０２を形成する（４−１図）。
４０３を形成させる。次にこのエピタキシャル層を熱酸
化することで、絶縁膜４０２を形成する（４−１図）。
【００３２】この絶縁膜４０２を、支持基体４０１と貼
り合わせる。前述の実施例では、半導体基板を支持基体
としたが、本実施例では石英基板を用いても良い。但
し、熱膨張係数が大きく異なるため、高温で熱処理する
ことはできない。そのため、〜４００℃で１００時間程
度熱処理することで、高温処理と同程度の強度を得る
（４−２図）。
り合わせる。前述の実施例では、半導体基板を支持基体
としたが、本実施例では石英基板を用いても良い。但
し、熱膨張係数が大きく異なるため、高温で熱処理する
ことはできない。そのため、〜４００℃で１００時間程
度熱処理することで、高温処理と同程度の強度を得る
（４−２図）。
【００３３】続いて、Ｐ+ 基板４０５側から研削を行
い、化成層４０６を露呈させる。これを選択エッチング
液（ＨＦ／Ｈ2 Ｏ2 ≒１／５）によりエッチングする。
これにより、選択的に化成層４０６のみがエッチングさ
れ、エピタキシャル層４０３のみが残る。
い、化成層４０６を露呈させる。これを選択エッチング
液（ＨＦ／Ｈ2 Ｏ2 ≒１／５）によりエッチングする。
これにより、選択的に化成層４０６のみがエッチングさ
れ、エピタキシャル層４０３のみが残る。
【００３４】これに、保護膜４０４として、多結晶シリ
コンを成膜することにより、絶縁膜４０２の側壁に保護
膜４０４が形成される（４−３図）。
コンを成膜することにより、絶縁膜４０２の側壁に保護
膜４０４が形成される（４−３図）。
【００３５】最後に実施例１と同様に半導体層４０３研
磨を行うことにより、図１に示した外周部のみに保護膜
４０４を有するＳＯＩ基板が形成できる。
磨を行うことにより、図１に示した外周部のみに保護膜
４０４を有するＳＯＩ基板が形成できる。
【００３６】なお、上述した保護膜に用いる半導体とし
ては、上述したアモルファスシリコン、多結晶シリコン
に限ることはなく、後工程でのエッチングに耐性のある
ものであれば良い。
ては、上述したアモルファスシリコン、多結晶シリコン
に限ることはなく、後工程でのエッチングに耐性のある
ものであれば良い。
【００３７】また、保護膜として絶縁膜を用いる場合
は、シリコン窒化膜（Ｓｉx Ｎy ），シリコン酸化窒化
膜（Ｓｉx Ｏy Ｎz ），シリコン酸化膜（Ｓｉx Ｏy ）
等の絶縁膜を、ＣＶＤ法、スパッタ法、又は熱処理する
ことにより形成することができ、これにより同様の効果
を得ることができる。
は、シリコン窒化膜（Ｓｉx Ｎy ），シリコン酸化窒化
膜（Ｓｉx Ｏy Ｎz ），シリコン酸化膜（Ｓｉx Ｏy ）
等の絶縁膜を、ＣＶＤ法、スパッタ法、又は熱処理する
ことにより形成することができ、これにより同様の効果
を得ることができる。
【００３８】
【発明の効果】以上説明したように、ＳＯＩ基板の絶縁
層側壁に保護膜を設けることで、高歩留りのＳＯＩデバ
イスを作成することが可能となる効果が得られる。
層側壁に保護膜を設けることで、高歩留りのＳＯＩデバ
イスを作成することが可能となる効果が得られる。
【００３９】更に、保護膜を多結晶シリコン等の導電性
膜（半導体膜含）とした場合、ＳＯＩデバイス作成中に
用いられる、イオン注入、ＲＩＥといったプロセスにお
いて、ウェハ面内均一性に優れた処理が可能となる。こ
れは、ＳＯＩ基板の場合、絶縁膜上に半導体膜が形成さ
れているため、半導体膜がチャージアップを起こし均一
性が劣化するという問題があったが、本発明では、絶縁
膜側壁に多結晶シリコンを用いることで、支持基体と半
導体層が接続されているためチャージアップ等の発生を
防止できるという効果も得られる。
膜（半導体膜含）とした場合、ＳＯＩデバイス作成中に
用いられる、イオン注入、ＲＩＥといったプロセスにお
いて、ウェハ面内均一性に優れた処理が可能となる。こ
れは、ＳＯＩ基板の場合、絶縁膜上に半導体膜が形成さ
れているため、半導体膜がチャージアップを起こし均一
性が劣化するという問題があったが、本発明では、絶縁
膜側壁に多結晶シリコンを用いることで、支持基体と半
導体層が接続されているためチャージアップ等の発生を
防止できるという効果も得られる。
【図１】本発明を実施したＳＯＩ基板の構造を示す図。
【図２】従来例のＳＯＩ基板の断面図。
【図３】本発明の実施例１のＳＯＩ基板の製造工程断面
図。
図。
【図４】本発明の実施例２のＳＯＩ基板の製造工程断面
図。
図。
１０１，２０１，３０１，４０１は支持基体 １０２，２０２，３０２，４０２は絶縁膜 １０３，２０３，３０３，４０３は半導体層 １０４，３０４，４０４は、本発明の特徴である保護膜 ２０４は半導体片（パーティクル）
Claims (7)
- 【請求項１】 支持基体上に、絶縁膜、半導体層を順に
積層して有する半導体基体において、 少なくとも前記絶縁膜外周部を半導体又は絶縁物の保護
膜で覆ったことを特徴とする半導体基体。 - 【請求項２】 支持基体上に絶縁膜が形成され、その上
に半導体層が形成されており、前記半導体層が前記支持
基体より小さく形成された基体において、 少なくとも前記絶縁膜外周部を半導体又は絶縁物の保護
膜で覆ったことを特徴とする半導体基体。 - 【請求項３】 前記保護膜としての半導体膜が、多結晶
シリコンであることを特徴とする請求項１又は２に記載
の半導体基体。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体基体の製造方法において、 支持基体上の絶縁膜上に半導体層を有する基体を形成
し、 前記絶縁膜及び半導体層の表面及び外周部に半導体の保
護膜を形成し、 平面研磨により前記外周部のみに前記保護膜を残す、こ
とを特徴とする半導体基体の製造方法。 - 【請求項５】 前記保護膜が、絶縁膜である請求項４に
記載の半導体基体の製造方法。 - 【請求項６】 前記支持基体上の絶縁膜上に半導体層を
有する基体の形成方法において、 前記支持基体に、前記絶縁膜を形成した半導体基体を貼
り合わせ、表面側の前記絶縁膜及び半導体基体の一部を
除去する、ことにより形成することを特徴とする請求項
４又は５に記載の半導体基体の製造方法。 - 【請求項７】 前記支持基体上の絶縁膜上に半導体層を
有する基体の形成方法において、 第１の半導体基体上に陽極化成層、エピタキシャル層、
絶縁膜を順に形成した第１の基体の前記絶縁膜側を、支
持基体となる第２の基体に貼り合わせ、該貼り合わせた
基体の前記第１の半導体基体を除去して前記陽極化成層
を露出させ、選択的エッチングにより前記陽極化成層を
除去することにより、前記支持基体上に前記絶縁膜及び
前記エピタキシャル層を有する基体を形成することを特
徴とする請求項４又は５に記載の半導体基体の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31018993A JPH07161948A (ja) | 1993-12-10 | 1993-12-10 | 半導体基体及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31018993A JPH07161948A (ja) | 1993-12-10 | 1993-12-10 | 半導体基体及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161948A true JPH07161948A (ja) | 1995-06-23 |
Family
ID=18002253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31018993A Pending JPH07161948A (ja) | 1993-12-10 | 1993-12-10 | 半導体基体及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161948A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2852143A1 (fr) * | 2003-03-04 | 2004-09-10 | Soitec Silicon On Insulator | Procede de traitement preventif de la couronne d'une tranche multicouche |
| US7105451B2 (en) | 2003-09-17 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device |
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1993
- 1993-12-10 JP JP31018993A patent/JPH07161948A/ja active Pending
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