CN110752218A - 一种多层soi及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 109
- 239000010703 silicon Substances 0.000 claims abstract description 109
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 108
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 21
- 238000000227 grinding Methods 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 7
- 230000007797 corrosion Effects 0.000 claims description 7
- 238000005260 corrosion Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 128
- 235000012431 wafers Nutrition 0.000 description 65
- 238000005516 engineering process Methods 0.000 description 13
- 238000001994 activation Methods 0.000 description 8
- 230000004913 activation Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 3
- 238000000678 plasma activation Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910021642 ultra pure water Inorganic materials 0.000 description 2
- 239000012498 ultrapure water Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种多层SOI及其制备方法,所述多层SOI包括:所述多层SOI的顶层为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的衬底为硅层。本发明的多层SOI及其制备方法,制备过程简单易行,可以制造顶硅厚度较薄的多层SOI材料,最薄可至0.05μm;并且,顶硅具有膜厚均匀性好、缺陷密度低等优点。此外,本发明提供的多层SOI的应力极小,具有较高的可靠性,同时可以消除传统多层SOI的顶层硅的表面损伤层,技术效果优良。
Description
技术领域
本发明涉及微电子技术领域,尤其涉及一种多层SOI及其制备方法。
背景技术
绝缘衬底上的硅(Silicon-On-Insulator,SOI)是一种具有独特的“Si/绝缘层/Si”三层结构的新型硅基半导体材料。SOI技术在顶层硅和背衬底之间引入了一层绝缘埋层,通过绝缘埋层实现了器件和衬底的全介质隔离。
在SOI的三层结构中,表面层是薄薄的单晶硅,用于制造器件;中间层是依托在体硅上的绝缘材料,这种绝缘材料和硅越接近越好,所以,绝缘层通常为二氧化硅层,称为氧化埋层(BOX层)。SOI技术可以实现集成电路中元器件的介质隔离,彻底消除了体硅CMOS电路中的寄生闩锁效应;并且,采用SOI技术制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。
目前,对于MEMS(微机电系统)制造来说,SOI硅片是一种有前途的材料。当CMOS尺寸不断降低,超越CMOS技术的新型器件结构和系统架构不断涌现,使“传统”的SOI不断发展到如今使用的带有空腔的SOI,再发展为带有空腔、沟道隔离和硅通孔的SOI。MEMS结构设计越来越复杂,对SOI顶层膜厚及质量的要求越来越高。
然而,传统技术制造的SOI的顶层膜厚无法满足器件需求,且SOI内部的应力也会较大,亟待改进。
发明内容
本发明的目的在于提供一种多层SOI及其制备方法,可以降低多层SOI的应力,且顶硅的膜厚均匀性好、缺陷密度低。
本发明的一方面提供一种多层SOI,所述多层SOI的顶层为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的衬底为硅层。
可选地,所述多层SOI中的氧化层的厚度为20nm~2μm,所述多层SOI中的顶层硅的厚度为0.05μm~20μm,所述顶层硅的电阻率为0.01ohm.cm~1000ohm.cm。
本发明的另一方面提供一种多层SOI的制备方法,包括:将第一SOI硅片和第二SOI硅片进行键合、退火,得键合片;其中,所述键合条件为:常温,等离子激活时间0~100s;所述退火条件为:退火温度在900~1200℃,退火时间1~8h;对所述键合片的边缘进行倒角,然后使用机械减薄将所述键合片的顶层硅减薄至预定厚度;使用四甲基氢氧化铵腐蚀去除机械减薄后的所述键合片的顶层硅,从而使所述键合片的表面为氧化层;其中,TMAH浓度为5%~30%,腐蚀温度在60~90℃,腐蚀时间为0.5~10h;使用氢氟酸腐蚀100~8000s去除所述键合片的表面氧化层,并使用SC1/SC2清洗,得到多层SOI。
可选地,所述第一SOI硅片为薄膜SOI硅片外延加工后得到的外延硅片;其中,所述第二SOI硅片为图形SOI或键合SOI氧化后得到的氧化硅片。
可选地,所述第一SOI硅片为薄膜SOI硅片外延加工后再进行氧化得到的氧化硅片;其中,所述第二SOI硅片为图形SOI或键合SOI;或者,所述第二SOI硅片为图形SOI或键合SOI氧化后得到的氧化硅片,氧化温度为800℃~1500℃。
可选地,外延层生长厚度为0μm~20μm,外延层电阻率为0.01ohm.cm~1000ohm.cm。
可选地,所述倒角为两步倒角,其中,第一步倒角使用砂轮目数为600~1000目,第二步倒角使用砂轮目数为1000~2000目。
可选地,倒角终止位置在所述键合片的顶层氧化层下方1~50μm。
可选地,所述机械减薄为两步减薄,其中,第一步减薄砂轮目数为600~1000目;第二步减薄砂轮目数为6000~10000目。
可选地,所述预定厚度为20um~50um。
本发明的多层SOI及其制备方法,制备过程简单易行,可以制造顶硅厚度较薄的多层SOI材料,最薄可至0.05μm;并且,顶硅具有膜厚均匀性好、缺陷密度低等优点。此外,本发明提供的多层SOI的应力极小,具有较高的可靠性,同时可以消除传统多层SOI的顶层硅的表面损伤层,技术效果优良。
附图说明
通过下面结合附图进行的详细描述,本发明的上述和其它目的、特点和优点将会变得更加清楚,其中:
图1为本发明实施例的多层SOI的制备方法的流程图;
图2为本发明实施例的多层SOI的制备示意图。
具体实施方式
现在,将参照附图更充分地描述不同的示例实施例,其中,一些示例性实施例在附图中示出。
下面参照图1和图2描述本发明实施例的多层SOI及其制备方法。
实施例一。
本实施例提供一种多层SOI,多层SOI的顶层为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的衬底为硅层。
例如,所述多层SOI整体可为“Si/氧化层/Si/氧化层/Si”五层结构,也可为“Si/氧化层/Si/氧化层/Si/氧化层/Si”七层结构,还可为“Si/氧化层/Si/氧化层/Si/氧化层/Si/氧化层/Si”九层结构,依此类推。
作为示例,所述多层SOI中的氧化层的厚度为0.5μm,所述多层SOI中的顶层硅的厚度为1μm,所述顶层硅的电阻率为0.01ohm.cm~1000ohm.cm。
参照图1和图2,本实施例还提供一种多层SOI的制备方法,包括:
在步骤S10,将第一SOI硅片和第二SOI硅片进行键合、退火,得键合片。
这里,所述第一SOI硅片为薄膜SOI硅片外延加工后得到的外延硅片。
作为示例,所述薄膜SOI硅片为通过热微波技术得到的8寸薄膜SOI硅片。根据膜厚要求,选择性通过外延技术在薄膜SOI上生长外延层。例如,外延加工生长的外延层厚度和薄膜SOI的顶层硅的厚度总和为1μm,外延层电阻率为10ohm.cm。
这里,所述第二SOI硅片为图形SOI或键合SOI(Bonding SOI)氧化后得到的氧化硅片。也就是说,所述氧化硅片是在所述图形SOI或键合SOI表面形成氧化层得到的。作为示例,所述氧化硅片具有“氧化层/Si/氧化层/Si/氧化层”五层结构。
优选地,所述氧化层为二氧化硅(SiO2)。
作为示例,所述图形SOI为通过热微波技术得到的8寸图形SOI。
根据膜厚要求,在所述图形SOI表层生长氧化层。作为示例,采用SC1/SC2对所述图形SOI进行湿法清洗,采用湿氧氧化的方式对清洗后的图形SOI进行氧化,氧化温度为1000℃,氧化层的厚度为0.5μm。
这里,SC1为氨水、双氧水和超纯水的混合溶液,用于去除表面颗粒;SC2为盐酸、双氧水和超纯水的混合溶液,用于清洗金属污染。
作为示例,所述薄膜SOI的晶向选择为<100>、<110>或<111>,尺寸选择为6~12寸;所述图形SOI的晶向选择为<100>、<110>或<111>,尺寸选择为6~12寸;所述键合SOI的晶向选择为<100>、<110>或<111>,尺寸选择为6~12寸。
可以理解,所述第一SOI硅片和第二SOI硅片的尺寸相同。
这里,所述键合片具有八层结构,依次为:所述外延硅片的背衬底硅层(即,所述薄膜SOI的背衬底硅层),记为第一层;所述外延硅片的BOX层(即,所述薄膜SOI的BOX层,例如SiO2层),记为第二层;所述外延硅片的顶层硅(即,所述薄膜SOI的顶层硅外延生长后的硅层),记为第三层;所述氧化硅片的顶层氧化层,记为第四层;所述氧化硅片的第一硅层(即,所述图形SOI的顶层硅),记为第五层;所述氧化硅片的BOX层(即,所述图形SOI的BOX层),记为第六层;所述氧化硅片的第二硅层(即,所述图形SOI的背衬底硅层),记为第七层;所述氧化硅片的背衬底氧化层,记为第八层。
作为示例,所述键合条件为:常温,等离子激活时间30s+0s,即:第二SOI硅片激活时间为30s,第一SOI硅片激活时间为0s;所述退火条件为:退火温度在1100℃,退火时间2h,气氛为氮气或氧气,流量为0.01~20升/分钟。
在本实施例中,选取的退火温度可有效减缓硅片原生缺陷的生长,极好的改善SOI硅片的品质。
在步骤S20,对所述键合片的边缘进行倒角,然后使用机械减薄将所述键合片的顶层硅减薄到预定厚度。
所述倒角为两步倒角,优选地,第一步倒角使用砂轮目数为800目,第二步倒角使用砂轮目数为1500目。
优选地,倒角终止位置在所述键合片的第四层(即,所述键合片从上至下的第二个氧化层)下方30μm。
本实施例通过边缘倒角的方式,对边缘键合力弱的区域进行了清除,从而有效消除SOI边缘应力,增强整体键合片的键合力,改善整体键合质量。
所述机械减薄为两步减薄,其中,第一步减薄砂轮目数为700目;第二步减薄砂轮目数为8000目。
这里,机械减薄将所述键合片的顶层硅减薄至预定厚度。作为示例,使用机械减薄将所述键合片的顶层硅减薄到25μm。
在步骤S30,使用四甲基氢氧化铵(TMAH)腐蚀去除机械减薄后的所述键合片的顶层硅。
优选地,TMAH浓度为25%,腐蚀温度在80℃,腐蚀时间为1.5h。本实施例通过TMAH腐蚀来消除传统多层SOI表面的损伤层,腐蚀会终止在氧化层界面,且不会带来应力。
可以理解,TMAH腐蚀掉所述键合片的顶层硅所残留Si,使所述键合片的表面为氧化层。
在步骤S40,使用氢氟酸(HF)腐蚀1800s去除键合片的表面氧化层,并使用SC1/SC2清洗,得到多层SOI。
本实施例通过HF酸腐蚀的方式,有效去除了所述键合片的第二层和第八层,保证硅的纯度、电学参数可靠;经过SC1/SC2清洗后,得到了良好的表面状态。
本实施例制备的多层SOI与传统的多层SOI之间的性能对比结果如表1所示。
表1:本实施例的多层SOI与传统多层SOI的性能对比结果
本实施例的多层SOI | 传统多层SOI | |
顶硅最薄厚度 | 1μm | 2μm |
表面是否带有损伤层 | 无 | 有 |
由表1可知:本实施例的多层SOI的性能优于传统多层SOI。
本实施例提供的多层SOI,每层的器件层硅晶向、电阻率及厚度可以根据需求自定义,且多层SOI中的氧化层厚度可以根据需求自定义。此外,本实施例提供的多层SOI的制备方法,制备过程简单易行,可以制造顶硅厚度较薄的多层SOI材料,最薄可至0.05μm;并且,顶硅具有膜厚均匀性好、缺陷密度低等优点。此外,本实施例制备的多层SOI的应力极小,具有较高的可靠性,同时可以消除传统多层SOI的顶层硅的表面损伤层,技术效果优良。
实施例二。
本实施例提供一种多层SOI,多层SOI的顶层硅为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的背衬底为硅层。
作为示例,所述多层SOI中的氧化层的厚度为1μm,所述多层SOI中的顶层硅的厚度为2μm,所述顶层硅的电阻率为8ohm.cm~12ohm.cm。
本实施例还提供一种多层SOI的制备方法,包括:
在步骤S10,将第一SOI硅片和第二SOI硅片进行键合、退火,得键合片。
这里,所述第一SOI硅片为薄膜SOI硅片外延加工后再进行氧化1μm得到的氧化硅片,氧化温度为1050℃。
作为示例,所述薄膜SOI硅片为通过热微波技术得到的8寸薄膜SOI硅片。根据膜厚要求,选择性通过外延技术在薄膜SOI上生长外延层,然后在外延层上生长氧化层。例如,外延加工生长的外延层厚度与薄膜SOI硅片的顶层硅厚度的总和为2μm,外延层电阻率为0.02ohm.cm。
这里,所述第二SOI硅片为图形SOI或键合SOI。
作为示例,所述图形SOI为通过热微波技术得到的8寸图形SOI。
作为示例,采用SC1/SC2对所述图形SOI进行湿法清洗,然后将清洗后的图形SOI用于键合。
作为示例,所述键合条件为:常温,等离子激活时间0s+30s,即第二SOI硅片激活时间为0s,第一SOI硅片激活时间为30s;所述退火条件为:退火温度在1100℃,退火时间2h,气氛为氮气或氧气,流量为10升/分钟。
在步骤S20,对所述键合片的边缘进行倒角,然后使用机械减薄将所述键合片的顶层硅减薄到预定厚度。
所述倒角为两步倒角,优选地,第一步倒角使用砂轮目数为600目,第二步倒角使用砂轮目数为1200目。
优选地,倒角终止位置在所述键合片的第四层下方30μm。
所述机械减薄为两步减薄,其中,第一步减薄砂轮目数为800目;第二步减薄砂轮目数为6000目。
作为示例,使用机械减薄将所述键合片的顶层硅减薄到25μm。
在步骤S30,使用四甲基氢氧化铵腐蚀去除机械减薄后的所述键合片的顶层硅。
优选地,TMAH浓度为25%,腐蚀温度在80℃,腐蚀时间为1.5h。
在步骤S40,使用氢氟酸腐蚀3400s去除键合片的表面氧化层,并使用SC1/SC2清洗,得到多层SOI。
本实施例制备的多层SOI与传统的多层SOI之间的性能对比结果如表2所示。
表2:本实施例的多层SOI与传统多层SOI的性能对比结果
本实施例的多层SOI | 传统多层SOI | |
膜厚均匀性 | 0.8% | <5% |
表面是否带有损伤层 | 无 | 有 |
由表2可知:本实施例的多层SOI的性能优于传统多层SOI。
应当理解,本实施例中与实施例一相同的部分,不再赘述。
实施例三。
本实施例提供一种多层SOI,多层SOI的顶层硅为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的背衬底为硅层。
作为示例,所述多层SOI中的氧化层的厚度为2μm,所述多层SOI中的顶层硅的厚度为5μm,所述顶层硅的电阻率为0.01ohm.cm~1000ohm.cm。
本实施例还提供一种多层SOI的制备方法,包括:
在步骤S10,将所述外延硅片和所述氧化硅片进行键合、退火,得键合片。
这里,所述第一SOI硅片为薄膜SOI硅片外延加工后再进行氧化得到的氧化硅片,氧化温度为1100℃。
作为示例,所述薄膜SOI硅片为通过热微波技术得到的8寸薄膜SOI硅片。根据膜厚要求,选择性通过外延技术在薄膜SOI上生长外延层,然后在外延层上生长氧化层,氧化层厚度为0.3μm。例如,外延加工生长的外延层厚度与薄膜SOI硅片的顶层硅厚度的总和为5μm,外延层电阻率为0.5ohm.cm。
这里,所述第二SOI硅片为图形SOI或键合SOI氧化1.7μm后得到的氧化硅片。
可以理解,所述多层SOI中的氧化层的厚度为2μm,具体为一个氧化层0.3μm与另一个氧化层1.7μm之和,所对应的键合激活时间分别为5s(氧化层0.3μm)+25s(氧化层1.7μm)。作为示例,第一SOI硅片生长0.3μm氧化层,第二SOI硅片生长1.7μm氧化层;或者,第一SOI硅片生长1.7μm氧化层,第二SOI硅片生长0.3μm氧化层,但氧化层厚度与键合激活时间需对应。
作为示例,所述图形SOI为通过热微波技术得到的8寸图形SOI。
作为示例,采用SC1/SC2对所述图形SOI进行湿法清洗,然后进行湿法氧化,氧化温度为1100℃。
作为示例,所述键合条件为:常温,等离子激活时间25s+5s,即第二SOI硅片激活时间为25s,第一SOI硅片激活时间为5s;所述退火条件为:退火温度在1100℃,退火时间2h,气氛为氮气或氧气,流量为10升/分钟。
在步骤S20,对所述键合片的边缘进行倒角,然后使用机械减薄将所述键合片的顶层硅减薄到预定厚度。
所述倒角为两步倒角,优选地,第一步倒角使用砂轮目数为900目,第二步倒角使用砂轮目数为2000目。
优选地,倒角终止位置在所述键合片的第四层下方30μm。
所述机械减薄为两步减薄,其中,第一步减薄砂轮目数为900目;第二步减薄砂轮目数为9000目。
作为示例,使用机械减薄将所述键合片的顶层硅减薄到25μm。
在步骤S30,使用四甲基氢氧化铵腐蚀去除机械减薄后的所述键合片的顶层硅。
优选地,TMAH浓度为25%,腐蚀温度在80℃,腐蚀时间为1.5h。
在步骤S40,使用氢氟酸腐蚀6400s去除键合片的表面氧化层,并使用SC1/SC2清洗,得到多层SOI。
本实施例制备的多层SOI与传统的多层SOI之间的性能对比结果如表3所示。
表3:本实施例的多层SOI与传统多层SOI的性能对比结果
由表3可知:本实施例的多层SOI的性能优于传统多层SOI。
应当理解,本实施例中与实施例一相同的部分,不再赘述。
尽管已经参照其示例性实施例具体显示和描述了本发明,但是本领域的技术人员应该理解,在不脱离权利要求所限定的本发明的精神和范围的情况下,可以对其进行形式和细节上的各种改变。
Claims (10)
1.一种多层SOI,其特征在于,所述多层SOI的顶层为硅层;所述多层SOI的中间层为氧化层/Si/氧化层依次交替排布形成的堆叠结构;所述多层SOI的衬底为硅层。
2.如权利要求1所述的多层SOI,其特征在于,所述多层SOI中的氧化层的厚度为20nm~2μm,所述多层SOI中的顶层硅的厚度为0.05μm~20μm,所述顶层硅的电阻率为0.01ohm.cm~1000ohm.cm。
3.一种多层SOI的制备方法,其特征在于,包括:
将第一SOI硅片和第二SOI硅片进行键合、退火,得键合片;其中,所述键合条件为:常温,等离子激活时间0~100s;所述退火条件为:退火温度在900~1200℃,退火时间1~8h;
对所述键合片的边缘进行倒角,然后使用机械减薄将所述键合片的顶层硅减薄至预定厚度;
使用四甲基氢氧化铵腐蚀去除机械减薄后的所述键合片的顶层硅,从而使所述键合片的表面为氧化层;其中,TMAH浓度为5%~30%,腐蚀温度在60~90℃,腐蚀时间为0.5~10h;
使用氢氟酸腐蚀100~8000s去除所述键合片的表面氧化层,并使用SC1/SC2清洗,得到多层SOI。
4.如权利要求3所述的制备方法,其特征在于,所述第一SOI硅片为薄膜SOI硅片外延加工后得到的外延硅片;
其中,所述第二SOI硅片为图形SOI或键合SOI氧化后得到的氧化硅片。
5.如权利要求3所述的制备方法,其特征在于,所述第一SOI硅片为薄膜SOI硅片外延加工后再进行氧化得到的氧化硅片,氧化温度为800℃~1500℃;
其中,所述第二SOI硅片为图形SOI或键合SOI;
或者,所述第二SOI硅片为图形SOI或键合SOI氧化后得到的氧化硅片,氧化温度为800℃~1500℃。
6.如权利要求4或5所述的制备方法,其特征在于,外延层生长厚度为0μm~20μm,外延层电阻率为0.01ohm.cm~1000ohm.cm。
7.如权利要求3所述的制备方法,其特征在于,所述倒角为两步倒角,其中,第一步倒角使用砂轮目数为600~1000目,第二步倒角使用砂轮目数为1000~2000目。
8.如权利要求3所述的制备方法,其特征在于,倒角终止位置在所述键合片的顶层氧化层下方1~50μm。
9.如权利要求3所述的制备方法,其特征在于,所述机械减薄为两步减薄,其中,第一步减薄砂轮目数为600~1000目;第二步减薄砂轮目数为6000~10000目。
10.如权利要求3所述的制备方法,其特征在于,所述预定厚度为20um~50um。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911028079.8A CN110752218A (zh) | 2019-10-28 | 2019-10-28 | 一种多层soi及其制备方法 |
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Family
ID=69280239
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CN (1) | CN110752218A (zh) |
Cited By (2)
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CN111290148A (zh) * | 2020-02-19 | 2020-06-16 | 联合微电子中心有限责任公司 | 一种基于晶圆键合形成SiO2衬底的调制器制作方法及其调制器结构 |
CN112285827A (zh) * | 2020-09-30 | 2021-01-29 | 中国科学院微电子研究所 | 一种多层硅光子器件的制备方法 |
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