JPS5918654A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
- Publication number
- JPS5918654A JPS5918654A JP57127922A JP12792282A JPS5918654A JP S5918654 A JPS5918654 A JP S5918654A JP 57127922 A JP57127922 A JP 57127922A JP 12792282 A JP12792282 A JP 12792282A JP S5918654 A JPS5918654 A JP S5918654A
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- Japan
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- single crystal
- substrate
- layer
- thin film
- insulating material
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明牟寺案→の属する技術分野の説明
本発明は特に高耐圧化、高周波特性に勝れた集積回路を
構成するために必要な誘電体分離基板の製造方法に関す
る。
構成するために必要な誘電体分離基板の製造方法に関す
る。
従来技術の睨りＩＪ
一般にモノリシック集黄回路の製造において、トランジ
スター、抵抗等多数の構成素子を互いに電気的に絶縁分
離する必要がある４、現在この分離方式の代表的なもの
として、ＰＮ分離方式と誘電体分離方式がある。
スター、抵抗等多数の構成素子を互いに電気的に絶縁分
離する必要がある４、現在この分離方式の代表的なもの
として、ＰＮ分離方式と誘電体分離方式がある。
後者の方式は絶縁材料として、通常５ｉ０２ｉを使用す
るのでＰＮ分離方式に比べ寄性容１ｊ：が少なく、高耐
圧化も容易である等の特長がある。
るのでＰＮ分離方式に比べ寄性容１ｊ：が少なく、高耐
圧化も容易である等の特長がある。
従来、最も代へ的な誘電体分離基板の製造方法を第１図
（ａ）〜（ｄ）に示し、順次説明する。
（ａ）〜（ｄ）に示し、順次説明する。
先ず第１図（ａ）に示す単結晶シリコン基板１０片側の
面に選択エツチング法によって、第１図（ｂ）に示すよ
うに分＊ｌ［２を形成し、その上に絶縁用の５１０２膜
３を被着させる。次いで第１図（Ｃ）に示すように８ｉ
０□膜３上にシリコン塩化物等の気相反応によって多結
晶層４を形成し支持体層５とし、破線で示した位置櫨で
研磨すれば第１図（ｄ）に示すように互いにＳｔＯ，絶
縁膜３で分離された単結晶領域６を有する誘電体分離基
板７が得られる。
面に選択エツチング法によって、第１図（ｂ）に示すよ
うに分＊ｌ［２を形成し、その上に絶縁用の５１０２膜
３を被着させる。次いで第１図（Ｃ）に示すように８ｉ
０□膜３上にシリコン塩化物等の気相反応によって多結
晶層４を形成し支持体層５とし、破線で示した位置櫨で
研磨すれば第１図（ｄ）に示すように互いにＳｔＯ，絶
縁膜３で分離された単結晶領域６を有する誘電体分離基
板７が得られる。
上述した従来の誘電体分離基板製造法において、最も欠
点とするところは、第１図（Ｃ）に示した誘電体分離基
板の支持体層となる多結晶層形成後の基板のそシである
。これは単結晶と多結晶との熱膨張係数の違いと多結晶
の再結晶化に起因する多結晶の支持体層側が凹状となる
。このように基板にそシがあると、後に続く研磨工程で
の研磨員不均−１さらにその後誘電体分離基板に不純物
を拡散・酸化してトランジスター、抵抗等の構成素子を
形成するためのポトリソグ２フィ工程での密着精度の低
下、熱処理工程等での基板の割れ盾・種々の欠本発明の
目的は誘電体分離基板のそシを低減することによυ、精
度のよい研磨加工とホトリソグラフィ加工を可能とし、
さらに基板のそシに起因する基板割れ等の歩留シ向上を
可能とし、安価な誘電体分離基板の製造方法を提供する
ことにある。
点とするところは、第１図（Ｃ）に示した誘電体分離基
板の支持体層となる多結晶層形成後の基板のそシである
。これは単結晶と多結晶との熱膨張係数の違いと多結晶
の再結晶化に起因する多結晶の支持体層側が凹状となる
。このように基板にそシがあると、後に続く研磨工程で
の研磨員不均−１さらにその後誘電体分離基板に不純物
を拡散・酸化してトランジスター、抵抗等の構成素子を
形成するためのポトリソグ２フィ工程での密着精度の低
下、熱処理工程等での基板の割れ盾・種々の欠本発明の
目的は誘電体分離基板のそシを低減することによυ、精
度のよい研磨加工とホトリソグラフィ加工を可能とし、
さらに基板のそシに起因する基板割れ等の歩留シ向上を
可能とし、安価な誘電体分離基板の製造方法を提供する
ことにある。
発明の構成
本発明は上記目的を達成するため、共通の半導体基板上
に電気的に絶縁された半導体集積回路素子装置を形成す
る方法において、半導体単結晶基板の表面に電気的絶縁
が望まれる箇所を囲むような分離溝を形成し、前記溝の
表面を含む半導体単結晶基板を絶縁材料の薄膜で被覆し
、さらに半導体単結晶基板内に電気的絶縁を必要としな
い箇所を網目状に形成し、その網目の部分の前記絶縁材
料の薄膜を除去する。次に絶縁材料の薄膜と一部網目状
に薄膜が除去され単結晶が露出した半導体単結晶基板上
に誘電体分離基板の支持体層とすべき層を前記絶縁材料
の薄膜上には多結晶層、絶縁拐料の薄膜を除去した単結
晶上には単結晶層を同一気相反応装置内で同時に堆積し
、しかる後に支持体層及び半導体単結晶基板層を研磨又
はエツチングによシ、特に半導体部結晶基板層は分離溝
で所望の絶縁された単結晶の島が形成されるまで除去す
ることを特徴とする誘電体分離基板の製造方法である。
に電気的に絶縁された半導体集積回路素子装置を形成す
る方法において、半導体単結晶基板の表面に電気的絶縁
が望まれる箇所を囲むような分離溝を形成し、前記溝の
表面を含む半導体単結晶基板を絶縁材料の薄膜で被覆し
、さらに半導体単結晶基板内に電気的絶縁を必要としな
い箇所を網目状に形成し、その網目の部分の前記絶縁材
料の薄膜を除去する。次に絶縁材料の薄膜と一部網目状
に薄膜が除去され単結晶が露出した半導体単結晶基板上
に誘電体分離基板の支持体層とすべき層を前記絶縁材料
の薄膜上には多結晶層、絶縁拐料の薄膜を除去した単結
晶上には単結晶層を同一気相反応装置内で同時に堆積し
、しかる後に支持体層及び半導体単結晶基板層を研磨又
はエツチングによシ、特に半導体部結晶基板層は分離溝
で所望の絶縁された単結晶の島が形成されるまで除去す
ることを特徴とする誘電体分離基板の製造方法である。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の実施例を示す誘電体分離基板の製造方
法を示す断面図、第３図は本実施例にもとづいて製造さ
れた誘電体分離基板の一例を示し、第３図（ａ）はその
部分平面図、第３図（ｂ）は第３図（ａ）のＸ−Ｘ断面
図である。
法を示す断面図、第３図は本実施例にもとづいて製造さ
れた誘電体分離基板の一例を示し、第３図（ａ）はその
部分平面図、第３図（ｂ）は第３図（ａ）のＸ−Ｘ断面
図である。
先ず、第２図（ａ）に示す単結晶シリコン基板８に従来
技術と同様の選択エツチング法により第２図の）に示す
ように分離溝９を形成し、この面に絶縁用８１０２［ｔ
ｏを被着させる、との面に絶縁用ｓｉｏ。
技術と同様の選択エツチング法により第２図の）に示す
ように分離溝９を形成し、この面に絶縁用８１０２［ｔ
ｏを被着させる、との面に絶縁用ｓｉｏ。
膜１０を被着させる、この絶縁用ＳｔＯ，膜１ｏを第２
図（Ｃ）に示すように電気的絶縁を必要としない箇所、
例えば各チップの分割の為に設けるスクライブ領域に相
当する部分１１を除去し、単結晶シリコン基板８を露出
させる。次に、通當の気相成長に使用される反応装置内
にセットし、水素化合物（Ｓ’ ”＜ ）ｒ ｉｎ化物
（Ｓ １Ｃ１４ｒ Ｓ ｌＨ２ＣＩ２ ＋ ８ ＋ＨＣ
１，）等の熱分解法あるいは還元法にょシ、単結晶と多
結晶が同時に成長出来る、成長条件において第２図（ｄ
）に示すように絶縁用Ｂ １−０．膜１ｏの上には多結
晶層１２絶縁用ＳｉＱ、膜１ｏの除去された単結晶シリ
コン基板８の上には単結晶層１３を同時に堆積゛し、支
持体層１４とする。
図（Ｃ）に示すように電気的絶縁を必要としない箇所、
例えば各チップの分割の為に設けるスクライブ領域に相
当する部分１１を除去し、単結晶シリコン基板８を露出
させる。次に、通當の気相成長に使用される反応装置内
にセットし、水素化合物（Ｓ’ ”＜ ）ｒ ｉｎ化物
（Ｓ １Ｃ１４ｒ Ｓ ｌＨ２ＣＩ２ ＋ ８ ＋ＨＣ
１，）等の熱分解法あるいは還元法にょシ、単結晶と多
結晶が同時に成長出来る、成長条件において第２図（ｄ
）に示すように絶縁用Ｂ １−０．膜１ｏの上には多結
晶層１２絶縁用ＳｉＱ、膜１ｏの除去された単結晶シリ
コン基板８の上には単結晶層１３を同時に堆積゛し、支
持体層１４とする。
ここで、支持体層１４内に単結晶層１３の領域を第３図
（ａ）、 （ｂ） １９に示すように誘電体分離基板内
に網目状に設けることにょシ、従来第１図の製造方法で
作られた誘電体分離基板の支持体層５である多結晶層４
に単結晶シリコン基板ｌと多結晶層４との熱膨張係数の
違い及び多結晶Ｍ４の再結晶化に起因して生じる内部応
力を、前記網目状に設けた単結晶層１３が緩衝材として
働き内部応力を低減することが出来る１、この結果支持
体Ｗ４１４側が凹状となるそシを無くすことが出来る。
（ａ）、 （ｂ） １９に示すように誘電体分離基板内
に網目状に設けることにょシ、従来第１図の製造方法で
作られた誘電体分離基板の支持体層５である多結晶層４
に単結晶シリコン基板ｌと多結晶層４との熱膨張係数の
違い及び多結晶Ｍ４の再結晶化に起因して生じる内部応
力を、前記網目状に設けた単結晶層１３が緩衝材として
働き内部応力を低減することが出来る１、この結果支持
体Ｗ４１４側が凹状となるそシを無くすことが出来る。
、以上のようにして得られた網目状単結晶層１３と多結
晶層１２より構成される支持体層１４を含む誘電体分離
基板の単結晶シリコン基板８及び支持体層Ｊ４を第２図
（ｄ）に示した破線の位濱まで研磨又はエツチングによ
って除去すれば第２図（ｅ）に示すような電気的絶縁を
要する箇所は互いに絶縁用５ｔＯ２膜１０で分離された
。単結晶領域１５を有する誘電体分離基板１Ｇが得られ
、基板全体のそυは極めて少なく、研磨精度、ホトリソ
グラフィ精度等の向上、熱処理工程等での基板割れの減
少が図れる。第３図は各チップの分割の為に設けるスク
ライプ領域に本発明を適用した例である１、電気的絶縁
を必要とする箇所は絶縁用５ｌｏ２膜１７で囲んで互い
に絶縁された単結晶領域１８の島とし、電気的絶縁を必
要としない箇所、本例ではスクライプ領域１９を単結晶
層とし、他の領域を多結晶層２０としだ誘１「、体分際
基板２工を示す。第３図に示すように本発明をチップ分
割に用いるスクライプ領域に適用すると、前記効果の他
にチップ分割時、スクライプ領域が従来の製造方法では
多結晶層である為、その層が機械的にもろいことで生じ
ていたチップ欠けを、本発明の製造方法である単結晶層
とすることで防止出来る効果も同時にはたすことが出来
る。
晶層１２より構成される支持体層１４を含む誘電体分離
基板の単結晶シリコン基板８及び支持体層Ｊ４を第２図
（ｄ）に示した破線の位濱まで研磨又はエツチングによ
って除去すれば第２図（ｅ）に示すような電気的絶縁を
要する箇所は互いに絶縁用５ｔＯ２膜１０で分離された
。単結晶領域１５を有する誘電体分離基板１Ｇが得られ
、基板全体のそυは極めて少なく、研磨精度、ホトリソ
グラフィ精度等の向上、熱処理工程等での基板割れの減
少が図れる。第３図は各チップの分割の為に設けるスク
ライプ領域に本発明を適用した例である１、電気的絶縁
を必要とする箇所は絶縁用５ｌｏ２膜１７で囲んで互い
に絶縁された単結晶領域１８の島とし、電気的絶縁を必
要としない箇所、本例ではスクライプ領域１９を単結晶
層とし、他の領域を多結晶層２０としだ誘１「、体分際
基板２工を示す。第３図に示すように本発明をチップ分
割に用いるスクライプ領域に適用すると、前記効果の他
にチップ分割時、スクライプ領域が従来の製造方法では
多結晶層である為、その層が機械的にもろいことで生じ
ていたチップ欠けを、本発明の製造方法である単結晶層
とすることで防止出来る効果も同時にはたすことが出来
る。
なお上記実施例において、単結晶基板としてシリコン、
選択エツチング法として■溝構造、絶縁用薄膜としてｓ
ｉｏ、膜について説明してきたが、Ｑｅ、 ＱａＡｓ等
の単結晶基板を用い、Ｕ溝選択エツチング法、ｓｔ、Ｎ
、、ｓｔＮ、絶縁薄膜等を用いた誘電体分離基板でも差
支えないことは勿論である。
選択エツチング法として■溝構造、絶縁用薄膜としてｓ
ｉｏ、膜について説明してきたが、Ｑｅ、 ＱａＡｓ等
の単結晶基板を用い、Ｕ溝選択エツチング法、ｓｔ、Ｎ
、、ｓｔＮ、絶縁薄膜等を用いた誘電体分離基板でも差
支えないことは勿論である。
以上説明したように、本発明による誘電体分離基板は、
基板のそシが低減出来、研磨精度、ホトリソグラフィ精
度等が向上し、途中工程での基板割れ減少等が図れ、さ
らにチップ分割に用いるスクライプ領域を単結晶層とす
ることで、チップ分割時、チップ欠けの発生を防止出来
る効果も同時
基板のそシが低減出来、研磨精度、ホトリソグラフィ精
度等が向上し、途中工程での基板割れ減少等が図れ、さ
らにチップ分割に用いるスクライプ領域を単結晶層とす
ることで、チップ分割時、チップ欠けの発生を防止出来
る効果も同時
第１図（ａ）〜（ｄ）は従来の誘電体分離基板の製造方
法を示す断面図、第２図（ａ）〜（ｅ）は本発明の誘電
体分離基板の製造方法を示す断面図、第３図（＝１）、
（１））は本発明の一実施例を示す部分平面図とその
断面図である。 １．８・・・・・・単結晶シリコン基板、２，９・・曲
分離溝、３．１０１１７−ｈｆｌｅＡｔｉ用Ｓ ｔ ０
２ ％７！、＜、＋２．ｚ。 ・・・・・・多結晶層、５，１４・曲・支持体層、Ｇ、
１５．１８・・・・・・単結晶領域、’ｔｒ １６＋
２１・・四〇電体分離基版、１１、１９・・・・・・
絶縁用５ｔＯ２膜除去部分、１３・・・−、−ｊや結晶
層。 穿２１ し１
法を示す断面図、第２図（ａ）〜（ｅ）は本発明の誘電
体分離基板の製造方法を示す断面図、第３図（＝１）、
（１））は本発明の一実施例を示す部分平面図とその
断面図である。 １．８・・・・・・単結晶シリコン基板、２，９・・曲
分離溝、３．１０１１７−ｈｆｌｅＡｔｉ用Ｓ ｔ ０
２ ％７！、＜、＋２．ｚ。 ・・・・・・多結晶層、５，１４・曲・支持体層、Ｇ、
１５．１８・・・・・・単結晶領域、’ｔｒ １６＋
２１・・四〇電体分離基版、１１、１９・・・・・・
絶縁用５ｔＯ２膜除去部分、１３・・・−、−ｊや結晶
層。 穿２１ し１
Claims (1)
- 共通の半導体基板上に電気的に絶縁された半導体集積回
路装置を形成する方法において、半導体単結晶基板の表
面に電気的絶縁が望まれる箇所を囲むような分離溝を形
成し、前記溝の表面を含む半導体単結晶基板を絶縁材料
の薄膜で被覆し、さらに、半導体単結晶基板内に電気的
絶縁を必要としない箇所を網目状に形成し、その網目の
部分の前記絶縁材料の薄膜を除去し、次に絶縁材料の薄
膜と一部網目状に薄膜が除去され単結晶が露出した上に
、Ｕｇ誘電体分離基板支持体層とずべき層を前記絶縁材
料の薄膜上には多結晶層、絶縁材料の薄膜を除去した単
結晶上には単結晶層を同一気相反応装置内で同時に堆積
し、しかる後に支持体層及び半導体単結晶基板層を研磨
又はエツチングによシ、特に半導体単結晶基板層は分離
溝で所望の絶縁された単結晶の島が形成されるまで除去
することを特徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127922A JPS5918654A (ja) | 1982-07-22 | 1982-07-22 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127922A JPS5918654A (ja) | 1982-07-22 | 1982-07-22 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5918654A true JPS5918654A (ja) | 1984-01-31 |
Family
ID=14971947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127922A Pending JPS5918654A (ja) | 1982-07-22 | 1982-07-22 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918654A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0145573A2 (en) * | 1983-11-30 | 1985-06-19 | Fujitsu Limited | A method for fabricating a dielectric-isolated integrated circuit device |
| JPS60164334A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 半導体集積回路 |
| JPS63299359A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 半導体装置 |
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
| JPH08227925A (ja) * | 1995-12-27 | 1996-09-03 | Tokyo Electron Ltd | プロービィング方法 |
-
1982
- 1982-07-22 JP JP57127922A patent/JPS5918654A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0145573A2 (en) * | 1983-11-30 | 1985-06-19 | Fujitsu Limited | A method for fabricating a dielectric-isolated integrated circuit device |
| JPS60164334A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 半導体集積回路 |
| JPS63299359A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 半導体装置 |
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
| JPH08227925A (ja) * | 1995-12-27 | 1996-09-03 | Tokyo Electron Ltd | プロービィング方法 |
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