JPS61154141A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
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- JPS61154141A JPS61154141A JP27735184A JP27735184A JPS61154141A JP S61154141 A JPS61154141 A JP S61154141A JP 27735184 A JP27735184 A JP 27735184A JP 27735184 A JP27735184 A JP 27735184A JP S61154141 A JPS61154141 A JP S61154141A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、半導体集積回路用基板の製造方法に関し、特
に、高耐圧半導体集積回路用途に有用な誘電体分離形基
板の製造方法に関する。
に、高耐圧半導体集積回路用途に有用な誘電体分離形基
板の製造方法に関する。
従来、誘電体分離形基板は、製造コストが高いと云うこ
とが関係技術者間で云われている。優れた分離特性を持
ちながら十分に普及し得ないのは、コストが＾いムであ
ると云うのは、関係技術者間の１つのコンセンサスと見
なしてもよい。
とが関係技術者間で云われている。優れた分離特性を持
ちながら十分に普及し得ないのは、コストが＾いムであ
ると云うのは、関係技術者間の１つのコンセンサスと見
なしてもよい。
誘電体分離とよく比較されるのがＰＮ分離である。両者
を比較すると分離プロセスコストの面で大きな差がある
のは事実である。しかしながら、分離４Ｉａが劣ってＳ
シ、高耐圧ＩＣ分野では、分離特注の改善、ならびに分
離ＰＮ接合の空乏層の伸び等を考慮して、プロセスを複
雑化し、ペレットサイズを大きくしなければならない。
を比較すると分離プロセスコストの面で大きな差がある
のは事実である。しかしながら、分離４Ｉａが劣ってＳ
シ、高耐圧ＩＣ分野では、分離特注の改善、ならびに分
離ＰＮ接合の空乏層の伸び等を考慮して、プロセスを複
雑化し、ペレットサイズを大きくしなければならない。
そのような高耐圧ＩＣ分野では、プロセス間のコスト比
較は単なるプロセスコスト面からだけでなく、ペレット
サイザ面も加味した比較でなければ正当ではない。
較は単なるプロセスコスト面からだけでなく、ペレット
サイザ面も加味した比較でなければ正当ではない。
本発明は、そのようなトータルなプロセスコストを低減
するために、検討を進めている中でなされたものである
。分離特注のよい誘電体分離基板上ロープロセスコスト
で製造できるようにして上記の目的ｔ−達成しようとす
るものである。
するために、検討を進めている中でなされたものである
。分離特注のよい誘電体分離基板上ロープロセスコスト
で製造できるようにして上記の目的ｔ−達成しようとす
るものである。
従来のｌＩ′ＩＩＩＬ体分離基板（以下ＤＩ基板と記す
）の製造は第ｆ１ｇしたように行っていた。すなわち、
第１図（帽こ示すように、単結晶半導体基板１の主表面
より、８ｂあるいはＡ３等拡散定数の小さな、同−導′
ｆＩＬ形の不純物を拡散し、高不純物濃度層２ｔ−形成
する。次いで主表面に、例えばＳ ｉ（ｈ膜等をフォト
エツチング技術で所定の形状に加工したマスク材３ｔ−
形成する。
）の製造は第ｆ１ｇしたように行っていた。すなわち、
第１図（帽こ示すように、単結晶半導体基板１の主表面
より、８ｂあるいはＡ３等拡散定数の小さな、同−導′
ｆＩＬ形の不純物を拡散し、高不純物濃度層２ｔ−形成
する。次いで主表面に、例えばＳ ｉ（ｈ膜等をフォト
エツチング技術で所定の形状に加工したマスク材３ｔ−
形成する。
次に、第１図（ｂ）に示すように、■字形ＴＩ＃４を形
成する。７字形溝４は完成時、各アイランド金分離する
分離領域に相歯している。その後、第り図（Ｃ）に示す
ように、７字形溝４ｔ−形成した主表面に誘電体膜５ａ
を形成し、その上に、４００〜５００μｍ程度の厚さ、
エピタキシャル技術で多結晶半導体６を形成する。完成
時、多結晶半導体６はＤＩ基板の支持体となる。
成する。７字形溝４は完成時、各アイランド金分離する
分離領域に相歯している。その後、第り図（Ｃ）に示す
ように、７字形溝４ｔ−形成した主表面に誘電体膜５ａ
を形成し、その上に、４００〜５００μｍ程度の厚さ、
エピタキシャル技術で多結晶半導体６を形成する。完成
時、多結晶半導体６はＤＩ基板の支持体となる。
最後に、第２図（ｄ）に示したように単結晶半導体１の
裏面から７字形溝４（図中記載なし）の先端に達するま
で、研騒技術により除去し、単結晶半導体基板１をそれ
ぞれが絶縁分離されたアイランドに形成し表面に誘電体
膜ｓｂ を形成し、ＤＩ基板を完成する。
裏面から７字形溝４（図中記載なし）の先端に達するま
で、研騒技術により除去し、単結晶半導体基板１をそれ
ぞれが絶縁分離されたアイランドに形成し表面に誘電体
膜ｓｂ を形成し、ＤＩ基板を完成する。
上述した従来の半導体集積回路用基板の製造方法におい
てはＤＩ基板の支持体として４００〜５００μｉｔｔ程
度の厚さの多結晶半導体等をエピタキシャル技術等で形
成する必要があシウェーハの口径が大きくなればそれに
つれて厚く形成しなければならなくなシウェーハの大口
径化には適さないという問題がある。
てはＤＩ基板の支持体として４００〜５００μｉｔｔ程
度の厚さの多結晶半導体等をエピタキシャル技術等で形
成する必要があシウェーハの口径が大きくなればそれに
つれて厚く形成しなければならなくなシウェーハの大口
径化には適さないという問題がある。
また、高耐圧化を図るためにはアイランドを厚く設ける
必要があるが、それに伴ないＶ字形溝は深くなり、単結
晶半導体の表面除去量を多くし、結果として多結晶半導
体を厚く形成しなければならなくなる。４００〜５００
μｍの多結晶半導体の形成は各種の内部応力を発生せし
め、ウェーハ反りに起因するやっかいな諸問題をひきお
こす。すなわち多結＆半導体を形成する工程は従来の半
導体集積回路用基板の製造方法の最も大きな問題工程で
ある。
必要があるが、それに伴ないＶ字形溝は深くなり、単結
晶半導体の表面除去量を多くし、結果として多結晶半導
体を厚く形成しなければならなくなる。４００〜５００
μｍの多結晶半導体の形成は各種の内部応力を発生せし
め、ウェーハ反りに起因するやっかいな諸問題をひきお
こす。すなわち多結＆半導体を形成する工程は従来の半
導体集積回路用基板の製造方法の最も大きな問題工程で
ある。
また、単結晶半導体基板の裏面から除去して、アイラン
ド状に仕上げる研磨工程も、高精度が要求されること、
研磨除ｆａｔが３００〜４００μｎと大きいこと等従来
のｆＪＩ基板の製造方法の大きな問題工程である。
ド状に仕上げる研磨工程も、高精度が要求されること、
研磨除ｆａｔが３００〜４００μｎと大きいこと等従来
のｆＪＩ基板の製造方法の大きな問題工程である。
要約すると従来のＤＩ基板の製造方法には、第１に４０
０〜５００μｍの厚い多結晶半導体を形成する工程があ
ること、第２に３００〜４００μｍを除去し、かつ高精
度を要求される研磨工程があること、第３にウェーハの
大口径化に適さないこと、！４にウェーハの反シに起因
する問題が多いこと等、優れた素子間分離％注を持ちつ
つも、普及を阻害する要因が多い。
０〜５００μｍの厚い多結晶半導体を形成する工程があ
ること、第２に３００〜４００μｍを除去し、かつ高精
度を要求される研磨工程があること、第３にウェーハの
大口径化に適さないこと、！４にウェーハの反シに起因
する問題が多いこと等、優れた素子間分離％注を持ちつ
つも、普及を阻害する要因が多い。
本発明は上記欠点を除去し、支持体の付着も薄くてすみ
研磨工程も従来機精度を必要とせず、基板の反）もすく
なくウェーハの口径の大盤化にも都合がよく製作が容易
な半導体集積回路用基板の製造方法を提供することを目
的とする。
研磨工程も従来機精度を必要とせず、基板の反）もすく
なくウェーハの口径の大盤化にも都合がよく製作が容易
な半導体集積回路用基板の製造方法を提供することを目
的とする。
本発明の半導体集積回路用基板の製造方法は、裏面およ
び側面を誘電体薄膜で電気的に絶縁分離された複数個の
半導体単結晶領域を有する半導体集積回路用基板の製造
方法において、単結晶半導体基板上に形成され開口部を
有する８ ｉｏ、等の誘電体薄膜の上に薄い単結晶半導
体薄膜を形成する工程と、該単結晶半導体薄膜上に所定
の膜厚、不純物濃度の単結晶半導体層を形成する工程と
、Ｖ字型溝を形成し前記単結ム半導体層を分割する工程
と、誘電体薄膜で被覆し分割された単結晶の半導体層を
互いに絶縁分離する工程と、Ｖ字型溝に例えば多結晶半
導体を埋め込み主表面を平坦に仕上げる工程とを含んで
構成される。
び側面を誘電体薄膜で電気的に絶縁分離された複数個の
半導体単結晶領域を有する半導体集積回路用基板の製造
方法において、単結晶半導体基板上に形成され開口部を
有する８ ｉｏ、等の誘電体薄膜の上に薄い単結晶半導
体薄膜を形成する工程と、該単結晶半導体薄膜上に所定
の膜厚、不純物濃度の単結晶半導体層を形成する工程と
、Ｖ字型溝を形成し前記単結ム半導体層を分割する工程
と、誘電体薄膜で被覆し分割された単結晶の半導体層を
互いに絶縁分離する工程と、Ｖ字型溝に例えば多結晶半
導体を埋め込み主表面を平坦に仕上げる工程とを含んで
構成される。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。本実施例は次の工程
によシ実施できる。
めに工程順に示した断面図である。本実施例は次の工程
によシ実施できる。
４１図（ａ）に示すように、（１００）面の単結晶基板
７の表面に誘電体膜５ａを形成し、フォトエツチング技
術で加工し開口部を設ける。本実施例では単結晶基板７
としてはＮ型、（１００）面、４′φのシリコンウェー
ハを使用し、誘電体膜５ａとしては０．３〜２．５μ篤
膜厚の５ｉ（ｈ膜を使用した。
７の表面に誘電体膜５ａを形成し、フォトエツチング技
術で加工し開口部を設ける。本実施例では単結晶基板７
としてはＮ型、（１００）面、４′φのシリコンウェー
ハを使用し、誘電体膜５ａとしては０．３〜２．５μ篤
膜厚の５ｉ（ｈ膜を使用した。
次に、第１図（ｂ）に示すように、ＣＶＤ技術により多
結晶半導体薄膜８を形成する。この方法はモノシランの
熱分解法により０．２〜１．０μ風の膜厚を有する多結
晶半導体薄膜８を均一性よく形成した。この膜の形成は
エピタキシャル法で形成してもよいことは勿論である。
結晶半導体薄膜８を形成する。この方法はモノシランの
熱分解法により０．２〜１．０μ風の膜厚を有する多結
晶半導体薄膜８を均一性よく形成した。この膜の形成は
エピタキシャル法で形成してもよいことは勿論である。
次に、第１図（Ｃ）に示すように、多結晶半導体膜［８
をラテラルエピタキシー法（別称ブリッジングエピタキ
シー法）によシ単結晶化する。エピタキシャルで形成さ
れた単結晶半導体薄膜９は単結晶基板７と同一な（１０
０）面に形成されている。
をラテラルエピタキシー法（別称ブリッジングエピタキ
シー法）によシ単結晶化する。エピタキシャルで形成さ
れた単結晶半導体薄膜９は単結晶基板７と同一な（１０
０）面に形成されている。
単結晶化は多結晶半導体薄膜８を局部的に溶融し、単結
晶側からラテラル方向に再結晶化することによシ実施で
きる。現在種々な方法が提案されておるが、本発明の製
造方法は、本発明の主旨からし−で、いずれの方法も使
用が可能である。本実施例の場合は発明者らが特に自製
した装置ｔ１！！用した。
晶側からラテラル方向に再結晶化することによシ実施で
きる。現在種々な方法が提案されておるが、本発明の製
造方法は、本発明の主旨からし−で、いずれの方法も使
用が可能である。本実施例の場合は発明者らが特に自製
した装置ｔ１！！用した。
それはガスレーザでアニールするタイプである。
次に、第１図（ｃｌ）に示すように、エピタキシャル技
術により、デバイス設計上要求される所定の厚さ、不純
物濃度のエピタキシャル層、すなわち、高不純物濃度層
２、および単結晶導体層１を形成する。次いで、表面に
マスク材３を被覆し、フォトエツチング技術で所定の形
状に加工する。本実施例では高不純物濃度層２はＡｓ’
ｉｌＯ”〜１０１９ａＩＬ−”添加した厚さ約１０μｍ
のＮ形層とし、また、単結晶半導体層ｌはリンを１０１
４〜１０１１０１ｓ”添加した厚さ３０〜５０μ風のＮ
形層を形成した。
術により、デバイス設計上要求される所定の厚さ、不純
物濃度のエピタキシャル層、すなわち、高不純物濃度層
２、および単結晶導体層１を形成する。次いで、表面に
マスク材３を被覆し、フォトエツチング技術で所定の形
状に加工する。本実施例では高不純物濃度層２はＡｓ’
ｉｌＯ”〜１０１９ａＩＬ−”添加した厚さ約１０μｍ
のＮ形層とし、また、単結晶半導体層ｌはリンを１０１
４〜１０１１０１ｓ”添加した厚さ３０〜５０μ風のＮ
形層を形成した。
次に、第１図（ｅ）に示すように、マスク材３でカバー
されていない部分を異方性エツチングによりエツチング
し■字形１１１４を形成する。この場合７字形溝４は（
１１１）面で囲まれた形となシ、溝幅と深さは１：０．
７の関係になっている。従って第１図（ａ）の誘電体膜
５ａの開口部は第１図（ｄ）のマスク材３の開口幅の７
０％の深さ以上Ｖ字形にエツチングすることにより、第
２図（ｅ）に示すように７字形溝４を誘電体膜５ａに接
触させることができる。実施例では、■字形＃＄４は５
０〜１００μｍ、深さはその０．７倍である。誘電体膜
５ａに接触するために、追加する７字形溝４の深さは３
〜５μ篤である。
されていない部分を異方性エツチングによりエツチング
し■字形１１１４を形成する。この場合７字形溝４は（
１１１）面で囲まれた形となシ、溝幅と深さは１：０．
７の関係になっている。従って第１図（ａ）の誘電体膜
５ａの開口部は第１図（ｄ）のマスク材３の開口幅の７
０％の深さ以上Ｖ字形にエツチングすることにより、第
２図（ｅ）に示すように７字形溝４を誘電体膜５ａに接
触させることができる。実施例では、■字形＃＄４は５
０〜１００μｍ、深さはその０．７倍である。誘電体膜
５ａに接触するために、追加する７字形溝４の深さは３
〜５μ篤である。
次に、第１図（ｆ）に示すように、単結晶半導体層１、
および高不純物濃度層２の露出面を誘電体膜５ｂで被覆
する。実施例では誘電体膜５ｂとして０．５〜３．０μ
乳の８ｉ０＊膜を使用した。
および高不純物濃度層２の露出面を誘電体膜５ｂで被覆
する。実施例では誘電体膜５ｂとして０．５〜３．０μ
乳の８ｉ０＊膜を使用した。
次に、第１５Ａ（ｇ）ｉｃ示ｆ ヨ５ ＩＣＶ字ｆｔ４
４ｔ−多結晶半導体膜１０で埋める。多結晶半導体膜１
ｏの必要な厚さはＶ字形の溝の深さと同程度である。
４ｔ−多結晶半導体膜１０で埋める。多結晶半導体膜１
ｏの必要な厚さはＶ字形の溝の深さと同程度である。
実施例においては、多結晶半導体膜１ｏは通常のエピタ
キシャルで３０〜７０μｍの厚さに形成した。
キシャルで３０〜７０μｍの厚さに形成した。
この厚さは従来の製造方法で形成した４００〜５００μ
ｍの厚さに比較すると形成の難易度並びに処理時間にお
いて格段に軽減される。
ｍの厚さに比較すると形成の難易度並びに処理時間にお
いて格段に軽減される。
次に、第１図（ｈ）に示すように、多結晶半導体膜１０
′ｔ−研磨により除去し、単結晶半導体１と平坦になる
よう仕上げ、次いでその表面に絶縁膜１１を形成させ、
ＤＩ基板を完成させる。本実施例における研磨除去量は
３０〜７０μｍであり、誘電体膜５ｂをストッパーとす
る研磨を利用すれば従来の製造方法のような高精度も要
求されない。本実施例では、２５〜６５μｍ 厚さ、研
削で除去し〜その後研磨で仕上げた。絶縁膜１１として
はこの場合は１．０μ風程度の８ｉ０．膜を使用した。
′ｔ−研磨により除去し、単結晶半導体１と平坦になる
よう仕上げ、次いでその表面に絶縁膜１１を形成させ、
ＤＩ基板を完成させる。本実施例における研磨除去量は
３０〜７０μｍであり、誘電体膜５ｂをストッパーとす
る研磨を利用すれば従来の製造方法のような高精度も要
求されない。本実施例では、２５〜６５μｍ 厚さ、研
削で除去し〜その後研磨で仕上げた。絶縁膜１１として
はこの場合は１．０μ風程度の８ｉ０．膜を使用した。
以上半導体集積回路用基板の製造方法の一実施例につい
て述べたが、実施例で説明したように、本発明の製造方
法は従来の方法に比較して、多結晶半導体形成工程、並
びに研磨工程を格段に容易にすることができる。
て述べたが、実施例で説明したように、本発明の製造方
法は従来の方法に比較して、多結晶半導体形成工程、並
びに研磨工程を格段に容易にすることができる。
また、本発明の製造方法はウェーハの口径の犬型化及び
ウェーハの反りの問題に対しても有利である。すなわち
、従来の製造方法ではＤＩウェーハの大口径化にあたり
、多結晶半導体層の膜厚増加・ウェーハ反シ１研磨精度
に対する要求が厳しくなること等で制約が多かうたが本
発明の製造方法ではＤＩウェーハの支持体は従来のよう
ｌζ工程途中で形成するのでなく、最初に使用する単結
晶基板を使用し、ＤＩウェーハの口径はその基板の口径
となる。
ウェーハの反りの問題に対しても有利である。すなわち
、従来の製造方法ではＤＩウェーハの大口径化にあたり
、多結晶半導体層の膜厚増加・ウェーハ反シ１研磨精度
に対する要求が厳しくなること等で制約が多かうたが本
発明の製造方法ではＤＩウェーハの支持体は従来のよう
ｌζ工程途中で形成するのでなく、最初に使用する単結
晶基板を使用し、ＤＩウェーハの口径はその基板の口径
となる。
また、支持体が単結晶であるので従来の製造方法番こ比
較し、著しくウェーハの反シを改善することができる。
較し、著しくウェーハの反シを改善することができる。
ａ！１表は本発明を適用した半導体集積回路と従来方法
により形成した半導体集積回路の叫性並びにコスト比較
表である。
により形成した半導体集積回路の叫性並びにコスト比較
表である。
こ＼では３００〜４００Ｖの耐圧で動作する８チヤンネ
ル形の高圧パルサ回路を例として製作した。
ル形の高圧パルサ回路を例として製作した。
この回路は１５０素子を集積化したバイポーラ・アナロ
グ集積回路で、ペレットサイズはプロセスにもよるが大
体２×２−のものである。
グ集積回路で、ペレットサイズはプロセスにもよるが大
体２×２−のものである。
第１表
上記８１表から明らかなように、本発明はＰＮ分離法に
比較しペレットサイズ面でａ＃うておシ、又、従来の誘
電体分離法に比較すると既に説明したとお〕プロセスコ
スト面で勝っている。総合して見た場合三者の中で鑞も
浚れていることが明らかである。
比較しペレットサイズ面でａ＃うておシ、又、従来の誘
電体分離法に比較すると既に説明したとお〕プロセスコ
スト面で勝っている。総合して見た場合三者の中で鑞も
浚れていることが明らかである。
以上ａ明したように、本発明によれば、支持体の付着を
すくな（でき研磨工程は大幅にすくなくなり〜ウェーハ
の反りもすくな（、シかもウェーハの大口径化にも好都
合であり、プロセスを容易にすることができ生産の安定
化ができ、ひいては製品コストを低下させることができ
る。
すくな（でき研磨工程は大幅にすくなくなり〜ウェーハ
の反りもすくな（、シかもウェーハの大口径化にも好都
合であり、プロセスを容易にすることができ生産の安定
化ができ、ひいては製品コストを低下させることができ
る。
８１図（ａ）〜（ｈ）は本発明の一実施例上説明するた
めに工程順に示した断面図、第２図（ａ）〜（イ）は従
来の半導体集積回路用基板の製造方法を説明するために
工＠順に示した断面図である。 １・・・・・・単結晶半導体基板、２・・・・・・高不
純物濃度層、３・・・・・・マスク材、４・・・・−Ｖ
字形溝、５ ｔ ５ａ。 ５ｂ・・・・・・誘電体膜、６・・・・・・多結６半導
体、７・・・・・・単結晶基板、８・・・・・・多結晶
半導体薄膜、９・・・・・・単結晶半導体薄膜、１０・
・・・・・多結晶半導体、１１・・・・・・絶縁膜。 箔ｆ＠
めに工程順に示した断面図、第２図（ａ）〜（イ）は従
来の半導体集積回路用基板の製造方法を説明するために
工＠順に示した断面図である。 １・・・・・・単結晶半導体基板、２・・・・・・高不
純物濃度層、３・・・・・・マスク材、４・・・・−Ｖ
字形溝、５ ｔ ５ａ。 ５ｂ・・・・・・誘電体膜、６・・・・・・多結６半導
体、７・・・・・・単結晶基板、８・・・・・・多結晶
半導体薄膜、９・・・・・・単結晶半導体薄膜、１０・
・・・・・多結晶半導体、１１・・・・・・絶縁膜。 箔ｆ＠
Claims (1)
- 裏面および側面を誘電体薄膜で電気的に絶縁分離され
た複数個の半導体単結晶領域を有する半導体集積回路用
基板の製造方法において、単結晶半導体基板上に形成さ
れ開口部を有するＳｉＯ＿２等の誘電体薄膜の上に薄い
単結晶半導体薄膜を形成する工程と、該単結晶半導体薄
膜上に所定の膜厚、不純物濃度の単結晶半導体層を形成
する工程と、Ｖ字型溝を形成し前記単結晶半導体層を分
割する工程と、誘電体薄膜で被覆し分割された単結晶半
導体層を互いに絶縁分離する工程と、Ｖ字型溝に例えば
多結晶半導体を埋め込み主表面を平坦に仕上げる工程と
を含むことを特徴とする半導体集積回路用基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27735184A JPS61154141A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27735184A JPS61154141A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154141A true JPS61154141A (ja) | 1986-07-12 |
Family
ID=17582313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27735184A Pending JPS61154141A (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154141A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| DE4423067A1 (de) * | 1994-07-01 | 1996-01-04 | Daimler Benz Ag | Verfahren zum Herstellen eines isolierten Halbleitersubstrats |
-
1984
- 1984-12-27 JP JP27735184A patent/JPS61154141A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| US5543351A (en) * | 1992-03-19 | 1996-08-06 | Matsushita Electric Industrial Co., Ltd. | Method of producing electrically insulated silicon structure |
| DE4423067A1 (de) * | 1994-07-01 | 1996-01-04 | Daimler Benz Ag | Verfahren zum Herstellen eines isolierten Halbleitersubstrats |
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