JPH025517A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH025517A JPH025517A JP15729788A JP15729788A JPH025517A JP H025517 A JPH025517 A JP H025517A JP 15729788 A JP15729788 A JP 15729788A JP 15729788 A JP15729788 A JP 15729788A JP H025517 A JPH025517 A JP H025517A
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路への応用に適した半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
半導体結晶基板の主面上に開口部をもつ絶縁体膜を形成
し、その開口部から絶縁体股上横方向に半導体結晶膜を
エピタキシャル成長することをEL O([!pita
xial Lateral Overgrowth)と
呼び、絶縁体の上に半導体結晶膜を形成する技術の一つ
として研究されている。この技術を利用すると、絶縁体
膜上に半導体装置(以下ELO半導体装置と呼ぶ)を形
成することができる。EL○半導体装置は、その構造故
に幾つかの優れた特長をもつため、半導体装置として有
望である。
し、その開口部から絶縁体股上横方向に半導体結晶膜を
エピタキシャル成長することをEL O([!pita
xial Lateral Overgrowth)と
呼び、絶縁体の上に半導体結晶膜を形成する技術の一つ
として研究されている。この技術を利用すると、絶縁体
膜上に半導体装置(以下ELO半導体装置と呼ぶ)を形
成することができる。EL○半導体装置は、その構造故
に幾つかの優れた特長をもつため、半導体装置として有
望である。
上記ELO半導体装置としては、例えば1987年国際
電子素子会議(International Elec
tronDevices Meeting)において久
保田(T、Kubota)らによって発表された論文、
「ア ニニー ソフト・エラー イミュー デイ−ラム
セル ウイズア トランジスタ オン ラテラル エ
ピタキシャル シリコン レイヤくティ オー エルイ
ー セル) J (A New 5oft−erro
r Immune DRAMCell with a
Transistor On Lateral Epi
taxialSilicon Layer(TOLE
Ce1l)) (同会議予稿集344ページ)で提案さ
れているTOLE型絶縁ゲート電界効果トランジスタ(
以下TOLE型MO3FETと呼ぶ)がある、このTO
LE型MO3FETは、その一部が絶縁体上のシリコン
膜に形成されているため、アルファ粒子などの放射性粒
子の入射によって引き起こされるソフト・エラーによる
誤動作が起こりにくい、また、信号電圧低下の原因とな
る寄生容量が小さいなどの特長をもつ。
電子素子会議(International Elec
tronDevices Meeting)において久
保田(T、Kubota)らによって発表された論文、
「ア ニニー ソフト・エラー イミュー デイ−ラム
セル ウイズア トランジスタ オン ラテラル エ
ピタキシャル シリコン レイヤくティ オー エルイ
ー セル) J (A New 5oft−erro
r Immune DRAMCell with a
Transistor On Lateral Epi
taxialSilicon Layer(TOLE
Ce1l)) (同会議予稿集344ページ)で提案さ
れているTOLE型絶縁ゲート電界効果トランジスタ(
以下TOLE型MO3FETと呼ぶ)がある、このTO
LE型MO3FETは、その一部が絶縁体上のシリコン
膜に形成されているため、アルファ粒子などの放射性粒
子の入射によって引き起こされるソフト・エラーによる
誤動作が起こりにくい、また、信号電圧低下の原因とな
る寄生容量が小さいなどの特長をもつ。
ところが、従来のELO半導体装置では、絶縁体膜の開
口部から成長したエピタキシャル膜の結晶性が悪く、そ
れが原因で洩れ電流が大きいという欠点をもっていた。
口部から成長したエピタキシャル膜の結晶性が悪く、そ
れが原因で洩れ電流が大きいという欠点をもっていた。
本発明の一つの目的は、上記の情況に鑑み、エピタキシ
ャル膜の結晶性に起因する洩れ電流を小さくすることの
できるELO構造の半導体装置を提供することである。
ャル膜の結晶性に起因する洩れ電流を小さくすることの
できるELO構造の半導体装置を提供することである。
本発明の他の目的は、上記本発明ELO構造の半導体装
置を容易に得ることのできる半導体装置の製造方法を提
供することである。
置を容易に得ることのできる半導体装置の製造方法を提
供することである。
本発明によれば、半導体装置は、半導体基板と、前記半
導体基板の一主面上に形成される開口部をもつ絶縁体膜
と、該開口部の縁に沿い前記半導体基板と絶縁体膜の境
界に角ができないように形成される絶縁膜からなる素子
分離領域と、前記半導体基板表面から前記半導体基板と
絶縁体膜の境界を横切って前記絶縁体膜上にまたがる領
域に形成される半導体膜とを含み、また、半導体装置の
製造方法は、半導体結晶基板の一主面上に開口部をもつ
絶縁体膜を形成する工程と、前記基板の半導体結晶が露
出する部分にのみ選択的にエピタキシャル結晶膜を形成
する工程と、前記エピタキシャル結晶膜の前記開口部の
縁の部分に素子分離領域を形成する工程とを含んで構成
される。
導体基板の一主面上に形成される開口部をもつ絶縁体膜
と、該開口部の縁に沿い前記半導体基板と絶縁体膜の境
界に角ができないように形成される絶縁膜からなる素子
分離領域と、前記半導体基板表面から前記半導体基板と
絶縁体膜の境界を横切って前記絶縁体膜上にまたがる領
域に形成される半導体膜とを含み、また、半導体装置の
製造方法は、半導体結晶基板の一主面上に開口部をもつ
絶縁体膜を形成する工程と、前記基板の半導体結晶が露
出する部分にのみ選択的にエピタキシャル結晶膜を形成
する工程と、前記エピタキシャル結晶膜の前記開口部の
縁の部分に素子分離領域を形成する工程とを含んで構成
される。
以下図面を参照して本発明の詳細な説明する。
第1図(a)、(b)および(C)はそれぞれ本発明の
半導体装置の一実施例の構造を示す平面図およびそのA
−A’ 、B−B’断面図である。
半導体装置の一実施例の構造を示す平面図およびそのA
−A’ 、B−B’断面図である。
ここで、101はP型シリコン結晶基板、102゜10
6および108はそれぞれ酸化シリコン膜、103.1
04および105はそれぞれP型シリコン結晶基板10
1に接し酸化シリコン膜102上まで延在するようにE
LOで形成したシリコン膜で、そのうち103はP型の
領域、104及び105はそれぞれn型の領域を示す。
6および108はそれぞれ酸化シリコン膜、103.1
04および105はそれぞれP型シリコン結晶基板10
1に接し酸化シリコン膜102上まで延在するようにE
LOで形成したシリコン膜で、そのうち103はP型の
領域、104及び105はそれぞれn型の領域を示す。
また、107は導電体、109はELOを行なう場合の
酸化シリコン膜102の開口部である。なお、第1図(
a>の平面図では、わかりにくくなるのを避けるため、
一部の線を省略して示している。
酸化シリコン膜102の開口部である。なお、第1図(
a>の平面図では、わかりにくくなるのを避けるため、
一部の線を省略して示している。
上記実施例の半導体装置には、導電体107をゲート電
極、酸化シリコン膜106をゲート絶縁膜、P型シリコ
ン103領域を基板、N型シリコン領域104および1
05をそれぞれ通電電極とするn型チャンネルMO3F
ETが含まれる。さらに、本半導体装置には、P型シリ
コン結晶基板101の主面上に形成された開口部109
をもつ酸化シリコン膜102と、開口部109の縁に沿
って素子分離領域を形成する酸化シリコン膜108と、
P型シリコン結晶基板101から酸化シリコン膜102
上にまたがる領域に形成されたP型およびn型のシリコ
ン領域103および104゜105も含まれる。
極、酸化シリコン膜106をゲート絶縁膜、P型シリコ
ン103領域を基板、N型シリコン領域104および1
05をそれぞれ通電電極とするn型チャンネルMO3F
ETが含まれる。さらに、本半導体装置には、P型シリ
コン結晶基板101の主面上に形成された開口部109
をもつ酸化シリコン膜102と、開口部109の縁に沿
って素子分離領域を形成する酸化シリコン膜108と、
P型シリコン結晶基板101から酸化シリコン膜102
上にまたがる領域に形成されたP型およびn型のシリコ
ン領域103および104゜105も含まれる。
第2図(a)〜(g)は本発明半導体装置の製造方法の
一実施例を示す工程図で、上記実施例の構造の半導体装
置の製造工程を示したものである。まず、第2図(a)
および(b)、(C)は、P型シリコン結晶基板201
上に開口部209と段差をもつように酸化シリコン膜2
02を形成したところの平面図とそのA−A’およびB
−B’断面図をそれぞれ示す。ついで、第2図(d)に
示すように、この開口部209およびその周辺の酸化シ
リコン膜202上にのみ単結晶シリコン(以下エピタキ
シャル・シリコンと呼ぶ)M210を選択エピタキシャ
ル成長法を用いて形成し、ひき続き多結晶シリコン膜2
11を全面に形成する。ついで、シリコンの研磨速度は
速いが酸化シリコン膜の研磨速度は遅い選択的研磨法に
より、表面研磨を行う〔第2図(e)参照〕、この研磨
工程により上記エピタキシャル・シリコン膜210と多
結晶シリコン膜211はシリコン膜212となる。つぎ
に、開口部209の辺に沿った部分のシリコン膜212
と酸化シリコンM2゜2をそれぞれ取り除き、その後に
酸化シリコンを埋め込んで素子分離領域208を形成す
る(第2図(f)参照)。
一実施例を示す工程図で、上記実施例の構造の半導体装
置の製造工程を示したものである。まず、第2図(a)
および(b)、(C)は、P型シリコン結晶基板201
上に開口部209と段差をもつように酸化シリコン膜2
02を形成したところの平面図とそのA−A’およびB
−B’断面図をそれぞれ示す。ついで、第2図(d)に
示すように、この開口部209およびその周辺の酸化シ
リコン膜202上にのみ単結晶シリコン(以下エピタキ
シャル・シリコンと呼ぶ)M210を選択エピタキシャ
ル成長法を用いて形成し、ひき続き多結晶シリコン膜2
11を全面に形成する。ついで、シリコンの研磨速度は
速いが酸化シリコン膜の研磨速度は遅い選択的研磨法に
より、表面研磨を行う〔第2図(e)参照〕、この研磨
工程により上記エピタキシャル・シリコン膜210と多
結晶シリコン膜211はシリコン膜212となる。つぎ
に、開口部209の辺に沿った部分のシリコン膜212
と酸化シリコンM2゜2をそれぞれ取り除き、その後に
酸化シリコンを埋め込んで素子分離領域208を形成す
る(第2図(f)参照)。
ここで、素子分離領域208で取囲まれた開口部209
のシリコン膜212内にP型不純物を拡散してP型シリ
コン領域203を形成した後、ひき続き通常のMOSF
ETの形成工程を行なえば、第2図(?)すなわち、第
2図(f)のC−C′断面図が示す如く、第1図の半導
体装置構造が得られる。
のシリコン膜212内にP型不純物を拡散してP型シリ
コン領域203を形成した後、ひき続き通常のMOSF
ETの形成工程を行なえば、第2図(?)すなわち、第
2図(f)のC−C′断面図が示す如く、第1図の半導
体装置構造が得られる。
以上の説明から明らかなように、本発明の半導体装置の
製造方法においては、選択エピタキシャル成長法により
、開口部209の周辺の酸化シリコン膜上にELOシリ
コン膜を形成した後、その上に半導体装置が形成される
0通常、選択エピタキシャル成長法は良質の結晶を成長
できる方法ではあるが、エピタキシャル成長の種を与え
る開口部の形状に敏感であるという欠点を持つ、これは
、開口部の角の形が結晶格子の配列の形と異なると結晶
原子の配列がうまくいかず、その角の部分に結晶欠陥が
生じ易い性質が一方にあり、また、この開口部の形は、
通常、光学的な方法で決定され、光の回折により角が丸
味をおびるので、開口部の角の形を厳格に結晶原子の配
列の形と同じようにすることが極めて難しいという現象
が他方にあるからである。従って、以上の理由により、
従来のELO半導体装置ではエピタキシャル結晶膜の結
晶欠陥に起因する洩れ電流が大きいという欠点をもつよ
うになる。
製造方法においては、選択エピタキシャル成長法により
、開口部209の周辺の酸化シリコン膜上にELOシリ
コン膜を形成した後、その上に半導体装置が形成される
0通常、選択エピタキシャル成長法は良質の結晶を成長
できる方法ではあるが、エピタキシャル成長の種を与え
る開口部の形状に敏感であるという欠点を持つ、これは
、開口部の角の形が結晶格子の配列の形と異なると結晶
原子の配列がうまくいかず、その角の部分に結晶欠陥が
生じ易い性質が一方にあり、また、この開口部の形は、
通常、光学的な方法で決定され、光の回折により角が丸
味をおびるので、開口部の角の形を厳格に結晶原子の配
列の形と同じようにすることが極めて難しいという現象
が他方にあるからである。従って、以上の理由により、
従来のELO半導体装置ではエピタキシャル結晶膜の結
晶欠陥に起因する洩れ電流が大きいという欠点をもつよ
うになる。
本発明によれば、この洩れ電流を大きくする原因のエピ
タキシャル結晶欠陥膜は開口部の角の部分から全て除去
され素子分離領域の酸化シリコン膜に代えられているの
で、洩れ電流値の極めて少ないELO半導体装置を得る
ことができる。
タキシャル結晶欠陥膜は開口部の角の部分から全て除去
され素子分離領域の酸化シリコン膜に代えられているの
で、洩れ電流値の極めて少ないELO半導体装置を得る
ことができる。
以上詳細に説明したように、本発明によれば、選択エピ
タキシャル成長膜結晶欠格に起因するELO半導体装置
の洩れ電流を著しく改善することができ、また本発明の
製造方法に従えば、上記半導体装置の構造を容易に形成
することが可能である。
タキシャル成長膜結晶欠格に起因するELO半導体装置
の洩れ電流を著しく改善することができ、また本発明の
製造方法に従えば、上記半導体装置の構造を容易に形成
することが可能である。
第1図(a)、(b)および(C)はそれぞれ本発明の
半導体装置の一実施例の構造を示す平面図およびそのA
−A’ 、B−B’断面図、第2図(a)〜(g)は本
発明半導体装置の製造方法の一実施例を示す工程図であ
る。 101.201・・・P型シリコン結晶基板、102.
106,108,202,208−・・酸化シリコン膜
、103,203・・・P型シリコン領域、104.1
05・・・n型シリコン領域、107・・・導電体、1
09,209・・・開口部、210・・・エピタキシャ
ル・シリコン膜、211・・・多結晶シリコン膜、21
2・・・シリコン膜。 代理人 弁理士 内 原 晋 tot:p型シリコシ忽晶導訃反 lθ2./必ら103 : 腋イヒシソコシ〜」1/
3 : P室シックシぞqfg l(14,105: 7L型〉ソコシイ頁J或Iθ7:
JLta IOf : PADe
半導体装置の一実施例の構造を示す平面図およびそのA
−A’ 、B−B’断面図、第2図(a)〜(g)は本
発明半導体装置の製造方法の一実施例を示す工程図であ
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106,108,202,208−・・酸化シリコン膜
、103,203・・・P型シリコン領域、104.1
05・・・n型シリコン領域、107・・・導電体、1
09,209・・・開口部、210・・・エピタキシャ
ル・シリコン膜、211・・・多結晶シリコン膜、21
2・・・シリコン膜。 代理人 弁理士 内 原 晋 tot:p型シリコシ忽晶導訃反 lθ2./必ら103 : 腋イヒシソコシ〜」1/
3 : P室シックシぞqfg l(14,105: 7L型〉ソコシイ頁J或Iθ7:
JLta IOf : PADe
Claims (2)
- (1)半導体基板と、前記半導体基板の一主面上に形成
される開口部をもつ絶縁体膜と、該開口部の縁に沿い前
記半導体基板と絶縁体膜の境界に角ができないように形
成される絶縁膜からなる素子分離領域と、前記半導体基
板表面から前記半導体基板と絶縁体膜の境界を横切って
前記絶縁体膜上にまたがる領域に形成される半導体膜と
を含むことを特徴とする半導体装置。 - (2)半導体結晶基板の一主面上に開口部をもつ絶縁体
膜を形成する工程と、前記基板の半導体結晶が露出する
部分にのみ選択的にエピタキシャル結晶膜を形成する工
程と、前記エピタキシャル結晶膜の前記開口部の縁の部
分に素子分離領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15729788A JPH025517A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15729788A JPH025517A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH025517A true JPH025517A (ja) | 1990-01-10 |
Family
ID=15646586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15729788A Pending JPH025517A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH025517A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
-
1988
- 1988-06-24 JP JP15729788A patent/JPH025517A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
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