JPS60149145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60149145A JPS60149145A JP23551283A JP23551283A JPS60149145A JP S60149145 A JPS60149145 A JP S60149145A JP 23551283 A JP23551283 A JP 23551283A JP 23551283 A JP23551283 A JP 23551283A JP S60149145 A JPS60149145 A JP S60149145A
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- JP
- Japan
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- substrate
- layer
- single crystal
- sio2
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するものであるＤ
絶縁物上に半導体素子を形成する技術は素子の高速化を
目指す上で非常に重要な技術である。
目指す上で非常に重要な技術である。
従来この種の素子の製造方法としてサファイア（Ａ／２
０ｓ）またはスピネル（ＭｇＡｊ’２０４）等の絶縁物
上に単結晶シリコンをエピタキシャル成長させそのエピ
タキシャル層に素子を形成する方法が行なわれている。
０ｓ）またはスピネル（ＭｇＡｊ’２０４）等の絶縁物
上に単結晶シリコンをエピタキシャル成長させそのエピ
タキシャル層に素子を形成する方法が行なわれている。
しかし、サファイアまたはスピネル上にエピタキシャル
成長されたシリコン単結晶の結晶性が悪いため、サファ
イアまたはスピネルとシリコンとの界面に太きなリーク
電流が流れて消費電力が予想外に大きくなったり、移動
度が半導体単結晶基板のそれよυ低いため予想はどには
高速にならない、あるいはヘテロエピタキシャルさせる
ため歩留シが悪いという欠点があシ、寄生容量が小さい
ため、素子の高速化ができるという利点があるにもかか
わらず、広く用いられるには至ってい々い。
成長されたシリコン単結晶の結晶性が悪いため、サファ
イアまたはスピネルとシリコンとの界面に太きなリーク
電流が流れて消費電力が予想外に大きくなったり、移動
度が半導体単結晶基板のそれよυ低いため予想はどには
高速にならない、あるいはヘテロエピタキシャルさせる
ため歩留シが悪いという欠点があシ、寄生容量が小さい
ため、素子の高速化ができるという利点があるにもかか
わらず、広く用いられるには至ってい々い。
本発明はこれらの欠点を除去するものであり、半導体単
結晶基板にすでに形成された素子を絶縁膜を介して支持
基板に接着することにょシ、結晶性が良好な半導体に素
子が形成きれしかもその下が絶縁体であるような構造を
実現できる半導体装置の製造方法を提供するものである
０ 本発明によれば、単結晶半導体基板上に絶縁膜のパター
ンを形成し、次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に単結晶半導体層を堆積
し、次いで単結晶半導体層に所望の素子を形成し、素子
形成面を接着層（甲）により保持基板に接着し、前記素
子形成層を除く半導体単結晶基板’ｉ ｒｔｕ摩で除去
し、次いで除去し７た面に接着層（甲）の融点より低い
温度で絶縁膜を被膜した後、前記素子形成層を接着層（
乙）を介して、支持基板に固定し、次いで前記保持基板
を除去することを特徴とする半導体装置の製造方法が得
られる。
結晶基板にすでに形成された素子を絶縁膜を介して支持
基板に接着することにょシ、結晶性が良好な半導体に素
子が形成きれしかもその下が絶縁体であるような構造を
実現できる半導体装置の製造方法を提供するものである
０ 本発明によれば、単結晶半導体基板上に絶縁膜のパター
ンを形成し、次いで選択エピタキシャル成長法を用いて
、前記絶縁膜の開孔部に選択的に単結晶半導体層を堆積
し、次いで単結晶半導体層に所望の素子を形成し、素子
形成面を接着層（甲）により保持基板に接着し、前記素
子形成層を除く半導体単結晶基板’ｉ ｒｔｕ摩で除去
し、次いで除去し７た面に接着層（甲）の融点より低い
温度で絶縁膜を被膜した後、前記素子形成層を接着層（
乙）を介して、支持基板に固定し、次いで前記保持基板
を除去することを特徴とする半導体装置の製造方法が得
られる。
従来の方法では単結晶あるいは非晶質の絶縁物上に単結
晶半導体を成長し、素子全形成するのに対し、本発明の
方法は結晶性の良好な半導体基板上に素子を形成した後
で、絶縁物を介して支持基板に接着することによって、
寄生容量が非常に小さいというＳＯＩ構造の利点をその
まま維持しながら、従来のＳＯＩ構造の素子のリーク電
流、移動度等結晶性の悪さからくる欠点を改善すること
ができ、素子の低消費電力化、高速動作、集積度の向上
等に多大な効果を発揮するものである。
晶半導体を成長し、素子全形成するのに対し、本発明の
方法は結晶性の良好な半導体基板上に素子を形成した後
で、絶縁物を介して支持基板に接着することによって、
寄生容量が非常に小さいというＳＯＩ構造の利点をその
まま維持しながら、従来のＳＯＩ構造の素子のリーク電
流、移動度等結晶性の悪さからくる欠点を改善すること
ができ、素子の低消費電力化、高速動作、集積度の向上
等に多大な効果を発揮するものである。
次に図面に基づき本発明の半導体装置の製造方法の一実
施例について説明する０第１図〜第７図は本発明の一実
施例を説明するための主な製造工程における基板断面図
を示す。
施例について説明する０第１図〜第７図は本発明の一実
施例を説明するための主な製造工程における基板断面図
を示す。
まず第１図に示すように、−例として結晶面（１００）
、比抵抗約０１Ω・ｍのＰ型学結晶シリコン基板１の表
面に第１の絶縁体層２を約１μｍの厚さに形成する。第
１の絶縁体層２は二酸化シリコン（Ｓｉ０２）が適当で
あるが他の酸化物等の絶縁体でも撰択エツチングｉ」能
であれは使用できる。次に通常の光学駕光法とドライエ
ツチング法とを用いてシリコン基板１の表面が露出する
まで選択エツチングを行い、垂直な側壁を有するように
第１の絶縁体層２を整形する０第１の絶縁体層が二酸化
シリコン（ＳｔＯ，）である場合には四フッ化戻素（Ｃ
Ｆ４）と水素（Ｈｚ）ｅ用いる反応性スパッタエツチン
グ法が適する。この方法を用いるとｉｔは垂直な側壁が
得られる。次に第２の絶縁体層３を約０．２μｍの厚さ
に形成する。第２の絶縁体層３は第１の絶縁体層２ｔ−
浸さないエツチング液あるいはエツチング条件でエツチ
ングできるものでなければならないＯ第１の絶縁体層２
が二酸化シリコン（８ｉ０．）である場合に、第２の絶
縁体層３は窒化シリコンＳｉ３Ｎ４が適当である。窒化
シリコンはＣＶＤ法で形成できる。゛ 次に、第２図に示すように、第１の絶縁体層２の側壁に
堆積した部分以外の第２の絶縁体層３をエツチング除去
する。第２の絶縁体層３が窒化シリコン８ｉＢＮ４であ
る場合、四フッ化炭素ＣＦ、と水素Ｈ７とを用いる反応
性スパッタエツチング法が適当である◎このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコンＳｉ３Ｎ４を残すのに都合が良い。側壁に
残留する窒化シリコン８ｉ３Ｎ４もエツチングされるが
、その量はわずかであり、最初の厚さとｔｌは同程度で
ある０次に、第３図に示すように、半導体単結晶層を形
成したい領域以外のフィールド領域をレジスト４でおお
い、通常のエツチング法で第１の絶縁体層２を除去する
。エツチングは化学系品を使う方法、プラズマエツチン
グ法等のいずれでもよい。
、比抵抗約０１Ω・ｍのＰ型学結晶シリコン基板１の表
面に第１の絶縁体層２を約１μｍの厚さに形成する。第
１の絶縁体層２は二酸化シリコン（Ｓｉ０２）が適当で
あるが他の酸化物等の絶縁体でも撰択エツチングｉ」能
であれは使用できる。次に通常の光学駕光法とドライエ
ツチング法とを用いてシリコン基板１の表面が露出する
まで選択エツチングを行い、垂直な側壁を有するように
第１の絶縁体層２を整形する０第１の絶縁体層が二酸化
シリコン（ＳｔＯ，）である場合には四フッ化戻素（Ｃ
Ｆ４）と水素（Ｈｚ）ｅ用いる反応性スパッタエツチン
グ法が適する。この方法を用いるとｉｔは垂直な側壁が
得られる。次に第２の絶縁体層３を約０．２μｍの厚さ
に形成する。第２の絶縁体層３は第１の絶縁体層２ｔ−
浸さないエツチング液あるいはエツチング条件でエツチ
ングできるものでなければならないＯ第１の絶縁体層２
が二酸化シリコン（８ｉ０．）である場合に、第２の絶
縁体層３は窒化シリコンＳｉ３Ｎ４が適当である。窒化
シリコンはＣＶＤ法で形成できる。゛ 次に、第２図に示すように、第１の絶縁体層２の側壁に
堆積した部分以外の第２の絶縁体層３をエツチング除去
する。第２の絶縁体層３が窒化シリコン８ｉＢＮ４であ
る場合、四フッ化炭素ＣＦ、と水素Ｈ７とを用いる反応
性スパッタエツチング法が適当である◎このエツチング
方法は強いエツチング方向性を有するので、側壁にのみ
窒化シリコンＳｉ３Ｎ４を残すのに都合が良い。側壁に
残留する窒化シリコン８ｉ３Ｎ４もエツチングされるが
、その量はわずかであり、最初の厚さとｔｌは同程度で
ある０次に、第３図に示すように、半導体単結晶層を形
成したい領域以外のフィールド領域をレジスト４でおお
い、通常のエツチング法で第１の絶縁体層２を除去する
。エツチングは化学系品を使う方法、プラズマエツチン
グ法等のいずれでもよい。
次に第４図に示すように、レジスト４を除去し、第２の
絶縁体層３の間にシリコン単結晶層５．全成長させる０
この成長には、ジクロルシランＳｉ［１２ＣＪ２と塩化
水素ＨＣｌとをソースとし、水素Ｈ２をキャリヤーガス
とする気相成長法を用いると、第１および第２の絶縁体
層上には伺も堆積されずに露出したシリコン基板上にの
み単結晶シリコンが成長するので都合がよい。シリコン
単結晶Ｍ５の成長時にＰ型あ仝いはＮ型の不純物ソース
をドープすることは自由である。
絶縁体層３の間にシリコン単結晶層５．全成長させる０
この成長には、ジクロルシランＳｉ［１２ＣＪ２と塩化
水素ＨＣｌとをソースとし、水素Ｈ２をキャリヤーガス
とする気相成長法を用いると、第１および第２の絶縁体
層上には伺も堆積されずに露出したシリコン基板上にの
み単結晶シリコンが成長するので都合がよい。シリコン
単結晶Ｍ５の成長時にＰ型あ仝いはＮ型の不純物ソース
をドープすることは自由である。
次に素子形成工程に入る。第４図に示した基板を用い、
表面にゲート酸化膜６を熱酸化法で形成する。次に多結
晶シリコンでゲート電極７を形成する。ゲート７をマス
クにして、イオン注入法によりソース−ドレイン領域８
を形成する０そのあと、図面には示していないが、層間
絶縁膜を形成きる。この後、アルミ配線を保餓するため
に表面を５ｉＯｚ膜（図示せず）で被覆する（第５図）
０次に素子形成面とシリコンウニＩ・等の保持基地９を
半田カラス１０で融着し、素子形成層を除くＰ型シリコ
ン基板ｌｔメカノケミカルボリジングで除去する。この
ボリシングでは砥粒としてコロイダルシリカを用い、化
学液として有機アミンを用いているため、分離領域を形
成している絶縁層２゜３はシリコン単結晶層５よりも研
摩加工速度がかなシ小さいため研摩加工を絶縁体層２，
３の厚さで止めることができ、素子形成層を容易に残す
ことができる０かかる図を第６図に示す０次に、素子形
成層と保持基板９を接着しているガラス１０の融点より
低い形成温度の絶縁膜１１、例えばプラズマＣＶ、Ｄ法
による二酸化シリコンまたは窒化シリコン膜で素子形成
層を被覆した後、素子形成層を接着／［１２例えばエポ
キシ系樹脂で支持基板１３に接着固定し、保持基板９お
よび保持基板９棟子を接着しているガラスｌＯ會エツチ
ングまたは研摩によシ除去する。かかる図全第７図に示
すり 以上詳細に説明したように、本発明によれば良好な結晶
性を有する半導体層を容易に絶縁体上に素子を形成する
ことができ、素子の特性向上をし、かることができる。
表面にゲート酸化膜６を熱酸化法で形成する。次に多結
晶シリコンでゲート電極７を形成する。ゲート７をマス
クにして、イオン注入法によりソース−ドレイン領域８
を形成する０そのあと、図面には示していないが、層間
絶縁膜を形成きる。この後、アルミ配線を保餓するため
に表面を５ｉＯｚ膜（図示せず）で被覆する（第５図）
０次に素子形成面とシリコンウニＩ・等の保持基地９を
半田カラス１０で融着し、素子形成層を除くＰ型シリコ
ン基板ｌｔメカノケミカルボリジングで除去する。この
ボリシングでは砥粒としてコロイダルシリカを用い、化
学液として有機アミンを用いているため、分離領域を形
成している絶縁層２゜３はシリコン単結晶層５よりも研
摩加工速度がかなシ小さいため研摩加工を絶縁体層２，
３の厚さで止めることができ、素子形成層を容易に残す
ことができる０かかる図を第６図に示す０次に、素子形
成層と保持基板９を接着しているガラス１０の融点より
低い形成温度の絶縁膜１１、例えばプラズマＣＶ、Ｄ法
による二酸化シリコンまたは窒化シリコン膜で素子形成
層を被覆した後、素子形成層を接着／［１２例えばエポ
キシ系樹脂で支持基板１３に接着固定し、保持基板９お
よび保持基板９棟子を接着しているガラスｌＯ會エツチ
ングまたは研摩によシ除去する。かかる図全第７図に示
すり 以上詳細に説明したように、本発明によれば良好な結晶
性を有する半導体層を容易に絶縁体上に素子を形成する
ことができ、素子の特性向上をし、かることができる。
また、素子形成層の厚みは絶縁体層の厚与によシ自在に
変えることができる。
変えることができる。
また、保持基板９と素子との接着をガラスで行なったが
ポリイミド等の接着剤を用いてもよいし、素子と支持基
板の接着にエポキシ系接着剤音用いたが、ガラスを用い
て接着してもよい。
ポリイミド等の接着剤を用いてもよいし、素子と支持基
板の接着にエポキシ系接着剤音用いたが、ガラスを用い
て接着してもよい。
なお、実施例においてはへ４０８年積回路の形成を例に
あけたがバイポージ型集積回路等他の種類の素子につい
゛ても同様に作ることができる。
あけたがバイポージ型集積回路等他の種類の素子につい
゛ても同様に作ることができる。
さらに、実施例ではシリコン基板について述べたが、他
の半導体単結晶基板例えば砒化ガリウムやインジュウム
リンについても本発明を用いることができる。
の半導体単結晶基板例えば砒化ガリウムやインジュウム
リンについても本発明を用いることができる。
第１図〜第７図は本発明の方法による半導体装置の製造
方法を説明するための各工程における半導体基板の模式
的断面図である０ １・・・Ｐ型シリコン基版、２・・・第１の絶縁体層、
３・・・第２の絶縁体層、４・・・レジスト、訃・・半
導体単結晶層、６・・・ゲート酸化膜、７・・・ゲート
電極、８・・・ソース・ドレイン領域、９・・・保持基
板、ｌＯ・・・カラス、１１・・・絶縁膜、１２・・・
接着剤、１３・・・支持基板り オ １ 図 第２図 オ ３ ロ 第４図 第５図 オ６図 手続補正書（自発） １．事件の表示 昭和５８年 特 許 願第２３５５１
２号２、発明の名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第４頁第１１行目にｒ （１００）、比
抵抗約０．１０・ｍのＰ型巣結晶シリコン」とあるのを
ｒ （１００）、比抵抗約０．１Ω鋼のＰ型巣結晶シリ
コン」と補正する。
方法を説明するための各工程における半導体基板の模式
的断面図である０ １・・・Ｐ型シリコン基版、２・・・第１の絶縁体層、
３・・・第２の絶縁体層、４・・・レジスト、訃・・半
導体単結晶層、６・・・ゲート酸化膜、７・・・ゲート
電極、８・・・ソース・ドレイン領域、９・・・保持基
板、ｌＯ・・・カラス、１１・・・絶縁膜、１２・・・
接着剤、１３・・・支持基板り オ １ 図 第２図 オ ３ ロ 第４図 第５図 オ６図 手続補正書（自発） １．事件の表示 昭和５８年 特 許 願第２３５５１
２号２、発明の名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第４頁第１１行目にｒ （１００）、比
抵抗約０．１０・ｍのＰ型巣結晶シリコン」とあるのを
ｒ （１００）、比抵抗約０．１Ω鋼のＰ型巣結晶シリ
コン」と補正する。
Claims (1)
- 単結晶半導体基板上に絶縁膜のパターンを形成し、次い
で選択エピタキシャル成長法を用いて、前記絶縁膜の開
孔部に選択的に単結晶半導体層を堆積し、次いで単結晶
半導体層に所望の素子を形成し、素子形成面を接着層（
甲）により保持基板に接着し、前記素子形成層を除く半
導体単結晶基板を研摩で除去し、次いで除去しに面に接
着層（甲）の融点より低い温度で絶縁膜を被膜した後、
前記素子形成層を接着層（乙）を介して、支持基板に固
定し、次いで前記保持基板を除去することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23551283A JPS60149145A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23551283A JPS60149145A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60149145A true JPS60149145A (ja) | 1985-08-06 |
Family
ID=16987084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23551283A Pending JPS60149145A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60149145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011787A (en) * | 1988-07-13 | 1991-04-30 | Commissariat A L'energie Atomique | Production of an integrated memory cell |
| JP2007113255A (ja) * | 2005-10-19 | 2007-05-10 | Ntt Facilities Inc | バス停待合所用発電システム |
-
1983
- 1983-12-14 JP JP23551283A patent/JPS60149145A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011787A (en) * | 1988-07-13 | 1991-04-30 | Commissariat A L'energie Atomique | Production of an integrated memory cell |
| JP2007113255A (ja) * | 2005-10-19 | 2007-05-10 | Ntt Facilities Inc | バス停待合所用発電システム |
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