JPS60149146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60149146A JPS60149146A JP23551383A JP23551383A JPS60149146A JP S60149146 A JPS60149146 A JP S60149146A JP 23551383 A JP23551383 A JP 23551383A JP 23551383 A JP23551383 A JP 23551383A JP S60149146 A JPS60149146 A JP S60149146A
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- JP
- Japan
- Prior art keywords
- substrate
- sio2
- semiconductor
- covered
- glass
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するものである。
絶縁物上に半導体素子を形成する技術は素子の高速化を
目指す上で非常に重要な技術である。
目指す上で非常に重要な技術である。
従来この種の素子の製造方法としてサファイア（ＡＩ！
ｔＯｓ）またはスピネル（ＭｇＡｚ２０４）等の絶縁物
上に単結晶シリコンをエピタキシャル成長させそのエピ
タキシャル層に素子を形成する方法が行なわれているっ しかし、サファイアまたはスピネル上にエピタキシャル
成長されたシリコン単結晶の結晶性が悪いため、サファ
イアまたはスピネルとシリコンとの界面に大きなリーク
電流が流れて消費電力が予想外に大きくなったシ、移動
度が半導体単結晶基板のそれよシ低いため予想はどには
高速にならない、あるいはヘテロエピタキシャルさせる
ため歩留シが悪いという欠点があシ、寄生容量が小さい
ため素子の高速化ができるという利点があるにもかかわ
らず、広く用いられるには至っていない口重発明はこれ
らの欠点を除去するものであり、半導体単結晶基板にす
でに形成された素子を絶縁膜を介して支持基板に接着す
ることにょシ、結晶性が良好な半導体に素子が形成され
しかもその下が絶縁体であるような構造を実現できる半
導体装置の製造方法を提供するものである。
ｔＯｓ）またはスピネル（ＭｇＡｚ２０４）等の絶縁物
上に単結晶シリコンをエピタキシャル成長させそのエピ
タキシャル層に素子を形成する方法が行なわれているっ しかし、サファイアまたはスピネル上にエピタキシャル
成長されたシリコン単結晶の結晶性が悪いため、サファ
イアまたはスピネルとシリコンとの界面に大きなリーク
電流が流れて消費電力が予想外に大きくなったシ、移動
度が半導体単結晶基板のそれよシ低いため予想はどには
高速にならない、あるいはヘテロエピタキシャルさせる
ため歩留シが悪いという欠点があシ、寄生容量が小さい
ため素子の高速化ができるという利点があるにもかかわ
らず、広く用いられるには至っていない口重発明はこれ
らの欠点を除去するものであり、半導体単結晶基板にす
でに形成された素子を絶縁膜を介して支持基板に接着す
ることにょシ、結晶性が良好な半導体に素子が形成され
しかもその下が絶縁体であるような構造を実現できる半
導体装置の製造方法を提供するものである。
本発明によれに、半導体単結晶基板上に制御された寸法
と深さを有し、少なくともその表面が絶縁膜で被われた
溝を設け、前記溝間の半導体部分に所望の素子を形成し
た後、前記素子形成面全接着層（甲）で保持基板に接着
し、前記絶縁膜がｈ出するまで半導体単結晶基板を研摩
で除去し、次いで除去した面に接着層（甲）の融点よシ
低い温度で絶縁ＩＩＩ堆積した後、前記素子形成層を接
着層（乙）を介して支持基板に固定し、次いで前記保持
基板を除去することを特徴とする半導体装置の製造方法
を得ることができる。
と深さを有し、少なくともその表面が絶縁膜で被われた
溝を設け、前記溝間の半導体部分に所望の素子を形成し
た後、前記素子形成面全接着層（甲）で保持基板に接着
し、前記絶縁膜がｈ出するまで半導体単結晶基板を研摩
で除去し、次いで除去した面に接着層（甲）の融点よシ
低い温度で絶縁ＩＩＩ堆積した後、前記素子形成層を接
着層（乙）を介して支持基板に固定し、次いで前記保持
基板を除去することを特徴とする半導体装置の製造方法
を得ることができる。
従来の方法では単結晶あるいは非晶質の絶縁物上に単結
晶半導体を成長し、素子を形成するのに対し、本発明の
方法は結晶性の良好な半導体基板上に素子全形成した後
で、絶縁物を介して支持基板に接着することによって、
寄生容量が非常に小さいという８０Ｉ構造の利点をその
まま維持しながら、従来の８０Ｉ構造の素子のリーク電
流、移動度等結晶性の悪さからくる欠点を改善すること
ができ、素子の低消費電力化、高速動作、集積度の向上
管に多大な効果を発揮するものである０次に、図面に基
づき本発明の半導体装置の製造方法の一実施例について
説明する。
晶半導体を成長し、素子を形成するのに対し、本発明の
方法は結晶性の良好な半導体基板上に素子全形成した後
で、絶縁物を介して支持基板に接着することによって、
寄生容量が非常に小さいという８０Ｉ構造の利点をその
まま維持しながら、従来の８０Ｉ構造の素子のリーク電
流、移動度等結晶性の悪さからくる欠点を改善すること
ができ、素子の低消費電力化、高速動作、集積度の向上
管に多大な効果を発揮するものである０次に、図面に基
づき本発明の半導体装置の製造方法の一実施例について
説明する。
第１図〜第６図は本発明の一実施例を説明するための主
な製造工程における基板断面図を示す。
な製造工程における基板断面図を示す。
シリコン単結晶基板１の表面に二酸化シリコン膜２を形
成し、この８ｉ０２嘆２を写真食刻法特にトライエツチ
ング等の微細加工技術を用いて上記５ｉ０２膜２′ｆ、
除去し、残りの部分の８＋０２膜２をマスクとして第１
図に示すごとく素板に所望の深さと垂直形状を有する溝
３をドライエツチング法により形成する。この溝は半導
体素子の分離領域となるため、分離溝幅を微細にするは
と、素子の集積度は向上する。
成し、この８ｉ０２嘆２を写真食刻法特にトライエツチ
ング等の微細加工技術を用いて上記５ｉ０２膜２′ｆ、
除去し、残りの部分の８＋０２膜２をマスクとして第１
図に示すごとく素板に所望の深さと垂直形状を有する溝
３をドライエツチング法により形成する。この溝は半導
体素子の分離領域となるため、分離溝幅を微細にするは
と、素子の集積度は向上する。
次に、上記マスクとして用いた８ ｉｏｚ 膜２ を除
去して、再度二酸化シリコン膜２ａとシリコン窒化［２
ｂを基板全面に形成する。かかる図會第２図に示す。
去して、再度二酸化シリコン膜２ａとシリコン窒化［２
ｂを基板全面に形成する。かかる図會第２図に示す。
次に多結晶シリコン４を気相成長法により、分離溝３の
深さ以上の厚みに成長させて、分離溝３全即め、通常の
ボリシング法等により表面を平坦にし、羊の後シリコン
窒化膜２ｂ’ｔマスクとして熱酸化を施すことによシ、
分離溝内に埋め込まれた多結晶シリコン４の表面のみに
酸化膜２Ｃが形成される。
深さ以上の厚みに成長させて、分離溝３全即め、通常の
ボリシング法等により表面を平坦にし、羊の後シリコン
窒化膜２ｂ’ｔマスクとして熱酸化を施すことによシ、
分離溝内に埋め込まれた多結晶シリコン４の表面のみに
酸化膜２Ｃが形成される。
次に素子形成工程に入る。第３図に続いて、溝３の中板
外のシリコン窒化膜２ｂと酸化膜２ａｅ除去した後、改
めて、／ｖｒ望のゲート酸化膜５を熱酸化法で形成し、
次に多結晶シリコンでゲート電極７を形成する。ゲート
電極７をマスクにして、イオン注入法により、ソース・
ドレイン領域８を形成し、その後層間絶縁膜９をＣＶＤ
法で堆積した後、コンタクト糸−ルを形成し、アルミ配
線１０を形成すると第４図が得られ、ＭＯ８集積回路の
素子が形成できる。この後アルミ配線を保護するために
表面全気相成長法等によ１ｓｉｏ１膜１３で被覆する。
外のシリコン窒化膜２ｂと酸化膜２ａｅ除去した後、改
めて、／ｖｒ望のゲート酸化膜５を熱酸化法で形成し、
次に多結晶シリコンでゲート電極７を形成する。ゲート
電極７をマスクにして、イオン注入法により、ソース・
ドレイン領域８を形成し、その後層間絶縁膜９をＣＶＤ
法で堆積した後、コンタクト糸−ルを形成し、アルミ配
線１０を形成すると第４図が得られ、ＭＯ８集積回路の
素子が形成できる。この後アルミ配線を保護するために
表面全気相成長法等によ１ｓｉｏ１膜１３で被覆する。
次に素子形成面とシリコンウェハ等の保持基板１２を半
田ガラス１４で融着し、素子形成層を除く半導体単結晶
基板１をメカノケミカルボリジングで除去する。このポ
リシングでは砥粒としてコロイダルシリカを用い、化学
液として有機アミンを用いているため分離溝３を被覆し
ている二酸化シリコン２ａはシリコン基板ｌよりも加工
速度がかなシ小さいためボリシング加工を溝の深さで止
めることができ、素子形成層を容易に残すことができる
。かかる図を第５図に示す。
田ガラス１４で融着し、素子形成層を除く半導体単結晶
基板１をメカノケミカルボリジングで除去する。このポ
リシングでは砥粒としてコロイダルシリカを用い、化学
液として有機アミンを用いているため分離溝３を被覆し
ている二酸化シリコン２ａはシリコン基板ｌよりも加工
速度がかなシ小さいためボリシング加工を溝の深さで止
めることができ、素子形成層を容易に残すことができる
。かかる図を第５図に示す。
次に素子形成層と保持基板１２を接着ｌ−ているカラス
１４の融点より低い形成温度の絶縁膜１７例えばプラズ
マＣＶＤ法による二酸化シリコンまたは窒化シリコン膜
で素子形成層を被覆した後、素子形成層を接着層１５例
えばエポキシ系樹脂でシリコンウェハ支持基板１６に接
着固定し、保持基板１２と半田ガラスＩＱ−エツチング
またはポリシングにより除去する０かかる図を第６図に
示すＯ 以上詳細に説明したように、本発明によれば良好な結晶
性を有する半導体層を容易に絶縁体上に形成することが
でき、素子の特性向上をはかることができる０また、素
子形成層の厚みは亦離溝の深さによシ自在に変えること
ができる０また、実施例においてはＭＯＢ集積回路の形
べを例にあげたが）（イボーラ型集積回路等他の種類の
素子についても同様に作ることができる。また、実施例
において、素子と支持基板の接着にエポキシ系樹脂を用
いたが、半田ガラスやポリイミド等を用いて接着しても
よい。
１４の融点より低い形成温度の絶縁膜１７例えばプラズ
マＣＶＤ法による二酸化シリコンまたは窒化シリコン膜
で素子形成層を被覆した後、素子形成層を接着層１５例
えばエポキシ系樹脂でシリコンウェハ支持基板１６に接
着固定し、保持基板１２と半田ガラスＩＱ−エツチング
またはポリシングにより除去する０かかる図を第６図に
示すＯ 以上詳細に説明したように、本発明によれば良好な結晶
性を有する半導体層を容易に絶縁体上に形成することが
でき、素子の特性向上をはかることができる０また、素
子形成層の厚みは亦離溝の深さによシ自在に変えること
ができる０また、実施例においてはＭＯＢ集積回路の形
べを例にあげたが）（イボーラ型集積回路等他の種類の
素子についても同様に作ることができる。また、実施例
において、素子と支持基板の接着にエポキシ系樹脂を用
いたが、半田ガラスやポリイミド等を用いて接着しても
よい。
さらに、実施例ではシリコン基板について述べたが、他
の半導体単結晶基板例えば砒化ガリウムやインジウムリ
ンについても本発明を用いることができる。
の半導体単結晶基板例えば砒化ガリウムやインジウムリ
ンについても本発明を用いることができる。
第１図〜第６図は本発明の方法による半導体装置の製造
方法を説明するための各工程における半導体基板の模式
的断面図である０ １・・・単結晶シリコン基板、２ ｅ ２ ａ ｔ ２
ｃ ｅ １３・・・二酸化シリコン膜、２ｂ・・・シ
リコン窒化膜、３・・・溝、４・・・多結晶シリコン、
５・・・ゲート酸化膜、７・・・ゲート電極、８・・・
ソース・ドレイン領域、９・・・層間絶縁膜、１０・・
・アルミ配線、１２・・・保持基板、１４・・・ガラス
、１５・・・接着層、１６・・・支持基板、１７・・・
絶梯膜〇 オ １ 図 ス − 第２図 ｂ 第３図 ０ 第５図 オ６図 手続補正書（自発） ６１Ｊ、２．２’１ 昭和 年 月 日 １、事件の表示 昭和５８年 特 許 願第２３５５１
３号２、発明の名称 半導体装置の製造方法３、補正を
する者 事件と“の関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五Ｊ−目３７番８号 住人三田
ビル５、補正の対象 図面 ６、補正の山谷
方法を説明するための各工程における半導体基板の模式
的断面図である０ １・・・単結晶シリコン基板、２ ｅ ２ ａ ｔ ２
ｃ ｅ １３・・・二酸化シリコン膜、２ｂ・・・シ
リコン窒化膜、３・・・溝、４・・・多結晶シリコン、
５・・・ゲート酸化膜、７・・・ゲート電極、８・・・
ソース・ドレイン領域、９・・・層間絶縁膜、１０・・
・アルミ配線、１２・・・保持基板、１４・・・ガラス
、１５・・・接着層、１６・・・支持基板、１７・・・
絶梯膜〇 オ １ 図 ス − 第２図 ｂ 第３図 ０ 第５図 オ６図 手続補正書（自発） ６１Ｊ、２．２’１ 昭和 年 月 日 １、事件の表示 昭和５８年 特 許 願第２３５５１
３号２、発明の名称 半導体装置の製造方法３、補正を
する者 事件と“の関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五Ｊ−目３７番８号 住人三田
ビル５、補正の対象 図面 ６、補正の山谷
Claims (1)
- 半導体単結晶基板上に制御された寸法と深さを有し、少
なくともその表面が絶縁膜で被われた溝を設け、溝間の
半導体部分に所望の素子を形成した後、前記素子形成面
を接着層（甲）で保持基板に接着し、前記絶縁膜が露出
するまで半導体単結晶基板を研摩しながら除去し、次い
で、除去した面に接着層（甲）の融点よシ低い温度で絶
縁膜を堆積した後、前記素子形成層を接着Ｊ献乙埼介し
て、支持基板に固定し、次いで前記保持基板を除去する
ことを特徴とする半導体装置の製造方法〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23551383A JPS60149146A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23551383A JPS60149146A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60149146A true JPS60149146A (ja) | 1985-08-06 |
Family
ID=16987098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23551383A Pending JPS60149146A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60149146A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332478A (ja) * | 2005-05-30 | 2006-12-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2008124100A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2009088076A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010123986A (ja) * | 2010-01-12 | 2010-06-03 | Denso Corp | 半導体装置およびその製造方法 |
| JP4631113B2 (ja) * | 1999-10-26 | 2011-02-16 | 株式会社デンソー | 半導体装置の製造方法 |
| WO2012177936A1 (en) * | 2011-06-22 | 2012-12-27 | Peregrine Semiconductor Corporation | Integrated circuits on ceramic wafers using layer transfer technology |
| US9947688B2 (en) | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
-
1983
- 1983-12-14 JP JP23551383A patent/JPS60149146A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4631113B2 (ja) * | 1999-10-26 | 2011-02-16 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2006332478A (ja) * | 2005-05-30 | 2006-12-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2008124100A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2009088076A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010123986A (ja) * | 2010-01-12 | 2010-06-03 | Denso Corp | 半導体装置およびその製造方法 |
| WO2012177936A1 (en) * | 2011-06-22 | 2012-12-27 | Peregrine Semiconductor Corporation | Integrated circuits on ceramic wafers using layer transfer technology |
| US20130154049A1 (en) * | 2011-06-22 | 2013-06-20 | George IMTHURN | Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology |
| US9947688B2 (en) | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
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