JPS60106165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60106165A JPS60106165A JP21450383A JP21450383A JPS60106165A JP S60106165 A JPS60106165 A JP S60106165A JP 21450383 A JP21450383 A JP 21450383A JP 21450383 A JP21450383 A JP 21450383A JP S60106165 A JPS60106165 A JP S60106165A
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- Japan
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- grown
- insulating plate
- silicon wafer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は半導体装置の製造方法、詳しくは絶縁分離型の
高速度集積回路（ＩＧ）を作る方法に関するものである
。
高速度集積回路（ＩＧ）を作る方法に関するものである
。
（２）技術の背景
現在のバイポーラ形ＩＣの製造においては、ＰＮ接合で
の分離方法が主流であるが、この方法においては基板（
サブストレート）とエピタキシャル層との間に接合客間
が発生し１．Ｉ・ランジスタの動作速度が遅くなる欠点
がある。□それを補うために、化学気相成長法（ＣＶＤ
法）で成長した多結晶シリコン（ポリシリコン）の上に
トランジスタを形成する技術が開発さトた１゜かかる方
法を第１図の断面図を参照して説明する。
の分離方法が主流であるが、この方法においては基板（
サブストレート）とエピタキシャル層との間に接合客間
が発生し１．Ｉ・ランジスタの動作速度が遅くなる欠点
がある。□それを補うために、化学気相成長法（ＣＶＤ
法）で成長した多結晶シリコン（ポリシリコン）の上に
トランジスタを形成する技術が開発さトた１゜かかる方
法を第１図の断面図を参照して説明する。
第１図（ａ）：
例えば結晶方位（１００）の単結晶シリコン基板１にに
０１１を用いる異方性エツチングによって■溝２を形成
する。
０１１を用いる異方性エツチングによって■溝２を形成
する。
第１図（ｂ）：
次いで全面に埋没拡１１に、を行って埋没拡散層３を形
成し、引続き通常の酸化法によって酸化膜（ＳｉＯ２順
）４を形成する。
成し、引続き通常の酸化法によって酸化膜（ＳｉＯ２順
）４を形成する。
第１図（Ｃ）：
次いでＣＶＤ法により全面に４００μｍ〜５００μｍの
厚さにポリシリコンＭ５を形成する。
厚さにポリシリコンＭ５を形成する。
第１図（ｄ）：
次いで単結晶シリコン基板を所望の厚さにまで研摩し、
上下逆にすると図示の構造が得られる。
上下逆にすると図示の構造が得られる。
第１図（ｅ）：
以下通常の工程でコレクタコンタクｌ−ＩＮ ６、ベー
ス領域７、エミッタ領域８を形成してノ＼イＪミーラト
ランジスタを形成する。
ス領域７、エミッタ領域８を形成してノ＼イＪミーラト
ランジスタを形成する。
（３）従来技術と問題点
前記したポリシリコン層５は４００μｍ〜５００μの厚
さに成長するがそれに１０時間程度の時間を要し、また
そのために装置の汚れが多く、各ノ＼・ノチの操作を終
った後に装置の洗浄を必要とし、更にポリシリコン成長
のための反応ガスの消費量が大であるというような作業
時間、労力、材料面からの問題がある。
さに成長するがそれに１０時間程度の時間を要し、また
そのために装置の汚れが多く、各ノ＼・ノチの操作を終
った後に装置の洗浄を必要とし、更にポリシリコン成長
のための反応ガスの消費量が大であるというような作業
時間、労力、材料面からの問題がある。
（４）発明の目的
本発明は上記従来の欠点に鑑み、絶縁分離形の高速ＩＣ
の製造において、より早い時間とより少ない労力で絶縁
分離形のＩＣを作る方法の提供を目的とするものである
。
の製造において、より早い時間とより少ない労力で絶縁
分離形のＩＣを作る方法の提供を目的とするものである
。
（５）発明の構成
そしてこの目的は本発明によれば、単結晶シリコンウェ
ハ表面に埋没拡散層を形成し、この拡散層上に絶縁板を
はり合せる工程、前記ウニ／Ｓの絶縁板とは反対の表面
を研摩し、全面に酸化膜とマスクとなる膜を成長しそれ
をパターニングしてアイソレーション溝を形成しこの溝
の表面に酸化膜を形成する工程、全面に多結晶シリコン
層を成長し、その表面を（ｄ［摩し、前記溝を埋める多
結晶シリコンの表面に酸化膜を形成する工程、および前
記マスクに用いた膜を除去する工程を含むことを特徴と
する半導体装置の製造方法を提供するごとによって達成
される。
ハ表面に埋没拡散層を形成し、この拡散層上に絶縁板を
はり合せる工程、前記ウニ／Ｓの絶縁板とは反対の表面
を研摩し、全面に酸化膜とマスクとなる膜を成長しそれ
をパターニングしてアイソレーション溝を形成しこの溝
の表面に酸化膜を形成する工程、全面に多結晶シリコン
層を成長し、その表面を（ｄ［摩し、前記溝を埋める多
結晶シリコンの表面に酸化膜を形成する工程、および前
記マスクに用いた膜を除去する工程を含むことを特徴と
する半導体装置の製造方法を提供するごとによって達成
される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
本発明者は、絶縁板（例えば石英ガラス、ポリシリコン
等）と単結晶シリコンウェハとを、焼結法等によっては
り合セ、単結晶シリコンウェハを所定の厚さまで研摩し
、その」二に１−ランジスク等を形成する方法を考えた
。次に、第２図の断面図を参照して本発明の方法を実施
する工程を説明する。
等）と単結晶シリコンウェハとを、焼結法等によっては
り合セ、単結晶シリコンウェハを所定の厚さまで研摩し
、その」二に１−ランジスク等を形成する方法を考えた
。次に、第２図の断面図を参照して本発明の方法を実施
する工程を説明する。
第２図（ａ）：
単結晶シリコンウェハ１１に例えばガス拡散法によって
１．５μｍ〜２μｍの厚さの埋没拡散１ｊ？ｉ１２を形
成する。
１．５μｍ〜２μｍの厚さの埋没拡散１ｊ？ｉ１２を形
成する。
第２図（ｂ）：
次いでシリコンウェハ１１とほぼ同し厚さの絶縁１反１
３（石英ガラス、ポリシリコン等）を例えば焼結法によ
ってはり合せる。絶縁板１３は埋没拡散層１２の上に配
置する。
３（石英ガラス、ポリシリコン等）を例えば焼結法によ
ってはり合せる。絶縁板１３は埋没拡散層１２の上に配
置する。
第２図（Ｃ）：
単結晶シリコンウェハ１１を所望の厚さに絶縁板１３の
反対側から研摩する。図示のものは第２１ｇ１（ｂ＋に
示されるものを上下逆にした状態を示す。
反対側から研摩する。図示のものは第２１ｇ１（ｂ＋に
示されるものを上下逆にした状態を示す。
第２図（ｄ）：
次いで例えばＣＶＤ法で５ｉ０２１１Ｖ１４、続いて次
の工程においてマスクとして用いる窒化Ｄ’Ａ （Ｓｉ
７Ｎｑ膜）１５を成長し、窒化膜１５をパターニングし
、に０■を用いる異方性エツチングによりアイソレーシ
ョン溝１６を形成し、溝１６の表面にｓ ｉ ０２１１
灸１’７を成長する。
の工程においてマスクとして用いる窒化Ｄ’Ａ （Ｓｉ
７Ｎｑ膜）１５を成長し、窒化膜１５をパターニングし
、に０■を用いる異方性エツチングによりアイソレーシ
ョン溝１６を形成し、溝１６の表面にｓ ｉ ０２１１
灸１’７を成長する。
第２図（ｅ）：
次いでＣＶＤ法でポリシリコン層１８を８μｍの厚さに
成長してアイソレーション溝１６を埋める。
成長してアイソレーション溝１６を埋める。
第２図（ｆ）：
ポリシリコン層１８を研摩しくこのとき窒化膜１５はス
ト・７パーとして働く）、溝１６を埋めたポリシリコン
の表面にＳｉＯ２膜１９全１９する。
ト・７パーとして働く）、溝１６を埋めたポリシリコン
の表面にＳｉＯ２膜１９全１９する。
第２図（ｇ）：
次いで窒化膜１５を全面除去し、以下通電の工程でコレ
クタコンタクト層２０、ベース領域２１、エミッタ領域
２２を形成する。
クタコンタクト層２０、ベース領域２１、エミッタ領域
２２を形成する。
以上の説明から理解されうる如く、本発明の方法におい
てはポリシリコンは８μｍ程度の厚さに成長すれば足り
、従来ポリシリコン層を４００．＋１ｍ〜５００μｍの
厚さに成長したのに比べると、時間、労力、材料の著し
い節約をもたらすだけでなく、装置の汚れも従来の場合
と比べるときわめて少ないので、装置の洗浄も頻繁に行
う必要がない。
てはポリシリコンは８μｍ程度の厚さに成長すれば足り
、従来ポリシリコン層を４００．＋１ｍ〜５００μｍの
厚さに成長したのに比べると、時間、労力、材料の著し
い節約をもたらすだけでなく、装置の汚れも従来の場合
と比べるときわめて少ないので、装置の洗浄も頻繁に行
う必要がない。
第２図（ｂｌを参照して説明した絶縁板と単結晶シリコ
ンウェハの焼結法によるはり合せを次に第３図の断面図
を参照して説明する。
ンウェハの焼結法によるはり合せを次に第３図の断面図
を参照して説明する。
焼結剤には、テトラエチルシリケート、テトラメチルシ
リケート等を用い、シリコンウェハおよび絶縁板の融点
より小なる１０００°Ｃ程度の高温で、高圧を用いては
り合せる。それには、焼結剤を介して合されたシリコン
ウェハ１１と絶縁Ｊｆｆｌ１３をそれぞれ高周波コイル
３１によって熱せられる１対のカーボン電極３２間に配
置し、これらカーボン電極３２を互いに相手方に向け°
ζ押圧することによってはり合せを実施する。なお第３
図において、焼結剤は線３３で示す部分におかれる。
リケート等を用い、シリコンウェハおよび絶縁板の融点
より小なる１０００°Ｃ程度の高温で、高圧を用いては
り合せる。それには、焼結剤を介して合されたシリコン
ウェハ１１と絶縁Ｊｆｆｌ１３をそれぞれ高周波コイル
３１によって熱せられる１対のカーボン電極３２間に配
置し、これらカーボン電極３２を互いに相手方に向け°
ζ押圧することによってはり合せを実施する。なお第３
図において、焼結剤は線３３で示す部分におかれる。
（７）発明の効果
以上詳細に説明した如く本発明によれば、単結晶シリコ
ンウェハと絶縁板とをはり合せることにより、従来技術
においてポリシリコン層を５００μｍ程度に成長しなげ
ればならなかったものが８μｍ程度で足り、作業性を著
しく向上し半導体装置製造の歩留りを改善するに効果大
である。なお上記では単結晶シリコンウェハと絶縁板と
は焼結法によりはり合せたが、本発明の通用範囲はその
場合に限定されるものでなく、その他の方法ではり合せ
る場合にも及ぶものである。
ンウェハと絶縁板とをはり合せることにより、従来技術
においてポリシリコン層を５００μｍ程度に成長しなげ
ればならなかったものが８μｍ程度で足り、作業性を著
しく向上し半導体装置製造の歩留りを改善するに効果大
である。なお上記では単結晶シリコンウェハと絶縁板と
は焼結法によりはり合せたが、本発明の通用範囲はその
場合に限定されるものでなく、その他の方法ではり合せ
る場合にも及ぶものである。
第１図は従来方法による絶縁分離形ＩＣを作る工程を示
す断面図、第２図は本発明の方法を実施する工程におけ
る絶縁分離形ＩＣの要部の断面図、第３図は本発明の方
法に用いられる焼結法を示す断面図である。 １ｉ−ｉ結晶シリコンウェハ、１２−ｉｌ没拡散層、１
３−絶縁板、ｌｔ−５ｉ０２膜、１５−窒化）模、１６
− アイソレーション溝、１’ｔ−ＳｉＯ２膜、１８−
ポリシリコン層、１９−−− ＳｉＯ２膜、２０−＝
コレクタコンタクト層、２１− ヘース領域、２２−
エミッタ領域、□□□□−−−−−−′＼−一
す断面図、第２図は本発明の方法を実施する工程におけ
る絶縁分離形ＩＣの要部の断面図、第３図は本発明の方
法に用いられる焼結法を示す断面図である。 １ｉ−ｉ結晶シリコンウェハ、１２−ｉｌ没拡散層、１
３−絶縁板、ｌｔ−５ｉ０２膜、１５−窒化）模、１６
− アイソレーション溝、１’ｔ−ＳｉＯ２膜、１８−
ポリシリコン層、１９−−− ＳｉＯ２膜、２０−＝
コレクタコンタクト層、２１− ヘース領域、２２−
エミッタ領域、□□□□−−−−−−′＼−一
Claims (1)
- 単結晶シリコンウェハ表面に埋没拡散層を形成し、この
拡散層上に絶縁板をはり合せる工程、前記ウェハの絶縁
板とは反対の表面を研摩し、全面に酸化膜とマスクとな
る股を成長しそれをバターニングしてアイソレーション
溝を形成しこの溝の表面に酸化膜を形成する工程、全面
に多結晶シリコン層を成長し、その表面を研摩し、前記
溝を埋める多結晶シリコンの表面に酸化１模を形成する
工程、および前記マスクに用いた膜を除去する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21450383A JPS60106165A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21450383A JPS60106165A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106165A true JPS60106165A (ja) | 1985-06-11 |
Family
ID=16656789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21450383A Pending JPS60106165A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126650A (ja) * | 1988-11-07 | 1990-05-15 | Toshiba Corp | 誘電体分離半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013155A (ja) * | 1973-06-06 | 1975-02-12 | ||
| JPS5330283A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Production of substrates for semiconductor integrated circuits |
-
1983
- 1983-11-15 JP JP21450383A patent/JPS60106165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013155A (ja) * | 1973-06-06 | 1975-02-12 | ||
| JPS5330283A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Production of substrates for semiconductor integrated circuits |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126650A (ja) * | 1988-11-07 | 1990-05-15 | Toshiba Corp | 誘電体分離半導体装置の製造方法 |
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