JP2699359B2 - 半導体基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板、特にSOI基板の製造方法に関
する。 〔発明の概要〕 本発明は、半導体基板の製造方法であり、絶縁基板上
に選択的に半導体層及びこの半導体層間に半導体より高
硬度の層を形成した後、半導体層を高硬度層まで研磨し
て平坦化することにより、半導体層の薄い半導体基板が
得られるようにしたものである。 〔従来の技術〕 SOI基板の作製法として従来種々の方法が提案されて
いる。例えば、初期においては、石英基板上に多結晶Si
膜をCVD法などにより形成した後、部分的な溶解及び固
化を繰り返して大面積の単結晶Si膜を作製する方法が行
なわれていた。その後、Si基板を使用し、全面を酸化
し、次に部分的に酸化膜を除去した後、多結晶Si膜を成
長させ、基板の単結晶を結晶成長の核として多結晶Si膜
を単結晶にする方法も行なわれていた。また、同様の技
術を使用し、多結晶Siからではなく、エピタキシャル成
長技術により単結晶膜を作製しようとする試みも行なわ
れている。更に、別の方法として、Si基板に高濃度の酸
素原子をイオン注入により打ち込み、Si基板の内部にSi
O₂層を形成する試みも行なわれている。 〔発明が解決しようとする問題点〕 上述した従来のSOI基板の作製方法によれば、いずれ
の方法であっても膜厚が薄く、且つ良質の単結晶膜を得
ることは困難であり、まして無転位の単結晶を得るには
ほど遠いのが現状である。SOI基板は、高密度のメモリ
ー素子などの基板としての用途が期待されており、現在
使用されている単結晶基板と同等の品質が当然要求され
るが、結晶粒界や転位の多い現状のSOI基板でこのよう
な品質を有する素子を製造することは無理であった。 なお、特公昭49−45195号公報にはSOI基板に係る半導
体装置の製法が開示されている。この製法によれば、２
枚の単結晶半導体ウエハを絶縁物を介して接着し、島状
に分離した第１のウエハ領域に能動素子を形成し、更に
この島状の第１のウエハの間にあって絶縁物を介して存
在する第２のウエハ領域に受動素子を形成して半導体装
置を製造することにより、構成素子間の相互作用による
半導体特性の劣化が生じることなく、信頼度の高い半導
体装置が得られるようにしたものである。しかし、この
方法によれば素子形成領域となる半導体層の厚さが厚く
（20〜30μ）、薄い半導体層が得にくいという欠点があ
る。 本発明は、上記問題点を解決することができる半導体
基板の製造方法を提供するものである。 〔問題点を解決するための手段〕 本発明に係る半導体基板（８）の製造方法は、絶縁基
板又は絶縁膜（３）上に選択的に半導体領域（６）及び
形成すべき半導体領域（６）の所要の厚さに相当する、
この半導体より高硬度の膜（７）を形成した後、半導体
領域（６）を高硬度膜（７）の厚さまで研磨して平坦化
することを特徴とする。 半導体領域（６）より高硬度の膜（７）は、半導体が
Siの場合、例えばSiO₂またはSiNより成る膜とする。 〔作 用〕 本発明によれば、研磨工程で形成される半導体領域
（６）の厚さは、高硬度膜（７）の厚さと等しくなるた
め、この高硬度膜（７）の厚さを制御することにより、
厚さの薄い半導体領域（６）を容易に形成することがで
きる。 また、この半導体領域（６）は、引上げ法やFZ法によ
る高品質の結晶とすることができるので、結晶粒界や転
位による電気的特性の劣化のない半導体領域が得られ
る。更に、導電型、抵抗率等を任意に選択できるので、
素子の設計が容易になる。 〔実施例〕 図面を参照して本発明の実施例を説明する。 先ず第１図Ａに示すように、２枚のSi基板（１），
（２）（厚さ数百ミクロン）を用意し、基板（１），
（２）の少くとも一方の表面を酸化してSiO₂膜（３）を
形成する。 次に第１図Ｂに示すように、２枚の基板（１），
（２）をSiO₂膜（３）を向かい合わせて接触させ、900
℃以上の温度で加熱処理すると、特に接着剤がなくても
両者が接着する。なお、このようにSiO₂膜（３）を形成
した２枚のSi基板（１），（２）を接着させなくても、
下側を耐熱性のある例えば石英基板とし、上側をSi基板
とした構成でも良い。 次に第１図Ｃに示すように、研磨、ラッピング、ポリ
ッシング等の手段により、上側のSi基板（１）を削っ
て、その厚さを数ミクロン〜数十ミクロンにする。 次に第１図Ｄに示すように、酸化処理を施して上側の
基板（１）の表面にSiO₂膜（４）を形成する。 次に第１図Ｅに示すように、分離領域を形成すべき部
分のSiO₂膜（４）を選択的に除去して窓部（５）を形成
する。 次に第１図Ｆに示すように、KOHなどの水溶液、プラ
ズマエッチング等の手段により、窓部（５）の露出した
基板（１）のSiを除去して、Si基板（１）を素子を形成
すべきSi領域（６）に分離する。 次に第１図Ｇに示すように、全面に酸化を施してSiO₂
膜（７）を形成する。そして、分離領域となる部分（7
a）のSiO₂膜（７）の厚さは、最終段階で形成すべきSi
領域（６）の所要の厚さに略等しくする。 次に第１図Ｈに示すように、Si領域（６）上面のSiO₂
膜（７）をポリッシング等の手段を用いて除去する。 次に第１図Ｉに示すように、エチレンジアミン、ピロ
カテコールを成分とする研磨液を使用して、ポリッシン
グすると、Siは研磨されるが、SiO₂は殆ど研磨されない
ため、SiO₂膜（７）の厚さに等しい厚さまでSi領域
（６）が研磨される。この結果、Si領域（６）とSiO₂層
（７）の表面が同一平面となる。なお、Si領域（６）の
側壁部のSiO₂は、このポリッシングの際の機械的作用に
より、同時に除去される。この後、通常の鏡面研磨後の
清浄処理及び乾燥を行なって、SOI基板（８）を得る。 〔発明の効果〕 本発明によれば、形成すべき半導体領域の厚さの制御
が容易であり、１μ以下の薄い半導体領域を得ることも
可能である。また、結晶粒界、転位などのない良質のSO
I基板が得られる。従って、この基板を用いてメモリー
素子を作製した場合、漏れ電流の少ない素子が得られる
ため、素子特性の向上と歩留りの向上が期待できる。

【図面の簡単な説明】 第１図は実施例の工程図である。 （３）はSiO₂膜、（６）はSi領域、（７）はSiO₂膜であ
る。

フロントページの続き (56)参考文献 特開 昭53−33590（ＪＰ，Ａ) 特開 昭61−18148（ＪＰ，Ａ) 特開 昭63−237572（ＪＰ，Ａ) 特開 昭63−250853（ＪＰ，Ａ) 特開 昭52−149076（ＪＰ，Ａ) 特開 昭53−128285（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．２枚のSi基板を、両基板の少なくとも一主面に形成
   した酸化膜を向かい合わせて接触させて、重ね合わせて
   加熱して、上記両Si基板を一体化する工程と、 上記一方のSi基板を所要の厚さに全面的に研磨して薄膜
   基板とする工程と、 該薄膜基板を選択的にエッチングして、互いに離間した
   複数のSi領域を形成する工程と、 該Si領域間を埋め込んで全表面に高硬度膜を形成する工
   程と、 上記Si領域上の高硬度膜を研磨除去して、上記Si領域と
   これら間に上記高硬度膜が、並列配置された層を形成す
   る工程と、 上記Si領域と上記高硬度膜とが配列された層の表面を全
   面的に、高硬度膜の厚さまで研磨して上記Si領域の表面
   を上記高硬度膜の表面と一致させて同一平面としたこと
   を特徴とする半導体基板の製造方法。