JPS63237572A - Ｍｉｓ型半導体装置製造方法 - Google Patents
Ｍｉｓ型半導体装置製造方法Info
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- JPS63237572A JPS63237572A JP7324787A JP7324787A JPS63237572A JP S63237572 A JPS63237572 A JP S63237572A JP 7324787 A JP7324787 A JP 7324787A JP 7324787 A JP7324787 A JP 7324787A JP S63237572 A JPS63237572 A JP S63237572A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型半導体装置の製造方法に関する。
絶縁膜上の半導体＋１’Ｊに形成したＭＩＳ型半導体装
置、いわゆるＳＯＩ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導体装置
は、従来のＭＩＳ型半導体装置に比較して接合容量が小
さく、素子分離が完全かつ簡便であることから高速の大
規模集積回路（ＬＳＩ）に適した半導体装置であるとい
われる。
置、いわゆるＳＯＩ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導体装置
は、従来のＭＩＳ型半導体装置に比較して接合容量が小
さく、素子分離が完全かつ簡便であることから高速の大
規模集積回路（ＬＳＩ）に適した半導体装置であるとい
われる。
従来、ＳＯＩ構造のＭＩＳ型半導体装置の製造方法にお
いて、その素子分離法の一つに絶縁体上の半導体膜のう
ち不要な部分をすべて除去し半導体膜をアイランド状に
形成する方法がある。例えばニス・デー・ニス マルヒ
（Ｓ、Ｄ、Ｓ、Ｍａｌｈｉ）らは１９８２シンポジウム
オン ブイ・エル・ニス・アイ チクノロシイ ダイ
ジェスト オン テクニカル ペーパーズ（１９８２Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｅｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）、 １０７ページにこの方法を報告している
。第２図はこのアイランド法で素子分離を行ったＳＯＩ
型のＭＩＳ型半導体装置の模式的断面図である。ここで
第２図（ａ）の１１−８面の断面が第２図（ｂ）の断面
図である。図中、１はＳｉ基板、２は５ｉｎ２膜、３は
ｓｉｌ漠中のソース・ドレイン拡散層、４はゲート５ｉ
ｎ２膜、５はゲート電極、６は第１のチャネル領域、７
は第２のチャネル領域である。
いて、その素子分離法の一つに絶縁体上の半導体膜のう
ち不要な部分をすべて除去し半導体膜をアイランド状に
形成する方法がある。例えばニス・デー・ニス マルヒ
（Ｓ、Ｄ、Ｓ、Ｍａｌｈｉ）らは１９８２シンポジウム
オン ブイ・エル・ニス・アイ チクノロシイ ダイ
ジェスト オン テクニカル ペーパーズ（１９８２Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｅｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）、 １０７ページにこの方法を報告している
。第２図はこのアイランド法で素子分離を行ったＳＯＩ
型のＭＩＳ型半導体装置の模式的断面図である。ここで
第２図（ａ）の１１−８面の断面が第２図（ｂ）の断面
図である。図中、１はＳｉ基板、２は５ｉｎ２膜、３は
ｓｉｌ漠中のソース・ドレイン拡散層、４はゲート５ｉ
ｎ２膜、５はゲート電極、６は第１のチャネル領域、７
は第２のチャネル領域である。
しかしアイランド法で素子分離を行ったＳＯＩ構造のＭ
ＩＳ型半導体装置（ＭＩＳ型半導体装置／５ＯＩ）の場
合、第２図（ｂ）に示すようにＳＬ脱膜上通常の第１の
チャネル領域６の他にＳｉ膜の側壁に第２のチャネル領
域７が形成される。これら第１および第２のチャネル領
域６，７は、それぞれ第１および第２のＭＩＳ型半導体
装置を形成し、これらの第１．第２のＭＪＳ型半導体装
置は並列に結合したことと等価である。この場合、第１
のチャネル領域６と同様に第２のチャネル領域７におい
てもソースとドレイン間に電流が流れはじめるゲート電
極５への印加電圧（閾値電圧、ｖｔ）が存在する。この
ため、第１のＭＩＳ型半導体装置のｌＶｔ、ｌと第２の
ＭＩＳ型半導体装置の１Ｖｔ２１との関係が１ｖｔ２１
＜ｌＶｔ工１となった場合、ＭＩＳ型半導体装置／ＳＯ
ＩのＶｔは第２のＭＩＳ型半導体装置のＶｔ２に等しく
なる。しかしながら、一般にＶｔはゲート膜厚、チャネ
ル領域の不純物濃度や結晶性に依存し、これらの制御が
難しい第２のＭＩＳ型半導体装置においてはＶｔ２を制
御することは非常に難しい。それゆえ１Ｖｔ２１＜ｌＶ
ｔ□１の場合、阿ＴＳ型半導体装置／ＳＯＩのＶｔは、
作製目的である第１のＭＩＳ型半導体装置６のＶｔ□よ
り低下し、またばらつきも増大する。
ＩＳ型半導体装置（ＭＩＳ型半導体装置／５ＯＩ）の場
合、第２図（ｂ）に示すようにＳＬ脱膜上通常の第１の
チャネル領域６の他にＳｉ膜の側壁に第２のチャネル領
域７が形成される。これら第１および第２のチャネル領
域６，７は、それぞれ第１および第２のＭＩＳ型半導体
装置を形成し、これらの第１．第２のＭＪＳ型半導体装
置は並列に結合したことと等価である。この場合、第１
のチャネル領域６と同様に第２のチャネル領域７におい
てもソースとドレイン間に電流が流れはじめるゲート電
極５への印加電圧（閾値電圧、ｖｔ）が存在する。この
ため、第１のＭＩＳ型半導体装置のｌＶｔ、ｌと第２の
ＭＩＳ型半導体装置の１Ｖｔ２１との関係が１ｖｔ２１
＜ｌＶｔ工１となった場合、ＭＩＳ型半導体装置／ＳＯ
ＩのＶｔは第２のＭＩＳ型半導体装置のＶｔ２に等しく
なる。しかしながら、一般にＶｔはゲート膜厚、チャネ
ル領域の不純物濃度や結晶性に依存し、これらの制御が
難しい第２のＭＩＳ型半導体装置においてはＶｔ２を制
御することは非常に難しい。それゆえ１Ｖｔ２１＜ｌＶ
ｔ□１の場合、阿ＴＳ型半導体装置／ＳＯＩのＶｔは、
作製目的である第１のＭＩＳ型半導体装置６のＶｔ□よ
り低下し、またばらつきも増大する。
本発明の目的は、上述した従来の問題点を解決したＳＯ
Ｉ構造のＭＩＳ型半導体装置の製造方法を提供すること
にある。
Ｉ構造のＭＩＳ型半導体装置の製造方法を提供すること
にある。
本発明は絶縁体上に形成された半導体薄膜にＭＩＳトラ
ンジスタを形成する方法において、前記半導体薄膜表面
にレジストを塗布し、前記レジストがＭＩＳトランジス
タを作製する素子領域の上に残るようにパターンニング
した後、前記レジストをマスクにして前記半導体薄膜中
に酸素をイオン注入して前記半導体薄膜のうち素子領域
以外の半導体薄膜の下面側に酸化膜を形成し、前記レジ
ストを除去して不活性ガス中でアニールし、その後、前
記半導体薄膜を前記酸化膜が露出するまで研磨し、基板
表面を平坦化して素子分離を行うことを、特徴とするＭ
ＩＳ型半導体装置製造方法である。
ンジスタを形成する方法において、前記半導体薄膜表面
にレジストを塗布し、前記レジストがＭＩＳトランジス
タを作製する素子領域の上に残るようにパターンニング
した後、前記レジストをマスクにして前記半導体薄膜中
に酸素をイオン注入して前記半導体薄膜のうち素子領域
以外の半導体薄膜の下面側に酸化膜を形成し、前記レジ
ストを除去して不活性ガス中でアニールし、その後、前
記半導体薄膜を前記酸化膜が露出するまで研磨し、基板
表面を平坦化して素子分離を行うことを、特徴とするＭ
ＩＳ型半導体装置製造方法である。
以下、本発明について実施例を用いて説明する。
本実施例においては、半導体膜としてＳｉ膜、絶縁膜と
してＳｉＯ□膜、 ＭＴＳ型半導体装置としてＭＯＳＦ
ＥＴを用いている。
してＳｉＯ□膜、 ＭＴＳ型半導体装置としてＭＯＳＦ
ＥＴを用いている。
第１図はＳＯＩ構造のＭＯＳＦＥＴの製造工程を示す模
式的断面図である。ＳＯＩ構造の基板は第１図（ａ）
Ｌ；示すようにＳｉ基板１上に膜厚１即のＳｉＯ□膜２
，１ＩＩＪ厚０．５μｍのＳｉ膜８が順次形成されたも
のを用いる。
式的断面図である。ＳＯＩ構造の基板は第１図（ａ）
Ｌ；示すようにＳｉ基板１上に膜厚１即のＳｉＯ□膜２
，１ＩＩＪ厚０．５μｍのＳｉ膜８が順次形成されたも
のを用いる。
この５ｉｌｌｌＳ上にレジスト９をスピン塗布する。次
に第１図（ｂ）に示すように、レジスト９をＭＯＳＦＥ
Ｔのし 素子領域上桟してパターンニングする。その後、第１図
（ｃ）に示すように、レジスト９をマスクにし゛てＳｉ
膜中に０＋イオンを注入する。注入条件は加速電圧３０
０ＫｅＶ 、 ドーズｉ１．０７Ｘ１０”ａｎ−”であ
る。その後、レジスト９を除去し、アルゴンガス１？囲
気中、１１５０℃でアニールする。その結果、素子領域
直下以外のＳｉ膜８の底から０．３μｍの領域がＳｉＯ
□膜ＩＯとなる。次にボリシングにより一３ｉ膜８を薄
膜化する。薄膜化を進めてゆき、ＳｉＯ□膜１０が露出
すると、５ｉｎ２のボリシング進行速度がＳｉのそれに
比べて非常に遅いので、５ｊＯ２膜１０がポリシングの
ストッパーとなり、それ以上ボリシングは進まなくなる
。その結果、第１図（ｄ）に示すような基板表面が平坦
であり、かつＳｉ膜８が素子分離されたＳＯＩ構造の基
板が得られる。
に第１図（ｂ）に示すように、レジスト９をＭＯＳＦＥ
Ｔのし 素子領域上桟してパターンニングする。その後、第１図
（ｃ）に示すように、レジスト９をマスクにし゛てＳｉ
膜中に０＋イオンを注入する。注入条件は加速電圧３０
０ＫｅＶ 、 ドーズｉ１．０７Ｘ１０”ａｎ−”であ
る。その後、レジスト９を除去し、アルゴンガス１？囲
気中、１１５０℃でアニールする。その結果、素子領域
直下以外のＳｉ膜８の底から０．３μｍの領域がＳｉＯ
□膜ＩＯとなる。次にボリシングにより一３ｉ膜８を薄
膜化する。薄膜化を進めてゆき、ＳｉＯ□膜１０が露出
すると、５ｉｎ２のボリシング進行速度がＳｉのそれに
比べて非常に遅いので、５ｊＯ２膜１０がポリシングの
ストッパーとなり、それ以上ボリシングは進まなくなる
。その結果、第１図（ｄ）に示すような基板表面が平坦
であり、かつＳｉ膜８が素子分離されたＳＯＩ構造の基
板が得られる。
この基板を用い作製したときのＳＯＩ型のＭＯＳＦＥＴ
の模式的断面図を第１図（ｅ）、（ｆ）に示す。ここで
第１図（ｅ）の断面図において、Ｆ−Ｆ線の断面を第１
図（０に示す。図中、３はＳｉ膜中のソース・トレイン
拡散層、４はゲート５ｉｎ２膜、５はゲート電極、６は
第１のチャネル領域、７は第２のチャネル領域である。
の模式的断面図を第１図（ｅ）、（ｆ）に示す。ここで
第１図（ｅ）の断面図において、Ｆ−Ｆ線の断面を第１
図（０に示す。図中、３はＳｉ膜中のソース・トレイン
拡散層、４はゲート５ｉｎ２膜、５はゲート電極、６は
第１のチャネル領域、７は第２のチャネル領域である。
本発明のＳＯＩ型ＭＯ５ＦＥＴも従来法と同様に、Ｓｉ
膜８の上面の第１のチャネル領域に形成される第１のＭ
ＯＳＦＥＴとＳｉ膜８の側壁の第２のチャネル領域に形
成される第２のＭＯＳＦＥＴが並列に結合して構成され
ている。ただし、本発明の場合にはＳｕｎ、膜】Ｏが存
在しているために第２のＭＩＳＦＥＴのゲート５ｉｎ２
膜は第１のＭＯＳＦＥＴのゲート５ｉｎ２膜よりも厚い
。
膜８の上面の第１のチャネル領域に形成される第１のＭ
ＯＳＦＥＴとＳｉ膜８の側壁の第２のチャネル領域に形
成される第２のＭＯＳＦＥＴが並列に結合して構成され
ている。ただし、本発明の場合にはＳｕｎ、膜】Ｏが存
在しているために第２のＭＩＳＦＥＴのゲート５ｉｎ２
膜は第１のＭＯＳＦＥＴのゲート５ｉｎ２膜よりも厚い
。
ここでｎチャネルＭＯ５ＦＥＴのＶｔはＳｉ −Ｓｕｎ
２界面の界面準位が小さいとすると。
２界面の界面準位が小さいとすると。
Ｖｔ＝Ｖ、Ｂ＋２ＶＢ＋ □
ｉ
ここでＶＦＲはフラットバンド電圧、ｖ８はＳｉのフェ
ルミ準位、Ｋｓ、にｊはそれぞれシリコン、シリコン酸
化１ｔ！ａの比誘電率、ε。は誘電率、９は電子の電荷
量、Ｎ＾は単位体積あたりのアクセプタ不純物の密度、
Ｃ１はゲート酸化膜の単位面積あたりのキャパシタンス
、ｄはゲート酸化膜厚である。
ルミ準位、Ｋｓ、にｊはそれぞれシリコン、シリコン酸
化１ｔ！ａの比誘電率、ε。は誘電率、９は電子の電荷
量、Ｎ＾は単位体積あたりのアクセプタ不純物の密度、
Ｃ１はゲート酸化膜の単位面積あたりのキャパシタンス
、ｄはゲート酸化膜厚である。
ゲート酸化ｉ模が厚くなると前述の式よりＶｔは高くな
る。本発明の場合、第２のＭＩＳＦＥＴのゲート酸化膜
は第１のＭＩＳＦＥＴのゲート酸化膜より厚くなるノテ
、第１．第２ （７）ＭＯＳＦＥＴの閾値電圧ｖｔｔ
＋ Ｖｔａの関係はＶｔ□＜Ｖｔ２となる。また、一般
に第１のＭＩＳＦＥＴのチャネル幅は第２のＭＯＳＦＥ
Ｔのそれより大きい。
る。本発明の場合、第２のＭＩＳＦＥＴのゲート酸化膜
は第１のＭＩＳＦＥＴのゲート酸化膜より厚くなるノテ
、第１．第２ （７）ＭＯＳＦＥＴの閾値電圧ｖｔｔ
＋ Ｖｔａの関係はＶｔ□＜Ｖｔ２となる。また、一般
に第１のＭＩＳＦＥＴのチャネル幅は第２のＭＯＳＦＥ
Ｔのそれより大きい。
それゆえ第１．第２のＭＩＳＦＥＴのソース・ドレイン
間電流Ｉ＋）＋ｒＩＤ２の関係は常に１ｏｘ ＞ ＩＯ
２となり、ＳＯＩ構造のＭＩＳＦＥＴのソース・ドレイ
ン間′屯流は第１のＭＩＳＦＥＴのソース・ドレイン間
電流で近似できる。
間電流Ｉ＋）＋ｒＩＤ２の関係は常に１ｏｘ ＞ ＩＯ
２となり、ＳＯＩ構造のＭＩＳＦＥＴのソース・ドレイ
ン間′屯流は第１のＭＩＳＦＥＴのソース・ドレイン間
電流で近似できる。
すなわち、ＳＤＩ構造のＭＯＳＦＥＴの静特性は第１の
ＭＩＳＦＥＴの静特性にほとんど等しくなる。、それゆ
え、従来法で問題となった第２のＭＩＳＦＥＴによるＳ
ＯＩ構造のＭＯＳＦＥＴのＶｔの低下やばらつきは生じ
ない。
ＭＩＳＦＥＴの静特性にほとんど等しくなる。、それゆ
え、従来法で問題となった第２のＭＩＳＦＥＴによるＳ
ＯＩ構造のＭＯＳＦＥＴのＶｔの低下やばらつきは生じ
ない。
以上実施例においては、半導体膜としてｓ１膜、絶縁膜
としてＳｉＯ□膜、ＮＩＳ型半導体装置として肋５ＦＥ
Ｔを用いたが、他の半導体膜、絶縁膜、ＭＩＳ型半導体
装置を用いても問題はない。
としてＳｉＯ□膜、ＮＩＳ型半導体装置として肋５ＦＥ
Ｔを用いたが、他の半導体膜、絶縁膜、ＭＩＳ型半導体
装置を用いても問題はない。
以上のように本発明によれば、ＳＯＩ型ＭＯＳＦＥＴに
おけるＶｔの低下やばらつきの増大またリーク電流の増
大等を抑制することができる。
おけるＶｔの低下やばらつきの増大またリーク電流の増
大等を抑制することができる。
また、ポリシングにより薄膜のＳＯＩ型阿０３ＦＥＴを
作製することができる効果を有する。
作製することができる効果を有する。
第１図（ａ） 〜（ｅ）は本発明によるＳＯＩ型ＭＯ５
ＦＥＴの製造工程の実施例を工程順に示す模式的断面図
、（ｆ）は（ｅ）のＦ−Ｆ線断面図、第２図（ａ）は従
来法で素子分離を行ったＳＯＩ型ＭＯ５ＦＥＴの模式的
断面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
ＦＥＴの製造工程の実施例を工程順に示す模式的断面図
、（ｆ）は（ｅ）のＦ−Ｆ線断面図、第２図（ａ）は従
来法で素子分離を行ったＳＯＩ型ＭＯ５ＦＥＴの模式的
断面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
Claims (1)
- （１）絶縁体上に形成された半導体薄膜にＭＩＳトラン
ジスタを形成する方法において、前記半導体薄膜表面に
レジストを塗布し、前記レジストがＭＩＳトランジスタ
を作製する素子領域の上に残るようにパターンニングし
た後、前記レジストをマスクにして前記半導体薄膜中に
酸素をイオン注入して前記半導体薄膜のうち素子領域以
外の半導体薄膜の下面側に酸化膜を形成し、前記レジス
トを除去して不活性ガス中でアニールし、その後、前記
半導体薄膜を前記酸化膜が露出するまで研磨し、基板表
面を平坦化して素子分離を行うことを特徴とするＭＩＳ
型半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324787A JPS63237572A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324787A JPS63237572A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237572A true JPS63237572A (ja) | 1988-10-04 |
| JPH0569313B2 JPH0569313B2 (ja) | 1993-09-30 |
Family
ID=13512660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324787A Granted JPS63237572A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136328A (ja) * | 1987-11-20 | 1989-05-29 | Sony Corp | 半導体基板の製造方法 |
-
1987
- 1987-03-26 JP JP7324787A patent/JPS63237572A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136328A (ja) * | 1987-11-20 | 1989-05-29 | Sony Corp | 半導体基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569313B2 (ja) | 1993-09-30 |
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