JPH01136328A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板、特にＳｏｌ基板の製造方法に関
する。
する。
本発明は、半導体基板の製造方法であり、絶縁基板上に
選択的に半導体層及びこの半導体層間に半導体より高硬
度の層を形成した後、半導体層を高硬度層まで研磨して
平坦化することにより、半導体層の薄い半導体基板が得
られるようにしたものである。
選択的に半導体層及びこの半導体層間に半導体より高硬
度の層を形成した後、半導体層を高硬度層まで研磨して
平坦化することにより、半導体層の薄い半導体基板が得
られるようにしたものである。
（従来の技術〕
Ｓｏｌ基板の作製法として従来種々の方法が提案されて
いる０例えば、初期においては、石英基板上に多結晶Ｓ
ｉ膜をＣＶＤ法などにより形成した後、部分的な溶解及
び固化を繰り返して大面積の単結晶Ｓｉ膜を作製する方
法が行なわれていた。その後、Ｓｌ基板を使用し、全面
を酸化し、次に部分的に酸化膜を除去した後、多結晶Ｓ
ｉ膜を成長させ、基板の単結晶を結晶成長の核として多
結晶Ｓｉ膜を単結晶にする方法も行なわれていた。また
、同様の技術を使用し、多結晶Ｓｉからではなく、エピ
タキシャル成長技術により単結晶膜を作製しようとする
試みも行なわれている。更に、別の方法として、Ｓｉ基
板に高濃度の酸素原子をイオン注入により打ち込み、Ｓ
ｉ基板の内部に５ｉ０８Ｎを形成する試みも行なわれて
いる。
いる０例えば、初期においては、石英基板上に多結晶Ｓ
ｉ膜をＣＶＤ法などにより形成した後、部分的な溶解及
び固化を繰り返して大面積の単結晶Ｓｉ膜を作製する方
法が行なわれていた。その後、Ｓｌ基板を使用し、全面
を酸化し、次に部分的に酸化膜を除去した後、多結晶Ｓ
ｉ膜を成長させ、基板の単結晶を結晶成長の核として多
結晶Ｓｉ膜を単結晶にする方法も行なわれていた。また
、同様の技術を使用し、多結晶Ｓｉからではなく、エピ
タキシャル成長技術により単結晶膜を作製しようとする
試みも行なわれている。更に、別の方法として、Ｓｉ基
板に高濃度の酸素原子をイオン注入により打ち込み、Ｓ
ｉ基板の内部に５ｉ０８Ｎを形成する試みも行なわれて
いる。
上述した従来のＳｏｌ基板の作製方法によれば、いずれ
の方法であっても膜厚が薄く、且つ良質の単結晶膜を得
ることは困難であり、まして無転位の単結晶を得るには
ほど遠いのが現状である。
の方法であっても膜厚が薄く、且つ良質の単結晶膜を得
ることは困難であり、まして無転位の単結晶を得るには
ほど遠いのが現状である。
ＳＯＩ基板は、高密度のメモリー素子などの基板として
の用途が期待されており、現在使用されている単結晶基
板と同等の品質が当然要求されるが、結晶粒界や転位の
多い現状のＳｏｌ基板でこのような品質を有する素子を
製造することは無理であった。
の用途が期待されており、現在使用されている単結晶基
板と同等の品質が当然要求されるが、結晶粒界や転位の
多い現状のＳｏｌ基板でこのような品質を有する素子を
製造することは無理であった。
なお、特公昭４９−４５１９５号公報にはＳＯｔ基板に
係る半導体装置の製法が開示されている。この製法によ
れば、２枚の単結晶半導体ウェハを絶縁物を介して接着
し、島状に分離した第１のウェハ領域に能動素子を形成
し、更にこの島状の第１のウェハの間にあって絶縁物を
介して存在する第２のウェハ領域に受動素子を形成して
半導体装置を製造することにより、構成素子間の相互作
用による半導体特性の劣化が生じることなく、信幀度の
高い半導体装置が得られるようにしたものである。
係る半導体装置の製法が開示されている。この製法によ
れば、２枚の単結晶半導体ウェハを絶縁物を介して接着
し、島状に分離した第１のウェハ領域に能動素子を形成
し、更にこの島状の第１のウェハの間にあって絶縁物を
介して存在する第２のウェハ領域に受動素子を形成して
半導体装置を製造することにより、構成素子間の相互作
用による半導体特性の劣化が生じることなく、信幀度の
高い半導体装置が得られるようにしたものである。
しかし、この方法によれば素子形成領域となる半導体層
の厚さが厚く （２０〜３０μ）、薄い半導体層が得に
くいという欠点がある。
の厚さが厚く （２０〜３０μ）、薄い半導体層が得に
くいという欠点がある。
本発明は、上記問題点を解決することができる半導体基
板の製造方法を提供するものである。
板の製造方法を提供するものである。
本発明に係る半導体基板（８）の製造方法は、絶縁基板
又は絶縁膜（３）上に選択的に半導体領域（６）及び形
成すべき半導体領域（６）の所要の厚さに相当する、こ
の半導体より高硬度の膜（ηを形成した後、半導体領域
（６）を高硬度膜（７）の厚さまで研磨して平坦化する
ことを特徴とする。
又は絶縁膜（３）上に選択的に半導体領域（６）及び形
成すべき半導体領域（６）の所要の厚さに相当する、こ
の半導体より高硬度の膜（ηを形成した後、半導体領域
（６）を高硬度膜（７）の厚さまで研磨して平坦化する
ことを特徴とする。
半導体＊Ｉｍ（６１Ｊ： リＫＷ度のＨ＜ｒ＞は、半Ｒ
体力Ｓ ｉの場合、例えばＳｉｎｇまたはＳｉＮより成
る膜とする。
体力Ｓ ｉの場合、例えばＳｉｎｇまたはＳｉＮより成
る膜とする。
（作 用〕
本発明によれば、研磨工程で形成される半導体領域（６
）の厚さは、高硬度膜（７）の厚さと等しくなるため、
この高硬度膜（７）の厚さを制御することにより、厚さ
の薄い半導体領域［６）を容易に形成することができる
。
）の厚さは、高硬度膜（７）の厚さと等しくなるため、
この高硬度膜（７）の厚さを制御することにより、厚さ
の薄い半導体領域［６）を容易に形成することができる
。
また、この半導体領域（６）は、引上げ法やＦＺ法によ
る高品質の結晶とすることができるので、結晶粒界や転
位による電気的特性の劣化のない半導体領域が得られる
。更に、導電型、抵抗率等を任意に選択できるので、素
子の設計が容易になる。
る高品質の結晶とすることができるので、結晶粒界や転
位による電気的特性の劣化のない半導体領域が得られる
。更に、導電型、抵抗率等を任意に選択できるので、素
子の設計が容易になる。
図面を参照して本発明の詳細な説明する。
先ず第１図Ａに示すように、２枚のＳｉ基板（ｌ）。
（２）（厚さ数百ミクロン）を用意し、基板（１１，＋
２１の少くとも一方の表面を酸化してＳｉｎ、膜（３）
を形成する。
２１の少くとも一方の表面を酸化してＳｉｎ、膜（３）
を形成する。
次に第１図Ｂに示すように、２枚の基板＋１１． ＋２
１を５５０ｇ膜（３）を向かい合わせて接触させ、９０
０℃以上の温度で加熱処理すると、特に接着剤がなくて
も両者が接着する。なお、このようにＳｔＯ，膜（３）
を形成した２枚のｓｉ基板（１１，（２１を接着させな
くても、下側を耐熱性のある例えば石英基板とし、上側
をＳｉ基板とした構成でも良い。
１を５５０ｇ膜（３）を向かい合わせて接触させ、９０
０℃以上の温度で加熱処理すると、特に接着剤がなくて
も両者が接着する。なお、このようにＳｔＯ，膜（３）
を形成した２枚のｓｉ基板（１１，（２１を接着させな
くても、下側を耐熱性のある例えば石英基板とし、上側
をＳｉ基板とした構成でも良い。
次に第１図Ｃに示すように、研磨、ラッピング、ポリッ
シング等の手段により、上側のＳｔ基ｖｉ（１）を削っ
て、その厚さを数ミクロン−数十ミクロンにする。
シング等の手段により、上側のＳｔ基ｖｉ（１）を削っ
て、その厚さを数ミクロン−数十ミクロンにする。
次に第１図りに示すように、酸化処理を施して上側の基
板（１）の表面にＳｔＯ□Ｍ（４）を形成する。
板（１）の表面にＳｔＯ□Ｍ（４）を形成する。
次に第１図Ｅに示すように、分Ｈｆｉｌ域を形成すべき
部分のＳｉＯ□膜（４）を選択的に除去して窓部（５）
を形成する。
部分のＳｉＯ□膜（４）を選択的に除去して窓部（５）
を形成する。
次に第１１ｇＦに示すように、ＫＯＪＩなどの水溶液、
プラズマエツチング等の手段により、窓部（５）の露出
した基板＋１１のＳｉを除去して、Ｓｉ基板（１）を素
子を形成すべきｓ １ｇ域（６）に分離する。
プラズマエツチング等の手段により、窓部（５）の露出
した基板＋１１のＳｉを除去して、Ｓｉ基板（１）を素
子を形成すべきｓ １ｇ域（６）に分離する。
次に第１図Ｇに示すように、全面に酸化を施して５５０
ｇ膜（ηを形成する。そして、分ｊｆＩｆ Ｍ域となる
部分（７ａ）の５ｉＯ１膜（７）の厚さは、最終段階で
形成すべきＳｌ領域（６）の所要の厚さに略等しくする
。
ｇ膜（ηを形成する。そして、分ｊｆＩｆ Ｍ域となる
部分（７ａ）の５ｉＯ１膜（７）の厚さは、最終段階で
形成すべきＳｌ領域（６）の所要の厚さに略等しくする
。
次に第１図Ｈに示すように、５ｉｊｌ域（６）上面のＳ
ｉＯ□膜（７）をポリッシング等の手段を用いて除去す
る。
ｉＯ□膜（７）をポリッシング等の手段を用いて除去す
る。
次に第１図■に示すように、エチレンジアミン、ピロカ
テコールを成分とするＦｉＦ磨液を使用して、ポリツシ
ングすると、Ｓｉは５１ＦＦＩ！されるが、５３０１は
殆ど研磨されないため、５ｉｎ１層（７）の厚さに等し
い厚さまでＳｉ＠ｌ域（６）が研磨される。この結果、
Ｓｌ領域（６）と５ｉｌ１層（７）の表面が同一平面と
なる。なお、５ｉＴｉｌ域（６）の側壁部の５ｉ（ｈは
、このポリッシングの際の機械的作用により、同時に除
去される。この後、通常の鏡面研磨後の清浄処理及び乾
燥を行なりで、Ｓｏｌ基板（８）を得る。
テコールを成分とするＦｉＦ磨液を使用して、ポリツシ
ングすると、Ｓｉは５１ＦＦＩ！されるが、５３０１は
殆ど研磨されないため、５ｉｎ１層（７）の厚さに等し
い厚さまでＳｉ＠ｌ域（６）が研磨される。この結果、
Ｓｌ領域（６）と５ｉｌ１層（７）の表面が同一平面と
なる。なお、５ｉＴｉｌ域（６）の側壁部の５ｉ（ｈは
、このポリッシングの際の機械的作用により、同時に除
去される。この後、通常の鏡面研磨後の清浄処理及び乾
燥を行なりで、Ｓｏｌ基板（８）を得る。
本発明によれば、形成すべき半導体領域の厚さの制御が
容易であり、１μ以下の薄い半導体領域を得ることも可
能である。また、結晶粒界、転位などのない良質のＳｏ
１ｉ板が得られる。従って、この基板を用いてメモリ
ー素子を作製した場合、漏れ電流の少ない素子が得られ
るため、素子特性の向上と歩留りの向上が期待できる。
容易であり、１μ以下の薄い半導体領域を得ることも可
能である。また、結晶粒界、転位などのない良質のＳｏ
１ｉ板が得られる。従って、この基板を用いてメモリ
ー素子を作製した場合、漏れ電流の少ない素子が得られ
るため、素子特性の向上と歩留りの向上が期待できる。
第１図は実施例の工程図である。
（３Ｂはｓ＋ｏｔｌｌ！、 （６）はＳｉ領域、（７）
は５ｉＱｔ膜である。 第１ 工ｊｉＷＪ 図
は５ｉＱｔ膜である。 第１ 工ｊｉＷＪ 図
Claims (1)
- 絶縁基板上に選択的に半導体層及び該半導体層より高
硬度の層を形成した後、上記半導体層を研磨することを
特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294782A JP2699359B2 (ja) | 1987-11-20 | 1987-11-20 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294782A JP2699359B2 (ja) | 1987-11-20 | 1987-11-20 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136328A true JPH01136328A (ja) | 1989-05-29 |
| JP2699359B2 JP2699359B2 (ja) | 1998-01-19 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP62294782A Expired - Fee Related JP2699359B2 (ja) | 1987-11-20 | 1987-11-20 | 半導体基板の製造方法 |
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| JP (1) | JP2699359B2 (ja) |
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-
1987
- 1987-11-20 JP JP62294782A patent/JP2699359B2/ja not_active Expired - Fee Related
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