JPH09162088A - 半導体基板とその製造方法 - Google Patents
半導体基板とその製造方法Info
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- JPH09162088A JPH09162088A JP32427595A JP32427595A JPH09162088A JP H09162088 A JPH09162088 A JP H09162088A JP 32427595 A JP32427595 A JP 32427595A JP 32427595 A JP32427595 A JP 32427595A JP H09162088 A JPH09162088 A JP H09162088A
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Abstract
(57)【要約】
【課題】 均一、大面積で従来のシリコンＬＳＩ製造プ
ロセスとの整合性が良く、なおかつスナップバック耐圧
の高いＳＯＩ構造の半導体基板を供給する。 【解決手段】 シリコン基板上にα−アルミナ、γ−ア
ルミナ、マグネシウムアルマニウム オキサイド、酸化
セリウム、フッ化カルシウムの少なくともいずれかの中
間層を堆積させた後、その上にシリコン層をエピタキシ
ャル成長させるか、又は、他のシリコン基板を貼り合わ
せして、その後薄く研磨し、ＳＯＩ構造の半導体基板を
得る。
ロセスとの整合性が良く、なおかつスナップバック耐圧
の高いＳＯＩ構造の半導体基板を供給する。 【解決手段】 シリコン基板上にα−アルミナ、γ−ア
ルミナ、マグネシウムアルマニウム オキサイド、酸化
セリウム、フッ化カルシウムの少なくともいずれかの中
間層を堆積させた後、その上にシリコン層をエピタキシ
ャル成長させるか、又は、他のシリコン基板を貼り合わ
せして、その後薄く研磨し、ＳＯＩ構造の半導体基板を
得る。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路等に広く利
用してる半導体基板とその製造方法であって、特にシリ
コン基板上にαーＡｌ2Ｏ3（α−アルミナ）などの酸化
物層あるいはＣａＦ2 （フッ化カルシウム）などのフッ
化物層が形成され、なおかつその上に単結晶シリコン層
が形成されている半導体基板とその製造方法に関するも
のである。
用してる半導体基板とその製造方法であって、特にシリ
コン基板上にαーＡｌ2Ｏ3（α−アルミナ）などの酸化
物層あるいはＣａＦ2 （フッ化カルシウム）などのフッ
化物層が形成され、なおかつその上に単結晶シリコン層
が形成されている半導体基板とその製造方法に関するも
のである。
【０００２】
【従来の技術】従来より、絶縁物上に単結晶シリコン半
導体層を形成した構造を有する半導体基板としてＳＯＩ
（シリコン オン インシュレータ）基板やＳＯＳ（シ
リコンオン サファイア）基板等が知られている。これ
らの半導体基板は半導体素子製造に基板材料として広く
使用されており、以下の点で一般的なシリコン基板材料
と比べて優れている。 １、寄生容量低減により高速性に優れている。 ２、ソフトエラーに強い。 ３、ラッチアップがない。 ４、ウェル工程を省略できる。
導体層を形成した構造を有する半導体基板としてＳＯＩ
（シリコン オン インシュレータ）基板やＳＯＳ（シ
リコンオン サファイア）基板等が知られている。これ
らの半導体基板は半導体素子製造に基板材料として広く
使用されており、以下の点で一般的なシリコン基板材料
と比べて優れている。 １、寄生容量低減により高速性に優れている。 ２、ソフトエラーに強い。 ３、ラッチアップがない。 ４、ウェル工程を省略できる。
【０００３】そして、ＳＯＩ基板の製造方法は従来より
以下の方法がある。 １、貼り合わせ基板：シリコン単結晶基板を、表面を熱
酸化した別のシリコン単結晶基板に、熱処理又は接着剤
を用いて貼り合わせた後、機械的研磨や化学エッチング
等を用いて片側シリコン層を均一に薄膜化する方法。 ２、ＳＩＭＯＸ基板（セパレーション バイ イオン
インプランテッド オキサイド）：シリコン基板に酸素
イオンをインプラした後、熱処理してシリコン基板中
に、埋め込み ＳｉＯ2 （酸化シリコン）層を作製する
方法。 ３、選択成長基板：シリコン基板の表面を酸化した後、
酸化膜の一部に窓を開けてシリコン基板を一部露出さ
せ、その部分から横方向に選択的にエピタキシャル成長
させ、ＳｉＯ2 層上にシリコン単結晶層を作製する方
法。
以下の方法がある。 １、貼り合わせ基板：シリコン単結晶基板を、表面を熱
酸化した別のシリコン単結晶基板に、熱処理又は接着剤
を用いて貼り合わせた後、機械的研磨や化学エッチング
等を用いて片側シリコン層を均一に薄膜化する方法。 ２、ＳＩＭＯＸ基板（セパレーション バイ イオン
インプランテッド オキサイド）：シリコン基板に酸素
イオンをインプラした後、熱処理してシリコン基板中
に、埋め込み ＳｉＯ2 （酸化シリコン）層を作製する
方法。 ３、選択成長基板：シリコン基板の表面を酸化した後、
酸化膜の一部に窓を開けてシリコン基板を一部露出さ
せ、その部分から横方向に選択的にエピタキシャル成長
させ、ＳｉＯ2 層上にシリコン単結晶層を作製する方
法。
【０００４】しかし、これらの製造方法によるいづれの
ＳＯＩ基板でも、作製された素子（例えば電界効果トラ
ンジスタ）のスナップバック耐圧が低いと言う欠点があ
り、品質上の問題となっている。スナップバック耐圧と
は、素子がＦＥＴ（電界効果トランジスタ）の場合、Ｆ
ＥＴとして動作する際にボディ部とドレイン部の接合部
に発生するホットキャリアがボディ部に蓄積してドレイ
ン部とボディ部とソース部との間に流れるドレイン電流
が急増して耐圧が低下する電圧を意味する。
ＳＯＩ基板でも、作製された素子（例えば電界効果トラ
ンジスタ）のスナップバック耐圧が低いと言う欠点があ
り、品質上の問題となっている。スナップバック耐圧と
は、素子がＦＥＴ（電界効果トランジスタ）の場合、Ｆ
ＥＴとして動作する際にボディ部とドレイン部の接合部
に発生するホットキャリアがボディ部に蓄積してドレイ
ン部とボディ部とソース部との間に流れるドレイン電流
が急増して耐圧が低下する電圧を意味する。
【０００５】次に、ＳＯＳ基板はＳＯＩ基板の特長に加
えてＳＯＳ基板特有の特長がある。つまり、ＳＯＳ基板
は厚い絶縁層を有することから基板を通じてのノイズが
小さい特長と、最も大きな特長はシリコン層とＳＯＳ基
板の基板としてのサファイアの界面でキャリアのライフ
タイムが短くなるために、素子としてのＦＥＴが動作す
る際にボディ部とドレイン部の接合部に発生するホット
キャリアは、ライフタイムが短いために直ぐ再結合して
ボディ部に蓄積せず、ドレイン部とボディ部とソース部
との間に流れるドレイン電流が急増せず耐圧が低下しな
い。つまり、スナップバック耐圧が高いことがＳＯＳ基
板の大きな特長となっている。
えてＳＯＳ基板特有の特長がある。つまり、ＳＯＳ基板
は厚い絶縁層を有することから基板を通じてのノイズが
小さい特長と、最も大きな特長はシリコン層とＳＯＳ基
板の基板としてのサファイアの界面でキャリアのライフ
タイムが短くなるために、素子としてのＦＥＴが動作す
る際にボディ部とドレイン部の接合部に発生するホット
キャリアは、ライフタイムが短いために直ぐ再結合して
ボディ部に蓄積せず、ドレイン部とボディ部とソース部
との間に流れるドレイン電流が急増せず耐圧が低下しな
い。つまり、スナップバック耐圧が高いことがＳＯＳ基
板の大きな特長となっている。
【０００６】そして、ＳＯＳ基板は特に上述の特長を活
かして耐放射線を必要とするデバイスに使われてきてい
る。 しかしながらサファイア基板を用いたＳＯＳ基板
には以下のような問題点がある。 １、サファイア基板が高価で汎用性に欠ける。 ２、大面積基板を供給することが難しい。 ３、製造工程中に搬送トラブルが生じやすい。 ４、ダイシイング、バックポリッシングが難しい。 ３、４、についてはシリコン基板に比べて堅く、重たい
という物性的な理由に由来する。以上の問題点によりＳ
ＯＳ基板はＳＯＩ基板より優れた特徴がありながら従来
のシリコンプロセスがそのまま転用できなかった。
かして耐放射線を必要とするデバイスに使われてきてい
る。 しかしながらサファイア基板を用いたＳＯＳ基板
には以下のような問題点がある。 １、サファイア基板が高価で汎用性に欠ける。 ２、大面積基板を供給することが難しい。 ３、製造工程中に搬送トラブルが生じやすい。 ４、ダイシイング、バックポリッシングが難しい。 ３、４、についてはシリコン基板に比べて堅く、重たい
という物性的な理由に由来する。以上の問題点によりＳ
ＯＳ基板はＳＯＩ基板より優れた特徴がありながら従来
のシリコンプロセスがそのまま転用できなかった。
【０００７】
【発明が解決しようとしている課題】本発明は上記のよ
うな従来のＳＯＳ基板の課題を解決して均一、大面積で
従来のシリコンＬＳＩ製造プロセスに容易に転用できる
シリコン基板を基板として使用し、ＳＯＳ基板と同等の
スナップバック耐圧を得る事の出来る半導体基板を供給
することを目的とする。
うな従来のＳＯＳ基板の課題を解決して均一、大面積で
従来のシリコンＬＳＩ製造プロセスに容易に転用できる
シリコン基板を基板として使用し、ＳＯＳ基板と同等の
スナップバック耐圧を得る事の出来る半導体基板を供給
することを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、シリコン基
板上にα−Ａｌ2Ｏ3（α−アルミナ）などの酸化物、お
よびＣａＦ2 （フッ化カルシウム）を堆積させた後、そ
の上にシリコン層をエピタキシャル成長させる、又は、
他のシリコン基板を貼り合わせ、その後研磨により薄膜
化して作製した本発明の半導体基板が、シリコン基板で
あるために、基板の大面積が可能であり、ＳＯＳ基板の
場合のような重量の大きいサファイア基板に起因したプ
ロセス上のトラブルを避けることができ、なおかつ、Ｓ
ＯＳ基板と同様にシリコン層とα−Ａｌ2Ｏ3などの酸化
物、およびＣａＦ2 との界面もホットキャリアが蓄積で
きない程、ライフタイムが短いため前述のスナップバッ
ク耐圧が高くなり、ソース・ボディー・ドレイン間の寄
生バイポーラ現象が起こりにくいことを見出し、本発明
をなすに至った。
板上にα−Ａｌ2Ｏ3（α−アルミナ）などの酸化物、お
よびＣａＦ2 （フッ化カルシウム）を堆積させた後、そ
の上にシリコン層をエピタキシャル成長させる、又は、
他のシリコン基板を貼り合わせ、その後研磨により薄膜
化して作製した本発明の半導体基板が、シリコン基板で
あるために、基板の大面積が可能であり、ＳＯＳ基板の
場合のような重量の大きいサファイア基板に起因したプ
ロセス上のトラブルを避けることができ、なおかつ、Ｓ
ＯＳ基板と同様にシリコン層とα−Ａｌ2Ｏ3などの酸化
物、およびＣａＦ2 との界面もホットキャリアが蓄積で
きない程、ライフタイムが短いため前述のスナップバッ
ク耐圧が高くなり、ソース・ボディー・ドレイン間の寄
生バイポーラ現象が起こりにくいことを見出し、本発明
をなすに至った。
【０００９】また、本発明の半導体基板のシリコン層に
シリコンイオンをインプラして熱処理することにより結
晶欠陥密度１×１０6 個／ｃｍ2 以下になることを見い
だし本発明に至った。すなわち本発明は、基板としての
シリコン基板と、該シリコン基板上に堆積されたα−Ａ
ｌ2Ｏ3（α−アルミナ）、γ−Ａｌ2Ｏ3（γ−アルミ
ナ）、ＭｇＯ：Ａｌ2Ｏ3（マグネシウム アルミニウム
オキサイド）、ＣｅＯ2 （酸化セリウム）、ＣａＦ2
（フッ化カルシウム）の少なくともいずれかの中間層
と、該中間層上にエピタキシャル成長された単結晶シリ
コン層とを有することを特徴とする半導体基板である。
シリコンイオンをインプラして熱処理することにより結
晶欠陥密度１×１０6 個／ｃｍ2 以下になることを見い
だし本発明に至った。すなわち本発明は、基板としての
シリコン基板と、該シリコン基板上に堆積されたα−Ａ
ｌ2Ｏ3（α−アルミナ）、γ−Ａｌ2Ｏ3（γ−アルミ
ナ）、ＭｇＯ：Ａｌ2Ｏ3（マグネシウム アルミニウム
オキサイド）、ＣｅＯ2 （酸化セリウム）、ＣａＦ2
（フッ化カルシウム）の少なくともいずれかの中間層
と、該中間層上にエピタキシャル成長された単結晶シリ
コン層とを有することを特徴とする半導体基板である。
【００１０】なお、α−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3はアル
ミ酸化物の結晶がα結晶形とγ結晶形のアルミ酸化物を
意味し、α−アルミナ、γ−アルミナと呼ぶ。なお、Ｍ
ｇＯ：Ａｌ2Ｏ3（マグネシウム アルミニウム オキサ
イド）はスピネル構造を持つＭｇＡｌＯ4 の酸化物であ
り、ＣｅＯ2 はセリウムの酸化物で、ＣａＦ2 はカルシ
ウムのフッ化物である。
ミ酸化物の結晶がα結晶形とγ結晶形のアルミ酸化物を
意味し、α−アルミナ、γ−アルミナと呼ぶ。なお、Ｍ
ｇＯ：Ａｌ2Ｏ3（マグネシウム アルミニウム オキサ
イド）はスピネル構造を持つＭｇＡｌＯ4 の酸化物であ
り、ＣｅＯ2 はセリウムの酸化物で、ＣａＦ2 はカルシ
ウムのフッ化物である。
【００１１】また、他の本発明は前記本発明の半導体基
板の中間層上にエピタキシャル成長されたシリコン層の
結晶欠陥密度が１０6個／ｃｍ2以下であることを特徴と
する半導体基板である。また、他の本発明は基板として
のシリコン基板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、Ｍｇ
Ｏ：Ａｌ2Ｏ3、ＣｅＯ2 、ＣａＦ2 の少なくともいずれ
かの中間層を堆積し、該中間層上に単結晶シリコン層を
エピタキシャル成長させ、前記単結晶シリコン層にシリ
コンイオンをイオン注入して前記中間層と前記単結晶シ
リコン層の界面付近をアモルファス化し、熱処理して前
記単結晶シリコン層の結晶欠陥密度を減少させることを
特徴とする半導体基板の製造方法である。
板の中間層上にエピタキシャル成長されたシリコン層の
結晶欠陥密度が１０6個／ｃｍ2以下であることを特徴と
する半導体基板である。また、他の本発明は基板として
のシリコン基板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、Ｍｇ
Ｏ：Ａｌ2Ｏ3、ＣｅＯ2 、ＣａＦ2 の少なくともいずれ
かの中間層を堆積し、該中間層上に単結晶シリコン層を
エピタキシャル成長させ、前記単結晶シリコン層にシリ
コンイオンをイオン注入して前記中間層と前記単結晶シ
リコン層の界面付近をアモルファス化し、熱処理して前
記単結晶シリコン層の結晶欠陥密度を減少させることを
特徴とする半導体基板の製造方法である。
【００１２】また、他の発明は、基板としての第一のシ
リコン基板と、該第一のシリコン基板上に堆積されたα
−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2 Ｏ3 、Ｃｅ
Ｏ2、ＣａＦ2 の少なくともいずれかの中間層と、該中
間層上に貼り合わせられた第三のシリコン基板とを有す
ることを特徴とする半導体基板である。。また、他の発
明は、前記第一のシリコン基板もしくは第三のシリコン
基板のいずれかを機械的、および化学的研磨により薄膜
化することを特徴とする上記記載の半導体基板である。
リコン基板と、該第一のシリコン基板上に堆積されたα
−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2 Ｏ3 、Ｃｅ
Ｏ2、ＣａＦ2 の少なくともいずれかの中間層と、該中
間層上に貼り合わせられた第三のシリコン基板とを有す
ることを特徴とする半導体基板である。。また、他の発
明は、前記第一のシリコン基板もしくは第三のシリコン
基板のいずれかを機械的、および化学的研磨により薄膜
化することを特徴とする上記記載の半導体基板である。
【００１３】また、他の発明は、基板としての第一のシ
リコン基板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：
Ａｌ2 Ｏ3 、ＣｅＯ2 、ＣａＦ2 の少なくともいずれか
の中間層を堆積し、該中間層上に第三のシリコン基板を
貼り合わせし、その後、熱処理し、機械的、および化学
的研磨により薄膜化することを特徴とする半導体基板の
製造方法である。
リコン基板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：
Ａｌ2 Ｏ3 、ＣｅＯ2 、ＣａＦ2 の少なくともいずれか
の中間層を堆積し、該中間層上に第三のシリコン基板を
貼り合わせし、その後、熱処理し、機械的、および化学
的研磨により薄膜化することを特徴とする半導体基板の
製造方法である。
【００１４】
【発明の実施の形態】図１は本発明の半導体基板の断面
の模式図である。本発明の半導体基板は以下の構成であ
る。つまり、１は基板としての第一のシリコン基板、２
はα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、Ｃ
ｅＯ2 、ＣａＦ2 の少なくともいずれかの中間層、３は
シリコン層で中間層の上にエピタキシャル成長した第二
のシリコン層、または、貼り合わせられたシリコン基板
を研磨により薄膜化した第三のシリコン層である。
の模式図である。本発明の半導体基板は以下の構成であ
る。つまり、１は基板としての第一のシリコン基板、２
はα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、Ｃ
ｅＯ2 、ＣａＦ2 の少なくともいずれかの中間層、３は
シリコン層で中間層の上にエピタキシャル成長した第二
のシリコン層、または、貼り合わせられたシリコン基板
を研磨により薄膜化した第三のシリコン層である。
【００１５】本発明の半導体基板の製造方法は、第一の
シリコン基板１上に常圧あるいは減圧化学的気相成長法
（ＬＰＣＶＤ）、モレキュラービームエピタキシー（Ｍ
ＢＥ）法や電子ビーム蒸着法を用いてα−Ａｌ2Ｏ3、γ
−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、ＣｅＯ2 、ＣａＦ2 の
少なくともいずれかの中間層２を堆積させる。中間層２
の厚さは任意に選ぶことができるが、層２の膜厚は約５
００Åから５μｍ程度の厚みであり、好ましくは約１０
０Åから１μｍ程度である。次に中間層２の上に第二の
シリコン層、または、第三のシリコン層のシリコン層３
を成膜する。
シリコン基板１上に常圧あるいは減圧化学的気相成長法
（ＬＰＣＶＤ）、モレキュラービームエピタキシー（Ｍ
ＢＥ）法や電子ビーム蒸着法を用いてα−Ａｌ2Ｏ3、γ
−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、ＣｅＯ2 、ＣａＦ2 の
少なくともいずれかの中間層２を堆積させる。中間層２
の厚さは任意に選ぶことができるが、層２の膜厚は約５
００Åから５μｍ程度の厚みであり、好ましくは約１０
０Åから１μｍ程度である。次に中間層２の上に第二の
シリコン層、または、第三のシリコン層のシリコン層３
を成膜する。
【００１６】まず、第二のシリコン層を成膜する場合
は、中間層２の上にＣＶＤ法などでエピタキシャル成長
させる。エピタキシャル成長の方法は、第二のシリコン
層の膜厚均一性が作製するデバイス特性に影響するので
高真空ＣＶＤ、原子層エピタキシ−法など膜厚制御性の
高い製法がより好ましい。次に、第三のシリコン基板を
形成する場合は、中間層２の上に第三のシリコン基板を
貼り合わせて、基板としての第一のシリコン基板もしく
は貼り合わせた第三のシリコン基板のどちらかを機械
的、および化学的研磨により薄膜化することにより所望
のシリコン膜厚を得ることができる。膜厚は１００Åか
ら１０μｍ程度の厚みが好ましい。以上により、本発明
の各層１、２、３を形成する。
は、中間層２の上にＣＶＤ法などでエピタキシャル成長
させる。エピタキシャル成長の方法は、第二のシリコン
層の膜厚均一性が作製するデバイス特性に影響するので
高真空ＣＶＤ、原子層エピタキシ−法など膜厚制御性の
高い製法がより好ましい。次に、第三のシリコン基板を
形成する場合は、中間層２の上に第三のシリコン基板を
貼り合わせて、基板としての第一のシリコン基板もしく
は貼り合わせた第三のシリコン基板のどちらかを機械
的、および化学的研磨により薄膜化することにより所望
のシリコン膜厚を得ることができる。膜厚は１００Åか
ら１０μｍ程度の厚みが好ましい。以上により、本発明
の各層１、２、３を形成する。
【００１７】本発明の半導体基板を集積回路の基板とし
て使用する場合、活性層としてのシリコン層３の結晶欠
陥密度は低いことが好ましい。そこで、シリコン層３の
結晶欠陥密度を減らすためにシリコンイオンをインプラ
して中間層２とシリコン層３の界面付近をアモルファス
化した後、不活性雰囲気中で約６００℃から９００℃の
温度で熱処理することによってシリコン層３を表面側か
ら再結晶化させる処理を施す。その結果、結晶欠陥密度
は具体的には１０6個／ｃｍ2以下となる。
て使用する場合、活性層としてのシリコン層３の結晶欠
陥密度は低いことが好ましい。そこで、シリコン層３の
結晶欠陥密度を減らすためにシリコンイオンをインプラ
して中間層２とシリコン層３の界面付近をアモルファス
化した後、不活性雰囲気中で約６００℃から９００℃の
温度で熱処理することによってシリコン層３を表面側か
ら再結晶化させる処理を施す。その結果、結晶欠陥密度
は具体的には１０6個／ｃｍ2以下となる。
【００１８】
【実施例１】本発明の具体的な実施例を図１により説明
する。図１の構成は、シリコン基板１上にγーＡｌ2Ｏ3
層２が５００ｎｍ程積層し、その上にシリコン層３が３
００ｎｍ程成膜された構成となっている。図１の製造方
法は、シリコン基板１をＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：
１：６の混合溶液で洗浄した後、希釈したＨＦで自然酸
化膜を除去する。その後５００ｎｍのγーＡｌ2Ｏ3層２
をトリメチルアルミニウムとＮ2Ｏを原料として、基板
温度１０００℃、３０Ｔｏｒｒの圧力で減圧ＣＶＤ（化
学的気相成長）法で形成する。その後、γーＡｌ2Ｏ3層
２上にシリコンエピタキシャル層３をＣＶＤ法によって
シランを原料として１０００℃で３００ｎｍ堆積させ
る。γーＡｌ2Ｏ3層２とシリコンエピタキシャル層３の
界面付近のシリコンの結晶性は高くないが、表面近くで
は結晶性は高い。その後シリコンエピタキシャル層３に
シリコンイオンを１８０ＫｅＶで打ち込みシリコン層３
とγーＡｌ2Ｏ3層２の界面付近をアモルファス化する。
この時、シリコン層３の表面付近は依然単結晶に近い結
晶性を保っている。これを電気炉内に入れて窒素雰囲気
中で６００℃の６０分間アニール処理して、シリコン層
３の表面の単結晶領域から結晶成長させ界面付近のアモ
ルファス層を結晶化させ結晶欠陥密度を低減させる。
する。図１の構成は、シリコン基板１上にγーＡｌ2Ｏ3
層２が５００ｎｍ程積層し、その上にシリコン層３が３
００ｎｍ程成膜された構成となっている。図１の製造方
法は、シリコン基板１をＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：
１：６の混合溶液で洗浄した後、希釈したＨＦで自然酸
化膜を除去する。その後５００ｎｍのγーＡｌ2Ｏ3層２
をトリメチルアルミニウムとＮ2Ｏを原料として、基板
温度１０００℃、３０Ｔｏｒｒの圧力で減圧ＣＶＤ（化
学的気相成長）法で形成する。その後、γーＡｌ2Ｏ3層
２上にシリコンエピタキシャル層３をＣＶＤ法によって
シランを原料として１０００℃で３００ｎｍ堆積させ
る。γーＡｌ2Ｏ3層２とシリコンエピタキシャル層３の
界面付近のシリコンの結晶性は高くないが、表面近くで
は結晶性は高い。その後シリコンエピタキシャル層３に
シリコンイオンを１８０ＫｅＶで打ち込みシリコン層３
とγーＡｌ2Ｏ3層２の界面付近をアモルファス化する。
この時、シリコン層３の表面付近は依然単結晶に近い結
晶性を保っている。これを電気炉内に入れて窒素雰囲気
中で６００℃の６０分間アニール処理して、シリコン層
３の表面の単結晶領域から結晶成長させ界面付近のアモ
ルファス層を結晶化させ結晶欠陥密度を低減させる。
【００１９】以上の様に作製された本発明の半導体基板
の結晶欠陥密度を調べるために、半導体基板をＨＦ：Ｈ
2Ｏ＝１：９の混合溶液で表面酸化物を除去した後、Ｈ
Ｆ：ＨＮＯ3：ＣＨ3ＣＯＯＨ：Ｈ2Ｏ＝１：１５：３：
１の混合溶液を１０倍に希釈したエッッチング液で、５
分間選択エッチングしてピットを形成し、これを微分干
渉顕微鏡を用いて単位面積当たりのピット数を測定して
結晶欠陥密度を測定した。その結果５×１０4個／ｃｍ2
であった。
の結晶欠陥密度を調べるために、半導体基板をＨＦ：Ｈ
2Ｏ＝１：９の混合溶液で表面酸化物を除去した後、Ｈ
Ｆ：ＨＮＯ3：ＣＨ3ＣＯＯＨ：Ｈ2Ｏ＝１：１５：３：
１の混合溶液を１０倍に希釈したエッッチング液で、５
分間選択エッチングしてピットを形成し、これを微分干
渉顕微鏡を用いて単位面積当たりのピット数を測定して
結晶欠陥密度を測定した。その結果５×１０4個／ｃｍ2
であった。
【００２０】
【実施例２】他の実施例としてＣｅＯ2（酸化セリウ
ム）タブレットを用い、電子ビーム蒸着法で基板温度８
００℃でＣｅＯ2エピタキシャル層２をシリコン基板１
上に形成すること以外は、実施例１と同様にして半導体
基板を作製した。同様の評価法を用いて結晶欠陥密度を
測定したところ１×１０5個／ｃｍ2であった。
ム）タブレットを用い、電子ビーム蒸着法で基板温度８
００℃でＣｅＯ2エピタキシャル層２をシリコン基板１
上に形成すること以外は、実施例１と同様にして半導体
基板を作製した。同様の評価法を用いて結晶欠陥密度を
測定したところ１×１０5個／ｃｍ2であった。
【００２１】
【実施例３】本発明の他の実施例を同じ様に図１により
説明する。シリコン基板１をＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝
１：１：６の混合溶液で洗浄した後、希釈したＨＦで自
然酸化膜を除去する。その後５００ｎｍのγーＡｌ2Ｏ3
層２をトリメチルアルミニウムとＮ2Ｏを原料として、
基板温度１０００℃、３０Ｔｏｒｒの圧力で減圧ＣＶＤ
法で形成する。この基板を硫酸と過酸化水素水の混合
液、塩酸と過酸化水素水の混合液、フッ酸と過酸化水素
水の混合液、アンモニア水溶液など、またはこれらの水
溶液を組み合わせた溶液で洗浄する。洗浄したこの基板
と、他のシリコン基板を貼り合わせて均一な圧力をかけ
て密着させる。その後窒素中で９００Ｃで１時間熱処理
する。その後、グラインダーを用いて荒削りした後、鏡
面研磨する。鏡面研磨した基板は、表面加工層を取り除
くため、ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨの混合液で化
学研磨した後、プラズマ アシスト ケミカル エッチ
ング法によりエッチングを行い、１０００Åのシリコン
層３を作製した。
説明する。シリコン基板１をＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝
１：１：６の混合溶液で洗浄した後、希釈したＨＦで自
然酸化膜を除去する。その後５００ｎｍのγーＡｌ2Ｏ3
層２をトリメチルアルミニウムとＮ2Ｏを原料として、
基板温度１０００℃、３０Ｔｏｒｒの圧力で減圧ＣＶＤ
法で形成する。この基板を硫酸と過酸化水素水の混合
液、塩酸と過酸化水素水の混合液、フッ酸と過酸化水素
水の混合液、アンモニア水溶液など、またはこれらの水
溶液を組み合わせた溶液で洗浄する。洗浄したこの基板
と、他のシリコン基板を貼り合わせて均一な圧力をかけ
て密着させる。その後窒素中で９００Ｃで１時間熱処理
する。その後、グラインダーを用いて荒削りした後、鏡
面研磨する。鏡面研磨した基板は、表面加工層を取り除
くため、ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨの混合液で化
学研磨した後、プラズマ アシスト ケミカル エッチ
ング法によりエッチングを行い、１０００Åのシリコン
層３を作製した。
【００２２】以上の様に作製された本発明の半導体基板
の結晶欠陥密度を調べるために、半導体基板をＨＦ：Ｈ
2Ｏ＝１：９の混合溶液で表面酸化物を除去した後、Ｈ
Ｆ：ＨＮＯ3：ＣＨ3ＣＯＯＨ：Ｈ2Ｏ＝１：１５：３：
１の混合溶液を１０倍に希釈したエッッチング液で５分
間選択エッチングしてピットを形成する。これを微分干
渉顕微鏡を用いて、単位面積当たりのピット数を測定し
て結晶欠陥密度を測定したところ、５×１０4個／ｃｍ2
であった。
の結晶欠陥密度を調べるために、半導体基板をＨＦ：Ｈ
2Ｏ＝１：９の混合溶液で表面酸化物を除去した後、Ｈ
Ｆ：ＨＮＯ3：ＣＨ3ＣＯＯＨ：Ｈ2Ｏ＝１：１５：３：
１の混合溶液を１０倍に希釈したエッッチング液で５分
間選択エッチングしてピットを形成する。これを微分干
渉顕微鏡を用いて、単位面積当たりのピット数を測定し
て結晶欠陥密度を測定したところ、５×１０4個／ｃｍ2
であった。
【００２３】
【発明の効果】サファイア基板の代わりに、シリコン基
板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ
2Ｏ3、ＣｅＯ2 、ＣａＦ2 の少なくともいずれかの中間
層を有した基板を用いることにより、シリコン基板と中
間層との界面でホットキャリアの蓄積が生じにくい為、
スナップバック耐圧が高い半導体基板となり、ＳｉＯ2
を埋め込み酸化膜とする通常のＳＯＩ基板と比較して約
３Ｖ程度ほどスナップバック耐圧が高い半導体基板が得
られる。また同時に通常のＳＯＩ基板と同様に従来のシ
リコンプロセスをそのまま転用できる。
板上にα−Ａｌ2Ｏ3、γ−Ａｌ2Ｏ3、ＭｇＯ：Ａｌ
2Ｏ3、ＣｅＯ2 、ＣａＦ2 の少なくともいずれかの中間
層を有した基板を用いることにより、シリコン基板と中
間層との界面でホットキャリアの蓄積が生じにくい為、
スナップバック耐圧が高い半導体基板となり、ＳｉＯ2
を埋め込み酸化膜とする通常のＳＯＩ基板と比較して約
３Ｖ程度ほどスナップバック耐圧が高い半導体基板が得
られる。また同時に通常のＳＯＩ基板と同様に従来のシ
リコンプロセスをそのまま転用できる。
【図１】本発明の半導体基板の断面の模式図
１ シリコン基板 ２ 中間層 ３ シリコン層
Claims (6)
- 【請求項１】基板としての第一のシリコン基板と、該第
一のシリコン基板上に堆積されたα−Ａｌ2Ｏ3、γ−Ａ
ｌ2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、ＣｅＯ2 、ＣａＦ2 の少な
くともいずれかの中間層と、該中間層上にエピタキシャ
ル成長された第二のシリコン層とを有することを特徴と
する半導体基板。 - 【請求項２】前記中間層上にエピタキシャル成長された
第二のシリコン層の結晶欠陥密度が１０6個／ｃｍ2以下
であることを特徴とする請求項１に記載の半導体基板。 - 【請求項３】基板としての第一のシリコン基板上にα−
Ａｌ2Ｏ3、γ−Ａｌ 2Ｏ3、ＭｇＯ：Ａｌ2Ｏ3、Ｃｅ
Ｏ2 、ＣａＦ2 の少なくともいずれかの中間層を堆積
し、該中間層上に第二のシリコン層をエピタキシャル成
長させ、前記第二のシリコン層にシリコンイオンをイオ
ン注入して前記中間層と前記第二のシリコン層の界面付
近をアモルファス化し、熱処理して前記第二のシリコン
層の結晶欠陥密度を減少させることを特徴とする半導体
基板の製造方法。 - 【請求項４】基板としての第一のシリコン基板と、該第
一のシリコン基板上に堆積されたα−Ａｌ2Ｏ3、γ−Ａ
ｌ2Ｏ3、ＭｇＯ：Ａｌ2 Ｏ3 、ＣｅＯ2 、ＣａＦ2 の少
なくともいずれかの中間層と、該中間層上に貼り合わせ
られた第三のシリコン基板とを有することを特徴とする
半導体基板。 - 【請求項５】前記第一のシリコン基板もしくは第三のシ
リコン基板のいずれかを機械的、および化学的研磨によ
り薄膜化することを特徴とする請求項４記載の半導体基
板。 - 【請求項６】基板としての第一のシリコン基板上にα−
Ａｌ2Ｏ3、γ−Ａｌ 2Ｏ3、ＭｇＯ：Ａｌ2 Ｏ3 、ＣｅＯ
2 、ＣａＦ2 の少なくともいずれかの中間層を堆積し、
該中間層上に第三のシリコン基板を貼り合わせし、その
後、熱処理し、機械的、および化学的研磨により薄膜化
することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32427595A JPH09162088A (ja) | 1995-12-13 | 1995-12-13 | 半導体基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32427595A JPH09162088A (ja) | 1995-12-13 | 1995-12-13 | 半導体基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162088A true JPH09162088A (ja) | 1997-06-20 |
Family
ID=18163995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32427595A Withdrawn JPH09162088A (ja) | 1995-12-13 | 1995-12-13 | 半導体基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162088A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372593B1 (en) | 1999-07-19 | 2002-04-16 | Mitsubishi Denki Kabushika Kaisha | Method of manufacturing SOI substrate and semiconductor device |
| FR2856193A1 (fr) * | 2003-06-12 | 2004-12-17 | Siltronic Ag | Tranche soi et procede de preparation |
| JP2006344865A (ja) * | 2005-06-10 | 2006-12-21 | Toyoko Kagaku Co Ltd | Ｓｏｉ基板及び該基板の製造方法 |
| JP2008227338A (ja) * | 2007-03-15 | 2008-09-25 | Toyohashi Univ Of Technology | 多層構造ウエハーおよびその製造方法 |
| JP2008263025A (ja) * | 2007-04-11 | 2008-10-30 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2009016637A (ja) * | 2007-07-06 | 2009-01-22 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| US7541258B2 (en) | 2004-12-01 | 2009-06-02 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device |
| JP2009164197A (ja) * | 2007-12-28 | 2009-07-23 | Semiconductor Energy Lab Co Ltd | 半導体基板製造装置および半導体基板製造システム |
| JP2009239315A (ja) * | 2009-07-17 | 2009-10-15 | Sharp Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
| US8093136B2 (en) | 2007-12-28 | 2012-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
-
1995
- 1995-12-13 JP JP32427595A patent/JPH09162088A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372593B1 (en) | 1999-07-19 | 2002-04-16 | Mitsubishi Denki Kabushika Kaisha | Method of manufacturing SOI substrate and semiconductor device |
| FR2856193A1 (fr) * | 2003-06-12 | 2004-12-17 | Siltronic Ag | Tranche soi et procede de preparation |
| DE10326578B4 (de) * | 2003-06-12 | 2006-01-19 | Siltronic Ag | Verfahren zur Herstellung einer SOI-Scheibe |
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| JP2009016637A (ja) * | 2007-07-06 | 2009-01-22 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
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| JP2009239315A (ja) * | 2009-07-17 | 2009-10-15 | Sharp Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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