KR100392983B1 - 에스오아이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 절연막-절연막의 동종접합을 이용한 SOI기판의 제조방법에 관한 것으로서, 제1 및 제2 실리콘기판의 경면 전면에 절연막을 형성시키는 단계와, 상기의 제1 및 제2 실리콘기판을 고청정 환경에서 세정한 후 제1 실리콘 기판상의 절연막과 제2 실리콘 기판상의 절연막을 맞대어 물리적으로 가접시키는 단계와, 상기의 가접된 기판쌍을 열처리하는 단계로 이루어지는 제조방법을 제공함으로써 종래의 실리콘-절연막의 이종접합과 비교하여 접합율과 접합강도를 향상시키며 기존의 실리콘 기판을 변형시키지 않고 기판을 제조할 수 있을 뿐만 아니라 갈륨비소 SOI기판 및 절연막질이 다른 막질에 대해서도 유용하게 사용할 수 있다.

Description

에스오아이 기판의 제조방법{Manufacturing Process of Silicon On Insulator Wafer}
본 발명은 접합형 SOI(Silicon-On-Insulator)기판의 제조 방법에 관한 것으로써, 특히 절연막-절연막의 동종접합을 이용한 SOI기판의 제조방법에 관한 것이다.
SOI란 기판위에 절연층을 형성한뒤 상기 절연층 상면에 얇은 단결정 실리콘층을 형성한 것을 총칭하는 것으로서, SOI기판은 MOS(Metal Oxide Semiconductor)디바이스의 하부누설전류를 적극적으로 방지하여 소자의 속도를 30%이상 향상시킬 수 있는 기판으로, 접합 MEMS(Micro-Electro-Mechanical-Systems)분야의 적용을 위해 수요가 늘어나는 특수 기판쌍이다.
상기한 SOI 기판은 ZMR (Zone Melting Recrystallization)법, SIMOX (Separation by IMplanted OXygen)법 및 실리콘직접접합법으로 제조될 수 있다. ZMR법은 재결정과정에서 기판의 휨현상(warpage)이 발생할 가능성이 크고 재결정화된 박막의 아결정립계가 존재하는 문제가 있고, SIMOX법은 산소를 기판내부로 주입하므로 매입산화물(buried oxide)의 품질이 떨어지는 단점이 있다. 반면 실리콘직접접합법은 고품질의 절연막을 형성시키기가 용이하고 절연막층의 두께를 자유롭게 조절할 수 있어 소자설계의 다양성을 확보할 수 있는 장점을 가지고 있기 때문에 최근의 SOI 기판제조에 주로 채택되는 접합법이다.
현재까지 SOI기판의 제조방법으로 주로 사용된 실리콘직접접합법은 주로 실리카(SiO2)열산화막의 표면과 실리콘 경면을 서로 접합시켜 이종 재료간의 접합에 따른 계면의 비접합면 포함 및 가스발생 등의 문제가 있다. 상기한 비접합부 및 가스상을 제어하기 위해 전기로를 이용하여 기판전면을 1000℃이상의 고온에서 15시간정도 장시간 처리하는 공정이 사용될 수 있으나 상기의 공정에 의해서 기판쌍이 열응력 때문에 기계적으로 휘는 현상과 실리콘 내부에 첨가된 도핑물질이 열확산에 의해 이동되는 등의 공정불량이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로써, 본 발명의 목적은 표면온도를 500℃이하로 유지시킬 수 있는 선형열처리법을 이용하여절연막-절연막의 동종 재료간의 계면을 접합시킴으로써, 열응력을 최소화하고 실리콘 기판의 도핑상태는 유지하면서도 우수한 접합공정 특성을 가진 SOI기판쌍의 제조방법을 제공하는 것이다.
도 1은 본 발명에 사용된 선형열처리기의 구성도.
도 2는 면도날 크랙 오픈법을 설명하는 개요도.
도 3은 본 발명에 의한 기판쌍의 IR 카메라 사진.
도 4는 본 발명에 의한 기판쌍의 접합률을 나타내는 그래프.
도 5는 본 발명에 의한 기판쌍의 접합강도를 나타내는 그래프.
상기한 목적을 달성하기 위해 본 발명은 SOI기판의 제조방법에 있어서, 제1 및 제2 실리콘기판의 경면 전면에 절연막을 형성시키는 단계와, 상기의 제1 및 제2 실리콘기판을 고청정 환경에서 세정한 후 제1 실리콘 기판상의 절연막과 제2 실리콘 기판상의 절연막을 맞대어 물리적으로 가접시키는 단계와, 상기의 가접된 기판쌍을 열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 SOI기판의 제조방법을 제공하는 것이다.
이하, 본 발명을 제조단계별로 상세히 설명한다.
첫 번째 단계는 제1 및 제2 실리콘기판의 경면 전면에 절연막을 형성시키는 단계로서, 목적하는 절연막 두께를 임의의 실리콘 기판에 모두 형성시키는 것이 아니라, 접합하고자 하는 실리콘기판들의 경면 전면에 나누어 성막시켜 최종 접합 후 목적하는 두께의 절연막 두께가 되도록 절연막을 형성한다. 상기의 절연막은 통상 절연성을 가지는 열산화 SiO2및 기타 물리증착법으로 제조된 실리콘 산화물질을 사용할 수 있다.
두 번째 단계는 상기의 제1 및 제2 실리콘기판을 고청정 환경에서 세정한 후 제1 실리콘 기판상의 절연막과 제2 실리콘 기판상의 절연막을 맞대어 물리적으로가접시키는 단계로서, 실리콘|절연막-절연막|실리콘 기판을 클래스 100(Class 100) 이상의 고청정 환경에서 세정하여 절연막과 절연막 사이에 불순물이 없도록 한 후 물리적으로 가접시켜 절연막간의 수소결합에 의하여 접합되도록 한다.
세 번째 단계는 상기의 가접된 기판쌍을 열처리하는 단계로서, 가접된 기판쌍을 열처리하여 절연막과 절연막간의 계면사이의 거리를 원자간거리 정도가 되도록 조정하여 서로 완전한 결합이 형성될 수 있도록 하여 기판쌍을 접합한다. 기판쌍을 열처리하는 방법은 접합계면의 기포를 효율적으로 제거할 수 있는 선형열처리기를 사용할 수 있다.
첨부된 도면을 참조하여 본 발명의 실시예에 따른 SOI 기판의 제조 방법을 설명한다.
최근 MEMS분야에서는 미세기능성구조물을 만들기 위해 2.6㎛정도의 두꺼운 SiO2절연후막을 가진 SOI기판을 요구하고 있다.
직경 10㎝의 p-타입 (100) 실리콘기판위에 열산화막을 형성시키기 위하여 산소(O2)를 불어넣어 주면서 드라이(dry) O2방법으로 1200℃에서 두께 1.3㎛의 열산화막을 튜브로를 이용한다. 실리콘 기판 전면에 성막된 열산화막의 두께는 일립소미터(Ellipsometer)를 이용하여 측정한다.
클래스 100의 고청정실에서 상기 성막된 SiO2/Si(100)기판은 초순수를 이용하여 세척하고 스핀건조기로 건조한다. 건조 후 즉시 30분내에 실온에서 미리 준비된 SiO2/Si(100)기판과 함께 SiO2상부층을 서로 마주보게 하여 접촉시킨다. 이때 접촉된 기판의 계면은 계면의 수소결합으로 계속 접합상태를 유지하였다.
선형가열장비(FLA : Fast Linear Annealing)를 이용하여 상기의 초기접합된 기판쌍을 열처리한다. 본 발명에 사용된 선형가열장비는 할로겐램프의 선형열원을 반사경으로 시편 표면에 집속하고 특정속도로 표면부를 주사하여 열처리하도록 설계되었다. 도 1에 본 발명에서 사용된 FLA 장비를 도식적으로 나타내었다. FLA 장비는 반타원형으로 된 길이 200㎜ 반사경과 그 내부의 초점에 할로겐 램프가 위치하고, 반사경 전체는 일정속도로 램프길이의 수직 방향으로 이동할 수 있도록 구동장치에 연결되었다. 반타원형의 재료는 SUS304를 채용하고 반타원의 장축길이 50㎜, 단축길이는 43.3㎜가 되도록 설계되었다. 반사경 내부에는 수냉식 냉각수로를 이용하여 가열도중 과열을 방지하였다. 할로겐 램프는 대기중에서도 가열이 가능하고 시편에 오염을 일으키지 않으며 투명한 석영(quartz) 챔버를 이용하면 분위기 및 진공환경에서도 같은 표면처리를 수행할 수 있는 잇점이 있다. 도 1에서와 같이 제 1초점의 할로겐 램프에서 발생한 빛은 반타원형의 반사면에서 반사되어 타원의 제 2초점에 놓인 기판에 집속되도록 하였다. FLA에 사용된 램프의 용량은 2kW이고 220V의 입력전원에 연결되어 작동한다.
선형가열은 대기중에서 실시한다. 상기의 초기접합된 기판쌍의 한쪽 끝에 상부의 반사경에서 반사되어 기판에 집속된 빛에 의한 선형의 고온대를 형성하여, 할로겐 램프의 입열량을 790W로 고정시키고 고온대의 온도가 정상상태에 도달하면 열원을 0.1㎜/sec의 일정속도로 이동시켜 기판전역을 지나 기판 끝까지 도달할 수 있도록 한다. 기판 끝에 열원이 도달하면 전원을 차단하고, 가열된 기판을 대기중에공냉시킨다. 열처리 과정 중 기판쌍의 하부에 R-타임의 열원쌍의 접점을 물리적으로 접촉시키고 최고온도를 측정한다.
본 발명에 의한 동일한 조건에서 제조된 6개의 기판쌍의 접합율을 측정하기 위해 비파괴방법인 IR 카메라법을 이용하였다. IR법은 적외선이 완전접합된 곳은 투과하고 접합이 이루어지지 않은 곳에서는 다시 반사되는 성질을 이용한 것이다. 이러한 IR 카메라의 해상도는 0.27㎜ 정도로 IR파장의 약 1/4에 해당된다. 기판의 접합계면의 비접합 영역은 다수의 동심원으로 구성된 프린지(fringe)를 나타낸다. 이러한 프린지를 이용하여 접합부와 명암도가 다른 어두운 부분의 비접합부를 확인할 수 있게 된다. 전체기판을 촬영한 IR 이미지를 Image ProTM 소프트웨어를 이용하여 정확하게 접합률을 확인하였다.
상기의 6개의 기판쌍을 IR 카메라로 분석한 결과를 도 3에 나타내었다. 시편 (a)의 경우 가장자리 부분의 결함을 제외하고 전반적으로 균일한 명암을 보여 (a)-(f)의 6개의 시편 모두 높은 접합율을 보임을 알 수 있으며, 특히 시편 (f)의 경우에는 내부결함 없이 완벽한 접합이 실시되었음을 알 수 있다. 전기로를 이용하여 열처리한 시편(g)의 기판쌍은 상하단부에 큰 비접합면을 나타내는데 이 비접합면은 접합면의 접합강도를 현저히 저하시킬수 있다.
본 발명에 의한 6개의 기판쌍의 접합율을 Image ProTM소프트웨어를 이용하여 계산한 결과를 도 4에 나타내었다. 도 4의 결과로 부터 6개의 기판쌍의 접합율이 모두 99% 이상임을 알 수 있다. 반면 전기로를 이용하여 열처리한 시편(g)의 기판쌍은 약 70%의 접합율을 나타내는데 100℃이하의 저온열처리의 경우 2시간정도의 단시간 공정으로는 내부기포의 제거 및 비접합부의 개선이 매우 불리하다.
본 발명에 의한 6개의 기판쌍의 접합강도를 측정하기 위해 면도날 크랙 오픈(Razor Blade Crack opening)법을 이용하였다. 이 방법은 W. P. Maszara 등에 의해 실리콘 기판에 처음으로 적용된 방법으로 실리콘 기판쌍에 면도날을 삽입하여 생성된 균열의 길이로부터 기판의 표면에너지를 산출하는 방법이다. 도 2와 같이 면도칼을 기판쌍의 가장자리부의 접합계면에 삽입하고 이때 생기는 크랙의 길이를 IR 카메라로 확인한 후 수학식 1의 식에서 계면에너지를 산출하였다.
이 때 E는 기판쌍의 Young's modulus, tw는 기판의 두께, tb는 면도칼 두께의 반, L은 균열의 길이, W는 면도날의 폭이다.
6개 기판쌍의 접합강도를 크랙오픈법으로 측정한 결과를 도 5에 나타내었다. 6개의 시편 모두 2200mJ/m2이상의 높은 접합강도를 보였으며 크랙오픈법이 간접적인 방법으로 약 20% 이상의 측정오차를 갖는다고 가정하더라도 1980mJ/m2이상의 높은 접합강도를 나타냄을 알 수 있다. 이러한 접합강도는 R. Stengl 등이 실리콘 산화막이 이상적인 석영(quartz) 구조라고 가정하고 석영의 표면에너지는 980mJ/m2이라 하면 최대접합강도는 이론적으로 980×2=1960mJ/m2이 된다고 보고한 바와 같이 이론 강도에 근접한 수준의 접합강도이다. 한편 전기로를 이용하여 열처리한 기판의 강도는 1843mJ/m2 으로 선형가열법에 비해 16% 이상 감소하였다.
임의의 실리콘 기판에 목적하는 두께의 절연막을 형성시키고 절연막-실리콘 한쪽 계면을 이용하여 접합된 실리콘-절연막/실리콘의 구조를 갖는 종래의 직접접합 SOI 기판(Si(100)|SiO2∥Si(100))의 접합 강도가 1500mJ/m2임을 고려해 볼 때 본 발명에 의한 SOI 기판(Si(100)|SiO2∥Si(100))의 접합 강도는 134% 정도 증가한 것으로써 종래의 실리콘-절연막(Si/SiO2)보다 절연막-절연막(SiO2/SiO2) 직접접합을 이용하는 것이 강도면에서 유리하다는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명은 종래의 실리콘-절연막의 이종접합과 비교하여 접합율과 접합강도를 향상시켰으며, 기존의 실리콘 기판을 변형시키지 않고 기판을 제조할 수 있을 뿐만 아니라 갈륨비소 SOI기판 및 절연막질이 다른 막질에 대해서도 응용할 수 있다.

Claims (3)

  1. SOI기판의 제조방법에 있어서,
    제1 및 제2 실리콘기판의 경면 전면에 절연막을 형성시키는 단계와,
    상기의 제1 및 제2 실리콘기판을 고청정 환경에서 세정한 후 제1 실리콘 기판상의 절연막과 제2 실리콘 기판상의 절연막을 맞대어 물리적으로 가접시키는 단계와,
    상기의 가접된 기판쌍을 열처리하는 단계를 포함하며,
    상기 열처리 단계는,
    접합계면의 기포를 효율적으로 제거할 수 있고 표면온도를 500℃ 이하로 유지시킬 수 있는 선형열처리기를 사용하고 있으며, 또한, 상기 선형열처리기는 할로겐램프의 선형열원을 반사경으로 시편 표면에 집속하고 특정속도로 표면부를 주사하여 열처리하는 방법을 이용하는 것을 특징으로 하는 SOI기판의 제조방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01136328A (ja) * 1987-11-20 1989-05-29 Sony Corp 半導体基板の製造方法
JPH04738A (ja) * 1989-09-14 1992-01-06 Fujitsu Ltd 半導体装置の製造方法
KR920003421A (ko) * 1990-07-31 1992-02-29 김광호 Soi웨이퍼의 제조방법
JPH05160089A (ja) * 1991-12-11 1993-06-25 Fujitsu Ltd 半導体基板の製造方法
KR20000038562A (ko) * 1998-12-08 2000-07-05 정해도 접합 에스오우아이 웨이퍼 제조방법
KR20010108991A (ko) * 2000-06-01 2001-12-08 박종섭 에스오아이 웨이퍼 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01136328A (ja) * 1987-11-20 1989-05-29 Sony Corp 半導体基板の製造方法
JPH04738A (ja) * 1989-09-14 1992-01-06 Fujitsu Ltd 半導体装置の製造方法
KR920003421A (ko) * 1990-07-31 1992-02-29 김광호 Soi웨이퍼의 제조방법
JPH05160089A (ja) * 1991-12-11 1993-06-25 Fujitsu Ltd 半導体基板の製造方法
KR20000038562A (ko) * 1998-12-08 2000-07-05 정해도 접합 에스오우아이 웨이퍼 제조방법
KR20010108991A (ko) * 2000-06-01 2001-12-08 박종섭 에스오아이 웨이퍼 제조방법

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