JPH04738A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04738A JPH04738A JP2245041A JP24504190A JPH04738A JP H04738 A JPH04738 A JP H04738A JP 2245041 A JP2245041 A JP 2245041A JP 24504190 A JP24504190 A JP 24504190A JP H04738 A JPH04738 A JP H04738A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
本発明はＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ
１ｎｓｕｌａｔｏｒ）基板の上に設けられた半導体デバ
イスに関し、特に張り合わせＳＯＩ基板上に設けられた
トレンチを有する半導体デバイスに関し。
１ｎｓｕｌａｔｏｒ）基板の上に設けられた半導体デバ
イスに関し、特に張り合わせＳＯＩ基板上に設けられた
トレンチを有する半導体デバイスに関し。
ＳＤＩ素子の高速化及び高密度化を一つの目的とし、
ＳＯＩ素子及び製造方法の高信頼化を他の目的とし。
ＳＯＩ素子及び製造方法の高信頼化を他の目的とし。
絶縁層の上の半導体層に形成された能動素子を有する半
導体装置において、第一の半導体層と。
導体装置において、第一の半導体層と。
、該第一の半導体層の上に形成された第一の絶縁層と、
、該第一の絶縁層上で張り合わせられた第二の絶縁層と
、該第二の絶縁層の上の第二の半導体層と、底が該第二
の半導体層と該第二の絶縁層を過つ、、該第一の絶縁層
の中に達している該第二の半導体層に形成されたトレン
チと、該トレンチを埋める部材とより構成する。
、該第一の絶縁層上で張り合わせられた第二の絶縁層と
、該第二の絶縁層の上の第二の半導体層と、底が該第二
の半導体層と該第二の絶縁層を過つ、、該第一の絶縁層
の中に達している該第二の半導体層に形成されたトレン
チと、該トレンチを埋める部材とより構成する。
半導体装置、特にＭＯＳ Ｉ−ランジスタの高速化には
、これに寄生する寄生容量９例えば拡散層や金属配線と
シリコン基板との間のキャパシタンス等を小さくするこ
とが一つの有効な方法である。このための方法として、
所謂ＳＯＩ構造を有する基板（以下単にＳＤＩ基板と呼
ぶ）を用いる。即ち、全体を支持する基板（これを支持
基板と呼ぶ）上に設けられた絶縁体層を介し、デバイス
か構成される基板（これを素子基板と呼ぶ）か形成され
るならば、より完全な素子分離構造が実現され、寄生容
量を小さくすることができる。ＳＯＩ基板に対しては、
二つのシリコン基板を張り合わせた。張り合わせ基板と
呼ばれるものかコストの面においても叉従来の製造工程
との整合性の面においても。
、これに寄生する寄生容量９例えば拡散層や金属配線と
シリコン基板との間のキャパシタンス等を小さくするこ
とが一つの有効な方法である。このための方法として、
所謂ＳＯＩ構造を有する基板（以下単にＳＤＩ基板と呼
ぶ）を用いる。即ち、全体を支持する基板（これを支持
基板と呼ぶ）上に設けられた絶縁体層を介し、デバイス
か構成される基板（これを素子基板と呼ぶ）か形成され
るならば、より完全な素子分離構造が実現され、寄生容
量を小さくすることができる。ＳＯＩ基板に対しては、
二つのシリコン基板を張り合わせた。張り合わせ基板と
呼ばれるものかコストの面においても叉従来の製造工程
との整合性の面においても。
その有利性が近年量も注目されている。
叉、デバイスの微細化の要求によりＬＳＩ（ｌａｒｇｅ
ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）
の中における個々のトランジスタ寸法は小さくなるが、
これに伴ってトランジスタ間領域の寸法も小さくしなけ
ればならない。例えば、 ＭＯＳ−ＬＳＩにおいて、ト
ランジスタ間の表面に素子分離領域として、厚いフィー
ルド酸化膜が設けられている構造の場合、トランジスタ
間領域の寸法か小さくなるとトランジスタ間のパンチス
ルーが問題になる。このバンチスルーをおこり難くする
ためには、トランジスタ間のシリコン層の表面濃度を大
きくすればよいのであるが、シリコン層の表面濃度を大
きくすれば接合容量が大きくなり、これは高速動作の障
害となる。
ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）
の中における個々のトランジスタ寸法は小さくなるが、
これに伴ってトランジスタ間領域の寸法も小さくしなけ
ればならない。例えば、 ＭＯＳ−ＬＳＩにおいて、ト
ランジスタ間の表面に素子分離領域として、厚いフィー
ルド酸化膜が設けられている構造の場合、トランジスタ
間領域の寸法か小さくなるとトランジスタ間のパンチス
ルーが問題になる。このバンチスルーをおこり難くする
ためには、トランジスタ間のシリコン層の表面濃度を大
きくすればよいのであるが、シリコン層の表面濃度を大
きくすれば接合容量が大きくなり、これは高速動作の障
害となる。
この問題を解決する一つの方法として、トレンチアイソ
レーション構造を有するデバイスか提案されている。
レーション構造を有するデバイスか提案されている。
このように、張り合わせＳＯＩ基板上にトレンチアイソ
レーション構造を有するデバイスかＬＳＩの高速化に対
して有力なデバイスと見做されている。
レーション構造を有するデバイスかＬＳＩの高速化に対
して有力なデバイスと見做されている。
最初に、従来の張り合わせＳＯＩ基板上に形成されたト
レンチアイソレーション構造について説明する。
レンチアイソレーション構造について説明する。
第９図は一つのシリコン基板である支持基板３１と他の
シリコン基板である素子基板３３を張り合わせこれにト
レンチを有する素子を形成した図である。
シリコン基板である素子基板３３を張り合わせこれにト
レンチを有する素子を形成した図である。
支持基板３１の一面に熱酸化により酸化Ｓｉ絶縁膜３２
ａを叉素子基板３３の一面にも熱酸化により酸化Ｓｉ絶
縁膜３２ｂを形成し、絶縁膜３２ａと絶縁膜３２ｂを接
触させた後、約１２００’Ｃにおいて２時間のアニーリ
ングを行なうことにより絶縁膜３２ａと絶縁膜３２ｂが
、絶縁膜３２ａと絶縁膜３２ｂの界面即ち接着面３４に
おいて接着される。
ａを叉素子基板３３の一面にも熱酸化により酸化Ｓｉ絶
縁膜３２ｂを形成し、絶縁膜３２ａと絶縁膜３２ｂを接
触させた後、約１２００’Ｃにおいて２時間のアニーリ
ングを行なうことにより絶縁膜３２ａと絶縁膜３２ｂが
、絶縁膜３２ａと絶縁膜３２ｂの界面即ち接着面３４に
おいて接着される。
トレンチ３５はシリコンをエツチングして素子基板３３
に形成され、トレンチ３５の底は通常絶縁膜３２ｂとデ
バイス基板３３の界面上に在る。トレンチ３５の中には
Ｓｉ窒化物等より成る絶縁膜３６及びチャージか蓄えら
れないように設けられる導電体膜３７か形成されている
。この様にしてトレンチアイソレーション構造か形成さ
れている。
に形成され、トレンチ３５の底は通常絶縁膜３２ｂとデ
バイス基板３３の界面上に在る。トレンチ３５の中には
Ｓｉ窒化物等より成る絶縁膜３６及びチャージか蓄えら
れないように設けられる導電体膜３７か形成されている
。この様にしてトレンチアイソレーション構造か形成さ
れている。
この様なトレンチアイソレーション構造とＳＯ［基板構
造を併用することにより、 ＭＯＳ ）ランジスタ等の
素子は相互に完全に分離される。
造を併用することにより、 ＭＯＳ ）ランジスタ等の
素子は相互に完全に分離される。
張り合わせＳＯＩ基板上に形成されたこの様なトレンチ
アイソレーション構造に関しては１例えば。
アイソレーション構造に関しては１例えば。
特開平１− ＩＱ６４６６ ： “半導体装置の製造方
法”後藤 広志、昭６２（１９８７）１０月１９日（出
願）に開示されている。
法”後藤 広志、昭６２（１９８７）１０月１９日（出
願）に開示されている。
しかしながらこのような構造において、トレンチ３５に
埋め込まれた導電体膜３７を構成しているポリＳ１の熱
膨張係数は、素子基板３３を構成している単結晶Ｓｉの
熱膨張係数より大きいために、素子製造プロセス等にお
いて温度が上昇すると、第１Ｏ図の矢印Ｙ１で示される
ようなストレスか素子基板３３側に生じる。その結果、
素子基板３３には結晶欠陥か生じ易＜、ｐ−ｎ接合のリ
ーク電流か増加するようなことかおこる。
埋め込まれた導電体膜３７を構成しているポリＳ１の熱
膨張係数は、素子基板３３を構成している単結晶Ｓｉの
熱膨張係数より大きいために、素子製造プロセス等にお
いて温度が上昇すると、第１Ｏ図の矢印Ｙ１で示される
ようなストレスか素子基板３３側に生じる。その結果、
素子基板３３には結晶欠陥か生じ易＜、ｐ−ｎ接合のリ
ーク電流か増加するようなことかおこる。
他方、このような構造においては、動作状態の場合、素
子が形成される素子基板３３と１通常接地されてアース
電位にして使用される導電体膜３７の間に電位差が生じ
る。第１０図に示されるような素子の場合、素子基板３
３と導電体膜３７の間の距離が等しい所では素子基板３
３と導電体膜３７の表面は等電位面となり、電界は均一
になるが、素子基板３３と導電体膜３７の距離が変化す
るコーナ部てはＸｌで示されるような電界集中か生じ、
そのため絶縁耐圧が劣化し易く、デバイスの信頼性が低
下するという問題かあった。
子が形成される素子基板３３と１通常接地されてアース
電位にして使用される導電体膜３７の間に電位差が生じ
る。第１０図に示されるような素子の場合、素子基板３
３と導電体膜３７の間の距離が等しい所では素子基板３
３と導電体膜３７の表面は等電位面となり、電界は均一
になるが、素子基板３３と導電体膜３７の距離が変化す
るコーナ部てはＸｌで示されるような電界集中か生じ、
そのため絶縁耐圧が劣化し易く、デバイスの信頼性が低
下するという問題かあった。
更に、上記の素子製造工程において、トレンチ３５が接
着面３４を横切って形成されている場合、トレンチ洗浄
用の弗酸系溶液によりトレンチ表面を洗浄する際に、接
着されている絶縁膜３２ａと絶縁膜３２ｂか接着面３４
において剥離し易いという問題かあった。
着面３４を横切って形成されている場合、トレンチ洗浄
用の弗酸系溶液によりトレンチ表面を洗浄する際に、接
着されている絶縁膜３２ａと絶縁膜３２ｂか接着面３４
において剥離し易いという問題かあった。
上述のような情況から、張り合わせか剥離するようなこ
とか無く、トレンチアイソレーション構造を存し且つ信
頼性のあるＳＯＩ素子及びその製造方法の開発が熱望さ
れていた。
とか無く、トレンチアイソレーション構造を存し且つ信
頼性のあるＳＯＩ素子及びその製造方法の開発が熱望さ
れていた。
そこで本発明は、 ｓｏｒ素子の高速化及び高密度化を
一つの目的とし、 ｓｏｒ素子及び製造方法の高信頼化
を他の目的としている。
一つの目的とし、 ｓｏｒ素子及び製造方法の高信頼化
を他の目的としている。
〔課題を解決するための手段〕
これらの課題は、絶縁層の上の半導体層に形成された能
動素子を有する半導体装置において、第一の半導体層と
、、該第一の半導体層の上に形成された第一の絶縁層と
、、該第一の絶縁層上で張り合わせられた第二の絶縁層
と、該第二の絶縁層の上の第二の半導体層と、底が該第
二の半導体層と該第二の絶縁層を過り、、該第一の絶縁
層の中に達している該第二の半導体層に形成されたトレ
ンチと。
動素子を有する半導体装置において、第一の半導体層と
、、該第一の半導体層の上に形成された第一の絶縁層と
、、該第一の絶縁層上で張り合わせられた第二の絶縁層
と、該第二の絶縁層の上の第二の半導体層と、底が該第
二の半導体層と該第二の絶縁層を過り、、該第一の絶縁
層の中に達している該第二の半導体層に形成されたトレ
ンチと。
該トレンチを埋める部材とより構成されることを特徴と
する半導体装置によって解決される。
する半導体装置によって解決される。
発明者の実験の結果によれば、張り合わせＳＯＩ基板の
支持基板と素子基板に形成されたＳｉ酸化膜の厚さの中
、少なくともその一方か１．０μｍ以上の場合、接着強
度は１．５ ｔ／ｃｍ２以上となることが分力った。こ
れはＬＳＩ等製造プロセスにおいて充分耐え得る値であ
る。
支持基板と素子基板に形成されたＳｉ酸化膜の厚さの中
、少なくともその一方か１．０μｍ以上の場合、接着強
度は１．５ ｔ／ｃｍ２以上となることが分力った。こ
れはＬＳＩ等製造プロセスにおいて充分耐え得る値であ
る。
このような張り合わせＳｏｌ基板を使用し、トレンチを
素子基板からＳｉ酸化膜の接着面を過って支持基板側の
Ｓｉ酸化膜に達する迄形成すると、導電体膜は少なくと
も素子基板とその８１酸化膜の界面に相当する位置迄形
成することができる。
素子基板からＳｉ酸化膜の接着面を過って支持基板側の
Ｓｉ酸化膜に達する迄形成すると、導電体膜は少なくと
も素子基板とその８１酸化膜の界面に相当する位置迄形
成することができる。
それ故、トレンチ内に形成されたポリＳｉ膜と素子基板
のＳｉとの膨張係数の相違に基づくストレスの一部がＳ
ｉ酸化膜の接着面を含むＳｉ酸化層へ緩和されるので、
従来と較べてストレスが効果的に解放される。その結果
、素子基板に生じる結晶欠陥か減少し、素子のリーク電
流か減少し、素子特性の信頼性か向上する。
のＳｉとの膨張係数の相違に基づくストレスの一部がＳ
ｉ酸化膜の接着面を含むＳｉ酸化層へ緩和されるので、
従来と較べてストレスが効果的に解放される。その結果
、素子基板に生じる結晶欠陥か減少し、素子のリーク電
流か減少し、素子特性の信頼性か向上する。
叉、トレンチの底がＳｉ酸化膜の接着面を過って支持基
板側のＳｉ酸化膜中に在るから、従来はトレンチ形成後
の表面クリーニング時に接着面か剥離していたか９本発
明では１．５ｔ／ｃｍ２以上の接着強度を有しているの
で接着面が剥離するようなことは無い。
板側のＳｉ酸化膜中に在るから、従来はトレンチ形成後
の表面クリーニング時に接着面か剥離していたか９本発
明では１．５ｔ／ｃｍ２以上の接着強度を有しているの
で接着面が剥離するようなことは無い。
又、この場合導電体膜と素子基板間の距離は一定にする
ことができ、導電体膜と素子基板間の電界は均一になる
。即ち、従来のように導電体膜と素子基板間の距離の変
化が生じて、そのために電界集中の生じるようなコーナ
は形成されない。その結果、トレンチ内の絶縁耐圧は向
上し、素子特性の信頼性も向上する。
ことができ、導電体膜と素子基板間の電界は均一になる
。即ち、従来のように導電体膜と素子基板間の距離の変
化が生じて、そのために電界集中の生じるようなコーナ
は形成されない。その結果、トレンチ内の絶縁耐圧は向
上し、素子特性の信頼性も向上する。
以下に９本発明に関する三つの実施例について第１図乃
至第８図を参照しながら説明する。
至第８図を参照しながら説明する。
第一の実施例
第１図、第２図、第３図は第一の実施例を説明する図で
ある。第１図はトレンチアイソレーション構造を有する
半導体デバイスの模式断面図である。本図において、１
はＳｉ等よりなる支持基板。
ある。第１図はトレンチアイソレーション構造を有する
半導体デバイスの模式断面図である。本図において、１
はＳｉ等よりなる支持基板。
２ａ、 ２ｂは５ｉｎ２膜等の絶縁膜 ３はＳｉ等より
なる素子基板、４は絶縁膜２ａと絶縁膜２ｂの界面にあ
る張り合わせ接着による接着面、５は素子基板３から絶
縁膜２ａと絶縁膜２ｂに達する迄形成されたトレンチ、
６は例えばＳｉＯ２又はＳｉ３Ｎ４から成り主に素子基
板３の間を絶縁するための絶縁膜、７はポリＳｉ等より
成り、電極となりうる導電体膜である。
なる素子基板、４は絶縁膜２ａと絶縁膜２ｂの界面にあ
る張り合わせ接着による接着面、５は素子基板３から絶
縁膜２ａと絶縁膜２ｂに達する迄形成されたトレンチ、
６は例えばＳｉＯ２又はＳｉ３Ｎ４から成り主に素子基
板３の間を絶縁するための絶縁膜、７はポリＳｉ等より
成り、電極となりうる導電体膜である。
次にこの製造方法について説明する。
第２図（ａ）〜第２図（Ｃ）は製造プロセスのステップ
を示す模式断面図である。第２図（ａ）に示されるよう
に例えば厚さが６００μｍの支持基板１の片面上に熱酸
化法により例えば厚さが０．５μｍのＳｉＯ□絶縁膜２
ａが形成され、他方、厚さが６００μｍの素子基板３の
片面上にも熱酸化法により厚さか１．０μｍのＳｉＯ２
絶縁膜２ｂが、それぞれ形成される。
を示す模式断面図である。第２図（ａ）に示されるよう
に例えば厚さが６００μｍの支持基板１の片面上に熱酸
化法により例えば厚さが０．５μｍのＳｉＯ□絶縁膜２
ａが形成され、他方、厚さが６００μｍの素子基板３の
片面上にも熱酸化法により厚さか１．０μｍのＳｉＯ２
絶縁膜２ｂが、それぞれ形成される。
次に、第２図（ｂ）に示されるように支持基板１に形成
された５１０２絶縁膜２ａと素子基板３に形成されたＳ
ｉＯ□絶縁膜２ｂとを接触させ約１２００°Ｃて２時間
アニーリングする。このアニーリングによりＳｉＯ□絶
縁膜２ａ及び２ｂは接着面４において接着する。その後
、素子基板３は厚さが約１μｍになるまで研磨される。
された５１０２絶縁膜２ａと素子基板３に形成されたＳ
ｉＯ□絶縁膜２ｂとを接触させ約１２００°Ｃて２時間
アニーリングする。このアニーリングによりＳｉＯ□絶
縁膜２ａ及び２ｂは接着面４において接着する。その後
、素子基板３は厚さが約１μｍになるまで研磨される。
次に、第２図（Ｃ）に示されるように９例えばプラズマ
反応性イオンエツチング（ＲＩＥ）により、素子基板３
及びＳｉＯ□絶縁膜２ａ及び２ｂを選択的にエツチング
して素子基板３からＳｉ酸化膜の接着面４を過ってＳｉ
Ｏ□絶縁膜２ａに達するトレンチ５が形成される。ここ
でトレンチ５の幅は１μｍで深さは１゜７μｍである。
反応性イオンエツチング（ＲＩＥ）により、素子基板３
及びＳｉＯ□絶縁膜２ａ及び２ｂを選択的にエツチング
して素子基板３からＳｉ酸化膜の接着面４を過ってＳｉ
Ｏ□絶縁膜２ａに達するトレンチ５が形成される。ここ
でトレンチ５の幅は１μｍで深さは１゜７μｍである。
ＳＯＩ基板の酸化膜中までトレンチが形成されている例
は、 Ｋ、 Ｕｅｎｏ、 Ｙ、 Ａｒｉｍｏｔｏ、 Ｎ
、 ０ｄａｎｉ、 Ｍ。
は、 Ｋ、 Ｕｅｎｏ、 Ｙ、 Ａｒｉｍｏｔｏ、 Ｎ
、 ０ｄａｎｉ、 Ｍ。
０ｚｅｋｉ ａｎｄ Ｋ、 Ｉｍａｏｋａ： ”Ａ Ｆ
ＵＬＬＹ ＦＵＮＣＴＩＯＮＡＬ ＩＫＥＣＬ ＲＡＭ
ＯＮＡ ＢＯＮＤＥＤ ＳＯＩ ＷＡＦＥＲ”、 Ｉ
ＥＤＭ ８８８７０−８７１に開示されているが、これ
は素子基板のシリコンをエツチングした際に酸化膜の一
部か偶然にエツチングされたもので９本発明のように接
着面まで積極的にエツチングされるものではない。
ＵＬＬＹ ＦＵＮＣＴＩＯＮＡＬ ＩＫＥＣＬ ＲＡＭ
ＯＮＡ ＢＯＮＤＥＤ ＳＯＩ ＷＡＦＥＲ”、 Ｉ
ＥＤＭ ８８８７０−８７１に開示されているが、これ
は素子基板のシリコンをエツチングした際に酸化膜の一
部か偶然にエツチングされたもので９本発明のように接
着面まで積極的にエツチングされるものではない。
上記プラズマＲＩＥ処理によってトレンチ５内表面に生
じるダメージとエツチング中に生じる二酸化シリコン（
ＳｉＯ□）等のエツチング残渣とを除去するためにクリ
ーニングか行なわれる。その後、トレンチ５内に、化学
気相成長（ＣＶＤ）法によるＳｉＯ□絶縁膜６及びＣＶ
ＤポリＳｉ導電体膜７か形成されて第１図に示されるよ
うなトレンチアイソレーション構造が完成される。
じるダメージとエツチング中に生じる二酸化シリコン（
ＳｉＯ□）等のエツチング残渣とを除去するためにクリ
ーニングか行なわれる。その後、トレンチ５内に、化学
気相成長（ＣＶＤ）法によるＳｉＯ□絶縁膜６及びＣＶ
ＤポリＳｉ導電体膜７か形成されて第１図に示されるよ
うなトレンチアイソレーション構造が完成される。
第一の実施例のように、導電体膜７と素子基板３の熱膨
張係数の差に基づくストレスの一部は。
張係数の差に基づくストレスの一部は。
第３図において矢印Ｙ２によって示されるように。
５ｉ０２絶縁膜２ａ、 ２ｂ側に分散する結果、ストレ
スは緩和される。 尚、導電体膜７か５ｉ０２絶縁膜２
ａと素子基板３の界面に相当する位置よりも２ａ側に埋
め込んで形成される場合（第３図に図示されていない）
には、ストレスは更に緩和される。
スは緩和される。 尚、導電体膜７か５ｉ０２絶縁膜２
ａと素子基板３の界面に相当する位置よりも２ａ側に埋
め込んで形成される場合（第３図に図示されていない）
には、ストレスは更に緩和される。
叉、トレンチがＳｉＯ□絶縁膜２ａに達するように埋め
込んで形成される場合、第３図に示されるように、導電
体膜７と素子基板５の間の電界は矢印ｘ２で示される様
な均一な電界となり、コーナ部分に集中することはない
。
込んで形成される場合、第３図に示されるように、導電
体膜７と素子基板５の間の電界は矢印ｘ２で示される様
な均一な電界となり、コーナ部分に集中することはない
。
前記されたトレンチ５形成後、弗酸溶液によって行なわ
れるトレンチ表面のクリーニング処理の際に、支持基板
１と素子基板３が剥離することかある。
れるトレンチ表面のクリーニング処理の際に、支持基板
１と素子基板３が剥離することかある。
第４図は支持基板工と素子基板３かそれぞれＳｉＯ□絶
縁膜２ａ、 ２ｂを介して接着されるプロセスのアニー
リング温度によって、その接着強度がどのように変わる
かを三種類の試料に対して示したグラフである。アニー
リングの時間は何れも２時間である。
縁膜２ａ、 ２ｂを介して接着されるプロセスのアニー
リング温度によって、その接着強度がどのように変わる
かを三種類の試料に対して示したグラフである。アニー
リングの時間は何れも２時間である。
図中、白丸で表される試料は、 ＳｉＯ□絶縁膜２ａ。
２ｂか何れも５００ｎｍの厚さを有するもので、又黒丸
で表される試料は何れもＳｉＯ□絶縁膜を持たない試料
である。このような試料は１１００°Ｃ以下のアニーン
グ温度では、張り合わせによって接着することが出来な
い。１１００°Ｃ以上のアニーリングにおいては、白丸
で表される試料は実線で示される範囲Ｙの、黒丸で表さ
れる試料は点線で示される範囲Ｚの、それぞれ接着強度
を持つ。アニーリング温度か約１２００°Ｃの場合、接
着強度は、 ２００−６００Ｋｇ／ｃｍ２である。叉図
中、二重丸で表される試料は、Ｓ１０□絶縁膜２ａ、
２ｂの厚さの中、一方が５００ ｎｍて他方が零、即ち
一方のみにＳｉＯ□絶縁膜が形成されている場合である
。この場合、アニーリング温度か１０００°Ｃ以上であ
れば、接着強度は一点鎖線で示される範囲Ｘの値で、約
６００−８００Ｋｇ／ｃｍ２である。第４図において、
ＳｉＯ□絶縁膜とＳｉＯ□絶縁膜との接着は。
で表される試料は何れもＳｉＯ□絶縁膜を持たない試料
である。このような試料は１１００°Ｃ以下のアニーン
グ温度では、張り合わせによって接着することが出来な
い。１１００°Ｃ以上のアニーリングにおいては、白丸
で表される試料は実線で示される範囲Ｙの、黒丸で表さ
れる試料は点線で示される範囲Ｚの、それぞれ接着強度
を持つ。アニーリング温度か約１２００°Ｃの場合、接
着強度は、 ２００−６００Ｋｇ／ｃｍ２である。叉図
中、二重丸で表される試料は、Ｓ１０□絶縁膜２ａ、
２ｂの厚さの中、一方が５００ ｎｍて他方が零、即ち
一方のみにＳｉＯ□絶縁膜が形成されている場合である
。この場合、アニーリング温度か１０００°Ｃ以上であ
れば、接着強度は一点鎖線で示される範囲Ｘの値で、約
６００−８００Ｋｇ／ｃｍ２である。第４図において、
ＳｉＯ□絶縁膜とＳｉＯ□絶縁膜との接着は。
ＳｉＯ□絶縁膜と裸の５ｉ（ｂａｒｅ Ｓｉ）との接着
に較べて接着度が小さいことが示されている。
に較べて接着度が小さいことが示されている。
第５図は一方の基板のＳｉＯ□絶縁膜厚を０．１５μｍ
に固定して、他方の基板のＳｉＯ□絶縁膜の厚さを変化
させた場合、接着強度か如何に変化するかを測定したグ
ラフである。この図かられかるように一方の基板のＳｉ
Ｏ□絶縁膜厚が０．１５μｍ、他方の基板のＳｉＯ□絶
縁膜厚が１μｍ以上の二つの基板を張り合わせた白丸で
表される二つの試料の接着力は２２００Ｋｇ／ｃ＋ｎ”
程度である。叉、一方の基板のＳｉＯ□絶縁膜厚が１μ
ｍより小さくとも、他方の基板のＳｉＯ２絶縁膜厚か零
、即ち裸のＳｉ基板である白丸で表される一つの試料の
接着力は、同様に２２００Ｋｇ／ｃｍ２程度である。一
方、黒丸で表される試料のように９両方の基板のＳｉＯ
□絶縁膜の厚の和が１μｍより小さい場合は、接着力は
１２００Ｋｇ／ｃｍ２程度である。
に固定して、他方の基板のＳｉＯ□絶縁膜の厚さを変化
させた場合、接着強度か如何に変化するかを測定したグ
ラフである。この図かられかるように一方の基板のＳｉ
Ｏ□絶縁膜厚が０．１５μｍ、他方の基板のＳｉＯ□絶
縁膜厚が１μｍ以上の二つの基板を張り合わせた白丸で
表される二つの試料の接着力は２２００Ｋｇ／ｃ＋ｎ”
程度である。叉、一方の基板のＳｉＯ□絶縁膜厚が１μ
ｍより小さくとも、他方の基板のＳｉＯ２絶縁膜厚か零
、即ち裸のＳｉ基板である白丸で表される一つの試料の
接着力は、同様に２２００Ｋｇ／ｃｍ２程度である。一
方、黒丸で表される試料のように９両方の基板のＳｉＯ
□絶縁膜の厚の和が１μｍより小さい場合は、接着力は
１２００Ｋｇ／ｃｍ２程度である。
従って１両基板かＳｉＯ２絶縁膜を持つ場合、少なくと
も一方の基板のＳｉＯ□絶縁膜厚か１μｍ以上であれば
充分な接着力が得られることかわかる。
も一方の基板のＳｉＯ□絶縁膜厚か１μｍ以上であれば
充分な接着力が得られることかわかる。
第６図は、 ＳｉＯ□絶縁膜２ａと２ｂの厚さか等しい
場合、接着強度がＳｉＯ□絶縁膜の厚さによってとのよ
うに変わるかを多くの試料に対して測定したグラフであ
る。接着時のアニーリング温度は１１００°Ｃで、窒素
ガス雰囲気において３０分アニーリングを行なう。５１
０２絶縁膜の厚さか大きくなると接着強度は増加し、
ＳｉＯ□絶縁膜２ａと２ｂの厚さかそれぞれ１．０μｍ
以上の場合接着強度は１．５ ｔｏｎ／ ｃｍ２以上と
なりＬＳＩプロセスに充分耐えることかできる。第６図
から、第５図のように一方の基板の５ｉ０２絶縁膜厚が
０６１５μｍに固定された場合のみならず９両基板のＳ
ｉＯ□絶縁膜２ａと２ｂの厚さか１μｍ以上の場合でも
充分大きい接着強度が得られることがわかる。
場合、接着強度がＳｉＯ□絶縁膜の厚さによってとのよ
うに変わるかを多くの試料に対して測定したグラフであ
る。接着時のアニーリング温度は１１００°Ｃで、窒素
ガス雰囲気において３０分アニーリングを行なう。５１
０２絶縁膜の厚さか大きくなると接着強度は増加し、
ＳｉＯ□絶縁膜２ａと２ｂの厚さかそれぞれ１．０μｍ
以上の場合接着強度は１．５ ｔｏｎ／ ｃｍ２以上と
なりＬＳＩプロセスに充分耐えることかできる。第６図
から、第５図のように一方の基板の５ｉ０２絶縁膜厚が
０６１５μｍに固定された場合のみならず９両基板のＳ
ｉＯ□絶縁膜２ａと２ｂの厚さか１μｍ以上の場合でも
充分大きい接着強度が得られることがわかる。
第二の実施例
第７図（ａ）〜第７図（Ｃ）は第一の実施例における第
１図の変形例を示す図である。
１図の変形例を示す図である。
第７図（ａ）はトレンチ５の側壁に形成された熱酸化Ｓ
ｉＯ□絶縁膜８と、トレンチ５内に充填されたＣＶＤポ
リＳｉ導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９とを含むトレンチアイソレーション構
造を示している。
ｉＯ□絶縁膜８と、トレンチ５内に充填されたＣＶＤポ
リＳｉ導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９とを含むトレンチアイソレーション構
造を示している。
第７図（ｂ）はトレンチ５の側壁に形成された熱酸化Ｓ
ｉＯ□絶縁膜８と、トレンチ５内に堆積されたＣＶＤポ
リＳｉ導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９と、熱酸化５ｉＯ７絶縁膜８とＣＶＤ
ポリＳｉ導電体膜７の間に形成されたＣＶＤ５ｌ：＋Ｎ
４絶縁膜１０を含むトレンチアイソレーション構造を示
している。
ｉＯ□絶縁膜８と、トレンチ５内に堆積されたＣＶＤポ
リＳｉ導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９と、熱酸化５ｉＯ７絶縁膜８とＣＶＤ
ポリＳｉ導電体膜７の間に形成されたＣＶＤ５ｌ：＋Ｎ
４絶縁膜１０を含むトレンチアイソレーション構造を示
している。
この構造は第７図（ａ）に示されるトレンチアイソレー
ション構造よりも複雑な構造であるか、絶縁性か優れて
いる。
ション構造よりも複雑な構造であるか、絶縁性か優れて
いる。
第７図（Ｃ）はトレンチ５の側壁に形成された熱酸化Ｓ
ｉＯ□絶縁膜８と、トレンチ５内に充填されたＣＶＤポ
リＳ１導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９と、熱酸化５１０２絶縁膜８とＣＶＤ
ポリＳｉ導電体膜７の間に形成されたＣＶＤ５１ａＮ４
絶縁膜１０と、熱酸化ＳｉＯ□絶縁膜８トＣｖＤＳｌｚ
Ｎ４絶縁膜ｌＯの間に形成されたＣＶＤ ＳｉＯ□絶縁
膜１１を含むトレンチアイソレーション構造を示してい
る。
ｉＯ□絶縁膜８と、トレンチ５内に充填されたＣＶＤポ
リＳ１導電体膜７と、トレンチ５上に形成された熱酸化
ＳｉＯ□絶縁膜９と、熱酸化５１０２絶縁膜８とＣＶＤ
ポリＳｉ導電体膜７の間に形成されたＣＶＤ５１ａＮ４
絶縁膜１０と、熱酸化ＳｉＯ□絶縁膜８トＣｖＤＳｌｚ
Ｎ４絶縁膜ｌＯの間に形成されたＣＶＤ ＳｉＯ□絶縁
膜１１を含むトレンチアイソレーション構造を示してい
る。
この構造は第７図（ｂ）に示されるトレンチアイソレー
ション構造よりも複雑な構造であるか、絶縁性が優れて
いる。
ション構造よりも複雑な構造であるか、絶縁性が優れて
いる。
第７図（ｃ） Ｇ：おけるＣＶＤ ５ｉＪ４絶縁膜１０
とＣＶＤ５ｉＯ□絶縁膜１１の形成の順序を反対にした
トレンチアイソレーション構造も容易に制作できる。
とＣＶＤ５ｉＯ□絶縁膜１１の形成の順序を反対にした
トレンチアイソレーション構造も容易に制作できる。
叉本実施例では、 ＳｉＯ□絶縁膜２ａと２ｂの両方か
存在する張り合わせ基板を使用しているが、 ＳｉＯ□
絶縁膜２ａと２ｂの中、いずれか一方が１μｍ以上の厚
さであれば、他方が零、即ちＳｉＯ□絶縁膜の無い張り
合わせ基板に対しても適用できる。またＳＩＭＯＸ Ｓ
Ｏ１基板０に対してても同様に適用できる。
存在する張り合わせ基板を使用しているが、 ＳｉＯ□
絶縁膜２ａと２ｂの中、いずれか一方が１μｍ以上の厚
さであれば、他方が零、即ちＳｉＯ□絶縁膜の無い張り
合わせ基板に対しても適用できる。またＳＩＭＯＸ Ｓ
Ｏ１基板０に対してても同様に適用できる。
１） ５ｏｒｉｎ Ｃｒ１ｓｔｏｌｏｖｅａｎｕ： ”
Ｅｌｅｃｔｒｉｃａｌ Ｅｖａｌｕａｔｉｏｎ ｏｆ
Ｓｉｍｏｘ Ｍａｔｅｒｉａｌ ａｎｄ Ｉｎｔｅｇ
ｒａｔｅｄ Ｄｅ〜′１ＣｅＳ″Ｍａｔｅｒｉａｌｓ
Ｒｅ５ｅｒｃｈ ５ｏｃｉｅｔｙ Ｓｙｍｌｐｏｓｉｕ
ｍ Ｐｄｒ。
Ｅｌｅｃｔｒｉｃａｌ Ｅｖａｌｕａｔｉｏｎ ｏｆ
Ｓｉｍｏｘ Ｍａｔｅｒｉａｌ ａｎｄ Ｉｎｔｅｇ
ｒａｔｅｄ Ｄｅ〜′１ＣｅＳ″Ｍａｔｅｒｉａｌｓ
Ｒｅ５ｅｒｃｈ ５ｏｃｉｅｔｙ Ｓｙｍｌｐｏｓｉｕ
ｍ Ｐｄｒ。
ｃｅｅｄｉｎｇｓ ｖｏｌ、 １０７． ｐ、３３５−
３４７．１９８８．に詳細な記載かある。
３４７．１９８８．に詳細な記載かある。
第三の実施例
本発明をトレンチキャパシタ構造に適用した例を第８図
（ａ）〜第８図（Ｃ）に示される。
（ａ）〜第８図（Ｃ）に示される。
第８図（ａ）は熱酸化ＳｉＯ□絶縁膜８と、キャパシタ
電極１２ａ、 １２ｂと、キャパシタの誘電体膜である
ＣＶＤ ５ｉｎ２絶縁膜１３ を含むトレンチキャパ
シタ構造を示している。
電極１２ａ、 １２ｂと、キャパシタの誘電体膜である
ＣＶＤ ５ｉｎ２絶縁膜１３ を含むトレンチキャパ
シタ構造を示している。
第８図（ｂ）は熱酸化ＳｉＯ□絶縁膜８と、キャノくシ
タ電極１２ａ、 １２ｂと、キャパシタの誘電体膜であ
るＣＶＤ ＳｉＯ□絶縁膜１３と、熱酸化ＳｉＯ□絶縁
膜８とキャパシタ電極１２ａの間に形成されたＣＶＤ
ＳｉＯ□絶縁膜１４を含むトレンチキャパシタ構造を示
している。
タ電極１２ａ、 １２ｂと、キャパシタの誘電体膜であ
るＣＶＤ ＳｉＯ□絶縁膜１３と、熱酸化ＳｉＯ□絶縁
膜８とキャパシタ電極１２ａの間に形成されたＣＶＤ
ＳｉＯ□絶縁膜１４を含むトレンチキャパシタ構造を示
している。
この構造は、第８図（ａ）よりも複雑な構造であるか、
絶縁性か優れている。
絶縁性か優れている。
第８図（Ｃ）は熱酸化ＳｉＯ□絶縁膜８と、キャパシタ
電極１２ａ、 １２ｂと、キャパシタの誘電体膜である
ＣＶＤ ５１０２絶縁膜１３と、 ＣＶＤ Ｓｉ３Ｎ４
絶縁膜１５と、熱酸化ＳｉＯ□絶縁膜８とキャパシタ電
極１２ａの間に形成されたＣＶＤ ＳｉＯ□絶縁膜１４
を含むトレンチキャパシタ構造を示している。
電極１２ａ、 １２ｂと、キャパシタの誘電体膜である
ＣＶＤ ５１０２絶縁膜１３と、 ＣＶＤ Ｓｉ３Ｎ４
絶縁膜１５と、熱酸化ＳｉＯ□絶縁膜８とキャパシタ電
極１２ａの間に形成されたＣＶＤ ＳｉＯ□絶縁膜１４
を含むトレンチキャパシタ構造を示している。
この構造は、第８図（ｂ）よりも複雑な構造であるが、
絶縁性が優れ、容量も大きくなる。
絶縁性が優れ、容量も大きくなる。
又１本実施例では、 ＳｉＯ□絶縁膜２ａと２ｂの両方
か一存在する張り合わせ基板を使用しているが、 Ｓｉ
Ｏ□絶縁膜２ａと２ｂのいずれか一方が無い張り合わせ
基板に対しても本発明は適用できる。またＳＩＭＯＸ
ＳＯＩ基板に対しても同様に本発明は適用できる。
か一存在する張り合わせ基板を使用しているが、 Ｓｉ
Ｏ□絶縁膜２ａと２ｂのいずれか一方が無い張り合わせ
基板に対しても本発明は適用できる。またＳＩＭＯＸ
ＳＯＩ基板に対しても同様に本発明は適用できる。
本発明によれば、トレンチの底がＳｉ酸化膜の接着面を
過って支持基板側のＳｉ酸化膜中に在ることから、ポリ
Ｓｉ膜とＳｉの膨張係数の相違に基づくストレスの一部
が効果的に解放される。その結果。
過って支持基板側のＳｉ酸化膜中に在ることから、ポリ
Ｓｉ膜とＳｉの膨張係数の相違に基づくストレスの一部
が効果的に解放される。その結果。
結晶欠陥か減少し、素子のリーク電流か減少し素子特性
の信頼性か向上する。
の信頼性か向上する。
又、張り合わせＳｉＯ□膜を本発明の厚さにすることに
より、レンチの底がＳｉ酸化膜の接着面を過って支持基
板側のＳｉ酸化膜中に在っても、接着強度は１．５ｔ／
ｃｍ２以上となり、 ＬＳＩ製造プロセスに耐えること
ができる。
より、レンチの底がＳｉ酸化膜の接着面を過って支持基
板側のＳｉ酸化膜中に在っても、接着強度は１．５ｔ／
ｃｍ２以上となり、 ＬＳＩ製造プロセスに耐えること
ができる。
第１図は一実施例の構造を示す断面図。
第２図は一実施例の製造方法を説明する図。
第３図は一実施例の効果を説明する図。
第４図から第６図は９本発明による張り合わせ接着強度
の効果を示す図。 第７図は他の実施例の構造を説明する図。 第８図は他の実施例の構造を説明する図。 第９図は従来例の構造を示す断面図。 第１０図は従来例の課題を説明する図である。 図において。 １は支持基板。 ２ａ、 ２ｂは絶縁膜 ３は素子基板。 ４は接着面。 ５はトレンチ。 ６は絶縁膜。 ７は導電体膜 である。
の効果を示す図。 第７図は他の実施例の構造を説明する図。 第８図は他の実施例の構造を説明する図。 第９図は従来例の構造を示す断面図。 第１０図は従来例の課題を説明する図である。 図において。 １は支持基板。 ２ａ、 ２ｂは絶縁膜 ３は素子基板。 ４は接着面。 ５はトレンチ。 ６は絶縁膜。 ７は導電体膜 である。
Claims (8)
- （１）絶縁層の上の半導体層に形成された能動素子を有
する半導体装置において、 第一の半導体層と、 該第一の半導体層の上に形成された第一の絶縁層と、 該第一の絶縁層上で張り合わせられた第二の絶縁層と、 該第二の絶縁層の上の第二の半導体層と 底が該第二の半導体層と該第二の絶縁層を過り、該第一
の絶縁層の中に達している該第二の半導体層に形成され
たトレンチと、 該トレンチを埋める部材とより構成されることを特徴と
する半導体装置。 - （２）前記トレンチを埋める部材は、該トレンチの表面
に形成される第三の絶縁層と、該第三の絶縁層上に形成
される導電体より構成されることを特徴とする請求項１
記載の半導体装置。 - （３）前記導電体の底は、前記第二の半導体層と前記第
二の絶縁層の界面に位置するか、又は該界面の第一の絶
縁層側に位置することを特徴とする請求項１記載の半導
体装置。 - （４）前記第一の絶縁層は前記第一の半導体層として第
一のシリコン層上に形成された第一の酸化シリコン層で
あり、前記第二の絶縁層は前記第二の半導体層として第
二のシリコン層上に形成された第二の酸化シリコン層で
あることを特徴とする請求項１記載の半導体装置。 - （５）前記第一の絶縁層は１μｍ以上の厚さを有するこ
とを特徴とする請求項１記載の半導体装置。 - （６）前記第二の絶縁層は１μｍ以上の厚さを有するこ
とを特徴とする請求項１記載の半導体装置。 - （７）前記トレンチの側壁の一部を構成している前記第
二のシリコン層上に、前記第三の絶縁層を形成する前に
熱酸化により形成された二酸化シリコン層を含めて構成
されることを特徴とする請求項２記載の半導体装置。 - （８）前記トレンチは更に、 前記第三の絶縁層上に形成されるキャパシタ電極として
の第一の導電体層と、 該第一の導電体層上に形成されるキャパシタ絶縁層とし
ての第四の絶縁層と、 該第四の絶縁層上に形成される該キャパシタの他の電極
としての第二の導電体層を含んで構成されることを特徴
とする請求項２又は７記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-239038 | 1989-09-14 | ||
| JP23903889 | 1989-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04738A true JPH04738A (ja) | 1992-01-06 |
| JPH0715943B2 JPH0715943B2 (ja) | 1995-02-22 |
Family
ID=17038957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24504190A Expired - Fee Related JPH0715943B2 (ja) | 1989-09-14 | 1990-09-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5017998A (ja) |
| JP (1) | JPH0715943B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392983B1 (ko) * | 2001-01-11 | 2003-07-31 | 송오성 | 에스오아이 기판의 제조방법 |
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