TWI596657B - 用於半導體裝置的富阱層 - Google Patents

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Description

用於半導體裝置的富阱層 相關申請案之交互參照
本專利，按照35 U.S.C. §119(e)，主張2010年12月24日申請之暫時專利申請案第61/427167號，且該專利申請案在此全部加入作為參考。
本發明係有關於一種用於半導體裝置的富阱層。
 發明背景
代表在傳統體矽製程上之一進步的絕緣體上覆半導體(SOI)技術已首先在1990年代晚期商品化。絕緣體上覆半導體技術之限定特性是形成電路之半導體區域藉由一電絕緣層與該體基體隔離。將電路與該體基體隔離之一優點是大幅減少寄生電容，且這可得到一更想要之功率-速度效能水平。因此，絕緣體上覆半導體結構對於例如射頻(RF)通訊電路之高頻應用特別具有吸引力。由於消費者需求不斷加嚴由射頻通訊電路面對之功率限制，絕緣體上覆半導體技術的重要性不斷增加。
一典型絕緣體上覆半導體結構100係顯示在第1圖中。該絕緣體上覆半導體結構100包括一基體層101，一絕緣層102，及一主動層103。該基體層101通常是一例如矽之半導體材料。該絕緣層102是一介電體，且在該基體層101是矽之情形下該介電體經常是透過氧化該基體層101形成的二氧化矽。該主動層103包括一主動裝置層104及一金屬化或金屬互連層105，且該主動裝置層104與該金屬互連層105更包括在電路已形成在其中後存在之摻雜物、介電體、多晶矽、金屬線、鈍化及其他層、材料或組件的一組合。該電路可包括金屬線106(例如在該金屬互連層105中)；例如電阻器、電容器及電感器之被動裝置；及例如電晶體107之主動裝置(例如在該主動裝置層104中)。
在此及在附加申請專利範圍中所使用之其中信號處理電路形成在一絕緣體上覆半導體結構上的區域被稱為該絕緣體上覆半導體結構之“主動層”。例如，該主動層是包括例如該電晶體107及該金屬線106之多數裝置或組件的主動層103。當特別指的是形成該等主動裝置本身之主動半導體材料層時，使用該用語“主動裝置層”(例如104)來替代。例如，在第1圖中該主動裝置層104是包含該電晶體107但不包括該金屬互連層105之金屬線106的該主動層103之部份。
亦在此及在附加申請專利範圍中所使用之該絕緣體上覆半導體結構100之“頂部”表示一頂表面108而該絕緣體上覆半導體結構100之“底部”表示一底表面109。不論該絕緣體上覆半導體結構100與其他參考架構之相對方位為何，且不論是否由該絕緣體上覆半導體結構100移除多數層或在該絕緣體上覆半導體結構100上增加多數層，這定向方式均持續存在。因此，該主動層103係一直在該絕緣層102上方。此外，不論該絕緣體上覆半導體結構100與其他參考座標之相對方位為何，且不論是否由該絕緣體上覆半導體結構100移除多數層或在該絕緣體上覆半導體結構100上加上多數層，一以該主動層103之中心為起點且向該底表面109延伸之向量將一直指向該絕緣體上覆半導體結構100之“背側”的方向。
消費者需求不斷加嚴在射頻之品質及效能上的限制。這些限制直接影響由射頻電路產生及解碼之信號的線性度及準確度。在其他要求中，在一電路中之信號必須保持不影響且減損在該電路之另一部份中的信號。這效應被稱為串擾。因為在一電路內之某些寄生通道之阻抗會在被用來傳送射頻電路中之信號之頻率達到一最小值，所以減少串擾對於射頻通訊電路是非常重要的。由於這些相同寄生通道連接在傳送不同信號之一電路內的多數節點，所以對於射頻應用而言串擾之問題特別嚴重。此外，在一電路內之信號可暴露之寄生電容不會變成與信號相關是非常重要的。因為要檢驗出與信號相關之一錯誤是困難的，且這些錯誤本質上是非線性的，所以這要求是重要的。
在電子電路中串擾問題之一解決方式是使用一高電阻基體。請參閱第1圖，藉由維持通過該基體之該等寄生通道之阻抗高於在沒有增加基體電阻之情形下的阻抗，增加該基體層101之電阻減少串擾。用於該基體層101之材料通常包括非常輕摻雜矽使得該基體層101具有一絕緣體之某些特性。使用高電阻基體已被證明可以增大用於射頻電路之絕緣體上覆半導體結構之好處大約兩個頻率數量級。
雖然高電阻基體可以在它們被使用在絕緣體上覆半導體程序中時減少基體損失，它們對於被稱為寄生表面傳導之另一種現象非常敏感。該寄生表面傳導之問題及一可能解決方式可再參照第1圖說明。如前所述，該典型高電阻基體裝置絕緣層102是二氧化矽，且該基體層101是高電阻矽。該寄生表面傳導之問題起源於形成該基體層101之輕摻雜矽可以終止場線，但是當多數電荷載體受在該主動層103中之信號電壓影響時，該基體層101之一薄表面區域110可以形成一反轉或累積區域的事實。在該區域110中之電荷載體位移之程度係藉在該主動層103中之信號直接改變。因此，在該基體層101與該主動層103之間之接合面的電容，如由該主動層所見，取決於施加之電壓。這電容導致非線性及一信號純度之伴隨損失。此外，一施加電壓可使在該基體層101之側上的這界面反轉及在該區域110內產生一似通道層，且雖然該主動裝置層104事實上是高電阻的但是電荷在該似通道層中可以一側向方向非常輕易地移動。因此，這效應亦會導致在射頻通訊電路中之信號惡化之串擾。
不需要地產生該似通道層110之問題的一解決方式已經通常是沿該基體層101之頂部在該區域110內形成一富阱層。因為該富阱層使在該區域110中之電荷載體的電荷壽命明顯地降低，所以這富阱層之存在有效地消除寄生表面傳導。由於該等載體無法移動得很遠，因此，可維持該基體層101之有效電阻且如由該主動層103所見，該電容並不取決於在該主動層103中之信號。
但是，在區域110中具有該富阱層之一問題是當該富阱層係在用以形成在該主動層103中之該等結構之後續加工之前形成時，這些後續加工步驟會使該富阱層劣化。加工半導體裝置及特別是在該主動層103中製造主動裝置包括在由1000℃至1100℃之溫度下進行之高溫程序。高溫加工半導體結構產生使在一半導體晶格中之缺陷退火的作用。這效應通常被用來增強電氣電路之電氣性質。但是，與一般應用相反地，由於阱數目減少，故當多數缺陷被退火而消失時由非均質或多晶矽結晶圖案形成之富阱層的效能事實上會降低。
依據本發明之一實施例，係特地提出一種方法，包含：形成用於一積體電路晶片之一主動層，該主動層包括一主動裝置層及一金屬互連層；及在該主動層上方形成一富阱層。
依據本發明之一實施例，係特地提出一種積體電路晶片，包含：一主動層，其包括一主動裝置層及一金屬互連層；及一富阱層，其設置在該主動層上方。
依據本發明之一實施例，係特地提出一種積體電路晶片，包含：一半導體晶圓，其具有一主動層，且該主動層包括一主動裝置層及一金屬互連層；及一操作晶圓，其在該主動層形成後與該半導體晶圓之一頂側接合，該操作晶圓具有一富阱層，且該富阱層係在該操作晶圓與該半導體晶圓接合之前形成。
圖式簡單說明
第1圖是一習知絕緣體上覆半導體結構之簡化橫截面圖。
第2圖是一第一積體電路(IC)晶片之一部份的簡化橫截面圖，其中顯示結合本發明之一實施例之結構例。
第3圖是一第二積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第4圖是一第三積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第5圖是一第四積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第6圖是一第五積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第7圖是依據本發明之實施例，用以製造第2與6圖中所示結構之一或多個結構之一方法例的簡化流程圖。
第8圖是依據本發明之實施例，用以製造第3與4圖中所示結構之一或多個結構一方法例的簡化流程圖。
 發明之詳細說明
以下將詳細參照所揭露發明之多數實施例，其一或多個例子係顯示在添附圖式中。各例子係藉由說明本技術來提供，而不是作為本技術之一限制。事實上，所屬技術領域中具有通常知識者應了解的是在不偏離本技術之精神與範疇的情形下，可對本技術進行多種修改及變化。例如，作為一實施例之一部份之所示或所述特徵可與另一實施例共用以產生又一實施例。如此，意圖是本標的物在附加申請專利範圍及其等效物之範疇內涵蓋所有這些修改及變化。
本發明之實施例大致防止寄生表面傳導及增強形成在積體電路晶片之一或多個主動層中之裝置的射頻效能。本發明之某些實施例係藉由使用一層轉移結構且一富阱層在該層轉移結構之一操作晶圓中來達成這些有利結果。在本發明之某些實施例中，該基體移動遠離該主動層之程度比在習知絕緣體上覆半導體結構中大，藉此減少基體損失之影響。在本發明之某些實施例中，該富阱層係在主動層加工(例如CMOS加工等)完成之後加入，因此保持該富阱層之效率及將整個積體電路晶片之完整性的損傷減至最少。本發明之某些實施例改善形成在該主動層中之裝置的電氣效能，對於一已知電位效率改善富阱層的效率，且將用以在整個積體電路晶片中製造缺陷的電位減至最小。
本發明之某些實施例可以參照第2圖說明。第2圖顯示在一積體電路晶片之一部份內之一結構200。該結構200可如下所述地藉晶圓接合或層轉移技術形成。因此，該結構200大致包含一操作晶圓201，且該操作晶圓201與一半導體晶圓202接合。該結構200可因此被稱為一層轉移結構。該半導體晶圓202大致包含具有一底側之一主動層203，且該底側與一絕緣層204接觸。該半導體晶圓202選擇性地被另一絕緣層(未顯示)覆蓋。該操作晶圓201大致包含一操作基體層205及一接合層206。
該主動層203大致包括一主動裝置層207及一金屬化或金屬互連層208，且該金屬化或金屬互連層208大致更包括在電路已形成在其中後存在之摻雜物、介電體、多晶矽、金屬線、鈍化及其他層、材料或組件的一組合。該電路可包括金屬線209(例如在該金屬互連層208中)；例如電阻器、電容器及電感器之被動裝置；及例如電晶體210之主動裝置(例如在該主動裝置層207中)。
該接合層206可大致是一或多個用來隔離及保護該主動層203之絕緣層及鈍化層。該接合層206可以是在該晶圓接合或層轉移程序時用來接合該操作晶圓201之一底暴露表面211與該半導體晶圓202之一頂暴露表面212的一材料。在另一實施例中，在晶圓接合或層轉移之前，該接合層206被加在該半導體晶圓202上，而不是該操作晶圓201上。在某些實施例中，該接合層206係藉由化學蒸氣沈積(CVD)或熱氧化形成以產生一氧化物層。依據實施例，如在此所述，該接合層206可在該富阱層214之前或之後形成。如果該接合層206是在該富阱層214之前形成，則該富阱層214之好處將由於伴隨形成該接合層206產生之熱而稍微減損。但是，一單一化學蒸氣沈積或熱氧化程序將不會減少與完全主動裝置加工將減少之阱密度一樣多的阱密度。
該半導體晶圓202可以是一習知絕緣體上覆半導體(SOI)晶圓(且該絕緣層204形成為一埋氧化物或其他適當絕緣體或介電材料)或一習知體半導體晶圓(且該絕緣層204依需要被植入、沈積、成長等)在將該操作晶圓201接合在該半導體晶圓202上之前，該主動層203之結構係形成在該半導體晶圓202之一基體中或上。在接合後，移除在該絕緣層204下方之初始半導體基體(未顯示)使得該絕緣層204之一背側213暴露出來。一旦移除該下方基體，該操作晶圓201便提供用以保護及維持在該主動層203中之裝置或結構之電氣特性需要的所需穩定力。此外，另外之金屬化或互連線(未顯示)可延伸穿過該絕緣層204且沈積在該絕緣層204之背側213上以便達成與該主動層203中之多數組件的背側電氣連接。
參照第2圖所述之構態的一有利點是得到之該結構200之基體(即該操作基體層205)係比在習知絕緣體上覆半導體或體半導體結構中更遠離該主動層203。這特徵大致會產生因為該接合層206比這些習知結構之絕緣層(類似於該絕緣層204)厚。由於該操作基體層205比較遠離該主動層203，所以寄生通道及非線性電容之影響明顯地減少。
為何該接合層206可比該絕緣層204厚之原因有多數個。例如，該絕緣層204是一高品質絕緣層且形成厚高品質絕緣體之時間及費用通常是不被允許的。此外，該絕緣層204會保持比較薄，因為當這絕緣層(例如204)之厚度增加時由在一半導體晶圓或積體電路晶片中不同層之間的不同熱膨脹係數造成之晶圓翹曲變成一迫切之問題。對一超過大約1微米(μm)之絕緣層厚度而言，這效應無法使用一般半導體製造技術減輕。由於在其最大厚度上之這些及其他限制，該絕緣層204無法作成任意之厚度。相反地，該絕緣層204之一典型厚度可以是大約0.1至大約1μm。另一方面，該接合層206之一典型厚度，依據本發明之某些實施例，可以是數微米之厚度。
相較於標準絕緣體上覆半導體結構，參照第2圖說明之層轉移結構200大致具有比較少由非線性基體電容及基體損失造成之問題。但是，由於在該操作晶圓(例如201)中存在該基體(例如該操作基體層205)，所以習知層轉移裝置會仍具基體損失之缺點。為了增加該結構200對這些現象之抗性，可在該操作基體層205內且大致鄰近在該主動層203上方之該接合層206設置一富阱層214。在此及在附加申請專利範圍中使用之用語“富阱層”大致表示具有一高密度之多數電主動載體阱的一層。
如第2圖所示，該富阱層214可以與該接合層206接觸，且該接合層206可以與該主動層203接觸。這構態將藉由防止將在相反情況下在該操作基體層205與該接合層206之界面產生的載體移動，有效地消除寄生基體傳導及基體損失之影響。
大致而言，在該富阱層214內之一較高阱密度產生一減少非線性電容及寄生表面傳導之較大效果。在本發明之某些實施例中，該富阱層214具有一大於1011cm-2eV-1之阱密度。由於該富阱層214係在需要在該主動層203中形成多數結構之加工後形成之實施例沒有該富阱層214之熱劣化缺點，所以這些實施例大致可實現形成一比在習知技術中之典型阱密度高之阱密度的更容易及更有效方法。
在本發明之各種實施例中，該富阱層214係以多種不同形式設置。在某些實施例中，該富阱層214係透過在該操作晶圓201接合在該半導體晶圓202上之前在該操作基體層205上沈積高電阻材料而形成。該經沈積材料可以是多晶半導體材料或多晶矽且該操作基體層205可以是非常輕摻雜矽使得它具有高電阻率。
在其他實施例中，該富阱層214係透過將高能粒子(例如一惰性氣體、矽、氧、碳、鍺等)植入該操作基體層205以便在該操作基體層205中產生一損傷區域而形成。該植入可以在該接合層206已或不存在之情形下完成。但是，由於用於該接合層206之某些材料(例如一氧化物)會阻礙該植入，所以該植入在沒有該接合層206之情形下比較容易。另一方面，如果該接合層206是一熱氧化物材料，該富阱層214之植入後來自該接合層206之形成的熱會使該富阱層214劣化。在這情形下，該植入係在該熱氧化後完成。例如，一氬穿過大約一1000熱氧化物之植入可以大約1E15/cm2及240keV能量實行。在該矽基體中得到之損傷將大致由該矽表面延伸至大約2000之一深度。
該等植入粒子可以是氬或矽或其他適當離子且該操作基體層205可以是非常輕摻雜矽使得它具有高電阻率。氬可以有利地使用，因為它具有一相當大之質量，因此它將會造成大的損傷；但是它亦是惰性的，因此它將不會造成任何意外之副作用。另一方面，由於類似於矽將損傷該操作基體層205之矽結晶結構，但是它沒有任何副作用之原因，矽可作為該植入材料。氧或碳可以有利地用於植入，因為它們會由於形成Si-O或Si-C鍵而形成一對於後續熱退火比較穩定之阱密度，且它們損傷該矽晶體晶格，留下某些Si懸鍵。此外，利用足夠劑量及後續熱退火，O原子會開始結合，形成SiOx沈澱，這將在該矽晶格中形成多數穩定阱位置。
此外，可使用多數植入能量由該操作晶圓201之底表面211(或在加上該接合層206之前之先前底表面)形成該富阱層214至一距離該表面211之最大所需深度或距離。又，該劑量亦可隨著能量改變以便產生一相對深度幾乎固定阱密度。作為導致一相對深度之幾乎固定損傷剖面之一二-植入程序的一例子，以1E15/cm2及240keV植入氬後可接著以3E14/cm2及60keV第二次植入氬。這程序將大致產生一由該矽表面至一大約3000之深度的損傷剖面。此外，該植入可以一低束流及/或背側晶圓冷卻完成以防止由來自該植入束之自熱造成之自行退火的損傷。
在另外實施例中，該富阱層214包含整個操作晶圓201。例如，在本發明之某些實施例中，該操作晶圓201包含高電阻率多晶矽，因此該富阱層204延伸穿過操作晶圓201之全厚度。因為多晶矽晶圓比單晶矽晶圓更便宜且因為該等阱將設置成貫穿整個操作晶圓201之厚度，所以這些另外之實施例將展現極佳效能及低成本之有利特性。
藉由暴露於例如γ射線、X射線或其他適當高能粒子源(例如MeV電子、質子或可造成半導體晶格損傷之其他高能粒子)之比較高能離子輻射照射該操作晶圓201，某些實施例形成貫穿整個操作晶圓201之富阱層214。這照射會對一半導體晶格造成損傷、導致阱產生。一適當γ射線源，例如，可以是鈷-60。
使用照射之一優點是它輕易地穿過整個操作晶圓201，藉此形成貫穿該操作晶圓201之整體的多數阱。這特徵使每單位體積之阱密度在該操作晶圓201之整個厚度上比較固定且可產生所需要之每單位面積之晶圓表面的一高積體阱密度。另一種方式是以一無法穿透非常深地進入該基體層205之低能輻射照射該操作晶圓201之表面，因此只形成多數阱之一表面層。
照射之另一優點是它可以先前沈積在一操作晶圓上之幾乎任何種類之表面膜在該操作晶圓上實行。因此，該接合層206，例如，可以已存在該操作晶圓201之表面211上。由於γ射線之高穿透深度，例如，大部份之照射將通過該接合層206且進入該基體層205。這特徵讓該富阱層214可在該接合層206之沈積或熱成長後產生。在該接合層206之沈積或成長後產生阱之另一優點是多數界面阱可在Si-SiOx界面產生，造成在該基體層205之接合表面的另一層多數阱。藉由在這表面而不是較深地在該電阻基體層205提供場線終端，形成一較少損失電荷/場終端系統，在這表面具有一層阱可以是有利的。在熱氧化後形成該富阱層214之另一優點是熱氧化需要會導致先前產生之多數阱之退火及劣化的高溫及長時間，這與高阱密度之一般目標是相反的。又，雖然該接合層206可藉化學蒸氣沈積形成，在某些情形中一用於該接合層206之經成長氧化物可具有比一化學蒸氣沈積氧化物更需要之性質。
用以導入阱形成之照射的另一優點是因為(例如γ射線之)高穿透深度，故可批式照射一整箱晶圓(通常在一箱中有25個晶圓)，這可節省時間及金錢。此外，該晶圓箱可以在該照射程序中保持密封，由於該照射可穿透該箱，藉此防止該等晶圓之可能污染。這特徵亦讓曝光可在一工業環境中而不是在一無塵室中發生，藉此減少成本及增加可供該程序使用之製造場所數。
除了體半導體晶圓以外，該照射技術以外亦可使用在絕緣體上覆半導體晶圓上。但是，該絕緣體上覆半導體晶圓之頂半導體層亦將被損傷。一快速頂表面退火可修復某些對該頂半導體層之損傷。但是，如果該頂半導體層之CMOS加工已發生過了，則不容許這退火。另一方面，如果對在該頂半導體層中製成之裝置之損傷是可接受的，則該阱產生可在沒有一後續修復退火之情形下在CMOS加工後發生。這選擇方案可以比在CMOS加工前在一絕緣體上覆半導體晶圓中產生一富阱層更簡單且更便宜。照射亦可與其他阱產生機構共同使用以使有效電阻率整體增加。例如，在植入後可在結合在該第二晶圓上之前照射具有該富阱層之晶圓。
某些實施例可藉由在該接合層206形成之前在該基體層205之表面上施加之機械損傷方法來產生該富阱層214。(類似機械損傷方法有時係由半導體晶圓製造商完成以達到“外部去疵(extrinsic gettering)”目的)。該損傷可以藉由數種方法之任一種達成，例如以金屬或陶瓷刷刷該基體層205之表面，將硬材料之小球衝擊在該基體層205之表面或研磨該基體層205之表面。該接合層206可接著被沈積在該操作晶圓201之表面上且以化學機械拋光(CMP)平面化以便可對該半導體晶圓202之頂暴露表面212進行適當熔化膠合。或者，一液體黏著接合劑可以施加在該操作晶圓201之表面上，讓該液體可使在該基體層205之經機械粗化表面上之操作晶圓201的底表面211平坦。
在某些實施例中，由於該富阱層214是接合在該半導體晶圓202上之該操作晶圓201之一部份，所以該富阱層214通常在該主動層203中之大部份或所有結構已形成後附加在該半導體晶圓202上。因此，與在上述習知技術中不同地，用以在該主動層203中形成該等結構之該等加工或製造方法通常不會影響該富阱層214。
在本發明之各種實施例中，該接合層206係以多種不同形式設置。例如，在某些實施例中，該接合層206由起初分開接合在該操作晶圓201及該半導體晶圓202上之兩層絕緣體材料構成。在某些其他實施例中，該富阱層214可存在該半導體晶圓202之頂表面上且直接接合在該操作晶圓201上。在這情形下，該接合層206完全不存在。或者，該富阱層214可以存在該半導體晶圓202上且藉一適當接合層206覆蓋。在這情形下，該富阱層214係在該主動層203與該接合層206之間。在某些實施例中，該接合層206包含二氧化矽或任何其他種類之絕緣體。在其他實施例中，該接合層206包含鈍化層及/或其他輔助層。
在本發明之各種實施例中，該主動層203可以多種不同形式設置。在某些實施例中，該主動層203包含一或多個電晶體210，例如金屬氧化物半導體(MOS)裝置，雙極裝置，垂直擴散金屬氧化物半導體(VDMOS)功率裝置等之各種適當組合。該電晶體210之各種形式大致包含一閘極區域215及一本體/通道區域216。在本發明之某些實施例中，該閘極區域215係在該本體/通道區域216與該富阱層214之間。此外，在本發明之某些實施例中，該金屬互連層208之金屬線209係在該本體/通道區域216與該富阱層214之間。這些實施例大致展現一有利特性，其中在該主動裝置層207中形成之主動裝置之源極、汲極及通道的主動裝置材料(例如該電晶體210)係與該操作基體層205分開得更遠(相較於第1圖之該主動裝置層104及該基體層101)，藉此如上所述地改善該等主動裝置之射頻效能。
在其中該主動裝置層207係在該主動層203之底部且該等主動區域只與在該金屬互連層208中之最低金屬層接觸的多數實施例中強化前述有利特性。在本發明之其他實施例中，例如，在移除或薄化該半導體晶圓202之初始下方基體材料後，該金屬互連層208之一部份或全部被附加在該絕緣層204下方。在這情形下，該主動裝置層207並不像在前述實施例中一般遠地與該操作基體層205分開。但是，可選定該接合層206之厚度以便確保，相較於在第1圖之該主動裝置層104與該基體層101之間，在該主動裝置層207與該操作基體層205之間之一較大有利間隔。
在本發明之某些實施例中，該單一結構200包含多數富阱層。例如，除了該富阱層214以外，該結構200可更包含一在該絕緣層204下方之富阱層。這另外之富阱層可依據上述習知技術或依據以下參照第5圖說明之實施例形成。在另一例子中，除了該上方富阱層214以外，該單一結構200可更包含藉多數富阱層分開之多數主動層203(或主動裝置層207)。除了如上所述地減少層內串擾以外，這些實施例亦大致展現改善在位於不同主動層203中之多數信號之間之隔離性的另一有利特性。這特性在例如電感器之被動裝置設置在該等主動層203中之一主動層203之情形下是特別重要的，因為在這些裝置與在該(等)主動裝置層207中之該等主動裝置之間提供良好隔離性是必要。因此藉由該(等)富阱層形成之較佳隔離性可另外使該等被動裝置可更靠近該等主動裝置(例如該電晶體210)以藉此減少寄生電容同時仍保持一給定所需程度之隔離性。
本發明之某些實施例可參照第3圖說明。第3圖顯示具有多數層信號處理電路的一結構300。該結構300大致包括藉由晶圓接合或層轉移技術接合在一起之一半導體晶圓301及一操作(或第二半導體)晶圓302。
該半導體晶圓301大致包括一主動層303，一絕緣(例如一氧化或其他介電)層304及一基體層305。該半導體晶圓301係選擇性地被另一絕緣層(未顯示)覆蓋。該主動層303大致包括一主動裝置層306及一金屬化或金屬互連層307。該主動層303因此亦大致包括信號處理電路，例如在該主動裝置層306中之一或多個主動裝置(例如電晶體308)及在該金屬互連層307中之金屬線309。
該操作晶圓302大致包括一主動層310，一接合層311，一富阱層312，及下方及上方絕緣(例如一氧化或其他介電)層313與314。該主動層310大致包括一主動裝置層315及一金屬化或金屬互連層316。該主動層310因此亦大致包括信號處理電路，例如在該主動裝置層315中之一或多個主動裝置(例如電晶體317)及在該金屬互連層316中之金屬線318。因此，該操作晶圓302在這實施例中是一第二半導體晶圓。
依據各種實施例，該富阱層312係在該等主動層303與310之其中一者或兩者形成後形成。此外，該富阱層312設置在該半導體晶圓301之頂側上的兩晶圓301與302之間。此外，依據一所需構態或實施之要求，該富阱層312可具有該等特性之任一或多個特性且可藉由用於該富阱層214(第2圖)之在此所述技術之任一技術形成。
在某些實施例中，該操作晶圓302係由一絕緣體上覆半導體或體半導體晶圓形成。因此，該富阱層312係在形成該主動層310之前形成在該操作晶圓302之一半導體基體內。但是，在這情形下，如上所述，後來在該主動層310中形成該等結構會使該富阱層312劣化。但是，由於作為該操作晶圓302之一部份的富阱層312係在形成該主動層303後附加在該半導體晶圓301上，故在該半導體晶圓301中形成該主動層303不會影響該富阱層312。
在其他實施例中，該富阱層312係在形成該主動層310後形成。例如，該富阱層312可以是例如在一另外操作晶圓(未顯示)接合在該操作晶圓302之頂部上且移除或薄化下方半導體基體以暴露該下方絕緣層313之後，沈積在該下方絕緣層313之一底表面上的高電阻率材料。或者，未完全移除該下方半導體基體，且例如，如上所述地藉由植入高能粒子以便在該下方半導體基體中產生一受損區域而在該下方半導體基體之剩餘部份中形成該富阱層312。接著在該操作晶圓302與該半導體晶圓301接合之前或之後移除該另外操作晶圓。在這些實施例之變化例中，該另外操作晶圓是任選的或該上方絕緣層314開始作為用以接合該另一操作晶圓與該操作晶圓302之接合層的一部份。在各情形中，由於作為該操作晶圓302之一部份的富阱層312係在形成該主動層303後附加在該半導體晶圓301上，故在該半導體晶圓301中形成該主動層303大致不會影響該富阱層312。在其他替代例中，該另外操作晶圓仍緊接在該接合該半導體晶圓301與該操作晶圓302之後附接於該操作晶圓302，且接著移除或薄化該另外操作晶圓或該基體層305。
在其他替代實施例中，該富阱層312係在形成該主動層310後藉由層轉移技術附加在該操作晶圓302上。(請參見以下參照第5圖說明之雙層轉移技術)。因此，該富阱層312形成為在另一操作晶圓中之一層(或為整個另一操作晶圓)。接著該操作晶圓與該操作晶圓302接合，例如，且該下方絕緣層313(形成在該另一操作晶圓或該操作晶圓302上)作為一接合層。然後移除該另一操作晶圓之任何不需要厚度，留下該富阱層312作為該操作晶圓302之一部份。此外，該接合層311可在接合該富阱層302與該操作晶圓302之前與該富阱層312一起形成在另一操作晶圓中，或該接合層311可在這接合後(或選擇性地在移除該另一操作晶圓之任何不需要厚度後)形成在該富阱層312上。這些實施例之某些實施例大致可使用一低成本多晶矽晶圓，或使用輻射損傷技術，在該另一操作晶圓中形成該富阱層312。在各情形中，由於作為該操作晶圓302之一部份之富阱層312係在形成該主動層303後附加在該半導體晶圓301上，故在該半導體晶圓301中形成該主動層303大致不會影響該富阱層312。
在其他實施例中，該富阱層312係附加在該半導體晶圓301上而不是在該操作晶圓302上(在該主動層303形成後，但是在該半導體晶圓301與該操作晶圓302接合在一起之前)。在這情形下，該接合層311是一絕緣層，且該絕緣層313是一接合層。此外，該主動層310可在接合之前形成，因此主動層303與310之形成均不會影響該富阱層312。
該接合層311可大致是用以隔離及保護該等主動層303與310之一或多個絕緣層及鈍化層。該接合層311亦可是用以在該晶圓接合或層轉移程序時接合該操作晶圓302之一底暴露表面319與該半導體晶圓301之一頂暴露表面320的一材料。在某些實施例中，該接合層311包含在如下所述地由該操作晶圓302移除材料(例如一下方基體層之一部份或全部)時使用之一蝕刻停止層。在其他實施例中，該接合層311包含該操作晶圓302之一基體材料，且該基體材料在製備該操作晶圓302用以如下所述地與該半導體晶圓301接合時未被完全移除。在另一替代例中，該接合層311係在晶圓接合或層轉移之前附加在該半導體晶圓301上而不是在該操作晶圓302上。
在某些實施例中，在該操作晶圓302之主動層310中的該信號處理電路與在該半導體晶圓301之主動層303中之該信號處理電路係透過一金屬對金屬接合部連接，且該金屬對金屬接合部係藉由在該金屬互連層307與316中之金屬線309與318之間的一金屬接頭321形成。因此，該金屬接頭321可是由習知CMOS金屬化程序形成之堆疊金屬層。雖然一透過該富阱層312之連接會稍微減少其效率，但是由如上所述地使用一富阱層得到之好處將仍可藉由這結構300實現。
在本發明之各種實施例中，在該富阱層312之各側上之該等晶圓301與302可展現多種不同特性。在本發明之某些實施例中，該主動層310由例如用於射頻信號處理之電感器的被動元件構成。該等絕緣層313與314可包含用以隔離在該主動層310中之信號處理裝置的絕緣材料及鈍化材料。又，在本發明之某些實施例中，具有其他信號處理電路之另外之層(例如多數另外操作晶圓)可覆蓋在該操作晶圓302上。各另外之層亦可具有設置在該另外之層與該結構300之下方剩餘部份之間的另一富阱層(例如類似於該富阱層312)。
本發明之某些實施例可以參照第4圖說明。第4圖顯示一層轉移結構400，且該層轉移結構400在多數元件401-420(例如具有分別類似於第3圖之元件301-320但不一定相同之說明)中大致具有多數層信號處理電路。
如以上對於元件303、310與312所述地，該富阱層412大致設置在該等主動層403與410之間。依據一所需構態或實施之要求，該富阱層412可具有該等特性之任一或多個特性且可藉由用於該富阱層214或312之在此所述技術之任一技術形成。
此外，在第4圖中之多數層信號處理電路可以使用一半導體通孔(TSV)連接部421分別地連接在該金屬線409與418之間在該等堆疊晶圓401與402之金屬互連層407與416內。該半導體通孔連接部421可依需要向下蝕刻穿過多層晶圓401與402，包括穿過該半導體通孔連接部421可電氣連接之現存金屬化層。例如，該半導體通孔連接部421與在該操作(或第二半導體)晶圓402之主動層410中的電路透過一側向接頭(例如該金屬線418之一或多個部份)及與在該半導體晶圓401之主動層403中之電路透過一底接頭(例如該金屬線409之一或多個部份)連接。該等側向接頭(418)之功能可以使用在該主動層410中之金屬側壁或平台來實施。該半導體通孔連接部421大致可比較輕易地連接可以類似於該操作晶圓402覆蓋該半導體晶圓401之方式的一方式覆蓋該主動層410的(例如多數另外操作晶圓之)多數另外主動層，且多數另外富阱層設置在各另外主動層與該下方主動層之間。
此外，如前所述，該層轉移結構400可被該絕緣層414覆蓋，這可有助於隔離在該主動層410中之信號處理電路。該絕緣層414可包含多數層鈍化及絕緣材料。
本發明之某些實施例可參照第5圖說明。第5圖顯示一層轉移結構500，且該層轉移結構500大致具有與一操作晶圓502接合之一半導體晶圓501。
該半導體晶圓501大致具有一主動層503及一絕緣(例如一氧化或其他介電)層504。該主動層503大致包括一主動裝置層505及一金屬化或金屬互連層506。該主動裝置層505大致具有各種主動裝置507，例如各種電晶體。此外，該金屬互連層506大致具有金屬線508。另外，一絕緣覆蓋層(未顯示)可形成在該金屬互連層506之頂部上。
該操作晶圓502大致具有一接合層509及一基體層510。該基體層510中可包括一富阱層511。如可適當地或可容許地依據一所需構態或實施之要求，該富阱層511可具有該等特性之任一或多個特性且可藉由用於該等富阱層214、312或412之在此所述技術之任一技術形成。此外，該富阱層511可只包含該基體層510之一部份(如圖所示)或整個基體層510。
如可適當地或可容許地依據一所需構態或實施之要求，該接合層509可具有該等特性之任一或多個特性且可藉由用於該等接合層206、311或411之在此所述技術之任一技術形成。該接合層509大致接合該操作晶圓502之一頂表面512與該半導體晶圓501之一底表面513。以一替代例而言，該接合層509可形成在該半導體晶圓501之底表面513上而不是在該操作晶圓502上。
在某些實施例中，該結構500係藉由一雙層轉移或晶圓接合技術形成。在這情形下，在大部份或所有用以形成在主動層503中形成該等結構之加工後，將一暫時操作晶圓(未顯示)與該半導體晶圓501之頂表面514接合。該暫時操作晶圓大致為該半導體晶圓501提供結構支持使得在該絕緣層504下方之一半導體層(未顯示)之一部份或全部可以被移除。接著接合該操作晶圓502與該半導體晶圓501之底表面513，且移除該暫時操作晶圓之一部份或全部。該暫時操作晶圓之任何剩餘部份可，例如，在該金屬互連層506之頂部上形成該絕緣覆蓋層(未顯示)。
依據第5圖之實施例之一般結果是該結構500具有比依據第2、3與4圖之實施例更大之與該習知結構(第1圖)之相似度。這相似度大致有關於將該富阱層511定位在該主動層503以下，而不是以上。但是，相較於該習知結構，製造技術之差異使該結構500具有某些有利差異。例如，由於該操作晶圓502係在該主動層503形成後接合在該主動層503上，故該富阱層511大致不受在該主動層503中形成該等結構之影響。因此該富阱層511大致接受到比該習知富阱層在區域110中由於任何後續加工造成之劣化風險低很多之劣化風險。此外，如以上對於第2圖之絕緣層204及該接合層206所述，該接合層509可由一比該絕緣層504厚許多之絕緣材料構成。比較大厚度之該接合層509大致確保，相較於在第1圖之該主動裝置層104與該基體層101之間隔，在該主動裝置層505與該基體層510之間的一較大有利間隔。因此，由於該基體層510比較遠離該主動裝置層505，故相較於該習知結構100，該等寄生通道及非線性電容之影響明顯地減少。該結構500之其他優點可亦是顯而易見的。
在依據第5圖之實施例的某些變化例中，該結構500大致是在用以形成第3或4圖之結構300或400之一方法中的一中間結構。在此情形下，該基體層510被移除或薄化，且一接合層(例如311或411)形成在其一底表面上以便準備與具有另一主動層(例如303或403)之另一半導體晶圓(例如301或401)接合。因此該主動層503是主動層310或410。此外，該富阱層511因此是富阱層312或412且係在該等主動層303與310或403與410之後形成。因此該富阱層511不受主動層303與310或403與410之形成的影響。
在習知技術中，已嘗試在一晶圓中形成多數裝置及材料層，將一支持構件附接在該晶圓頂部，移除或薄化在該等裝置及材料層下方之部份，接合一基體與該晶圓之一底部，及移除頂安裝支持構件。該底安裝基體在其接合面上具有一絕緣層(例如矽氮化物或矽氧化物)且包含形成一高電阻率矽基體之Au、Ag或Li摻雜矽，並且該高電阻率矽基體具有多數在該絕緣層下之多數深層阱位置。但是，在此所述之用以形成該富阱層511的技術大致產生一比利用這習知技術可能產生之阱密度明顯更高的阱密度。因此，依據第5圖之實施例具有優於這習知技術之這明顯優點。此外，在所有半導體製造設備中，Au、Ag及Li通常被視為是有害污染物。因此，由於涉及對其他程序之交叉污染，故通常不想要在大部份之設備中加工摻雜有這些元素之晶圓。
本發明之某些實施例可參照第6圖說明。第6圖顯示一層轉移結構600，且該層轉移結構600大致具有與一操作晶圓602接合之一半導體晶圓601。
該半導體晶圓601大致具有一主動層603，下方及上方絕緣(例如一氧化或其他介電)層604與605及一富阱層606。該主動層603大致包括一主動裝置層607及一金屬化或金屬互連層608。該主動裝置層607大致具有各種金屬線609，例如各種電晶體。此外，該金屬互連層608大致具有金屬線609。另外，一絕緣覆蓋層(未顯示)可形成在該富阱層606之頂部上。如可適當地或可容許地依據一所需構態或實施之要求，該富阱層606可具有該等特性之任一或多個特性且可藉由用於該等富阱層214、312、412或511之在此所述技術之任一技術形成。
該操作晶圓602大致具有一基體層611及一接合層612。如可適當地或可容許地依據一所需構態或實施之要求，該接合層612可具有該等特性之任一或多個特性且可藉由用於該等接合層206、311、411或509之在此所述技術之任一技術形成。該接合層612大致接合該操作晶圓602之一底表面613與該半導體晶圓601之一頂表面614。以一替代例而言，該接合層612可形成在該半導體晶圓601之頂表面614上而不是在該操作晶圓602上。
該富阱層606係大致在該半導體晶圓601之主動層603與該操作晶圓602之基體層611之間。此外，該富阱層606係在該主動層603之大部份或全部結構後形成，因此該富阱層606不受在該主動層603中形成該等結構之影響。因此，即使該富阱層606形成在該半導體晶圓601上，而不是在該操作晶圓602上，該富阱層606亦大致接受到比該習知富阱層在區域110中由於任何後續加工造成之劣化風險低很多之劣化風險。
第7圖顯示用以製造依據本發明之某些實施例之一積體電路晶片之至少一部份(例如類似於第2或6圖之結構200或600)之一方法700的流程圖。但是，應了解的是該特定方法700只是為了達到說明之目的且其他實施例(除了特別提及之替代實施例)可包括具有其他獨立步驟或一不同順序或多數步驟之組合的其他方法或多數方法且仍在本發明之範疇內。
在開始時(在701)，該半導體晶圓202或601係在702製備。如果該半導體晶圓202或601是一絕緣體上覆半導體晶圓，則該製備(在702)可只是要提供一標準絕緣體上覆半導體晶圓。如果該半導體晶圓202或601是一體半導體晶圓，則該製備(在702)可包括，例如，藉由磊晶成長或離子植入法，在該體半導體晶圓202或601產生一埋P+層。磊晶法可包括磊晶沈積一層P+材料或一P-或N-基體。接著，可磊晶沈積一層輕摻雜矽以便作為一主動裝置層使用。這層可以厚到足以使得來自該P+層之上擴散在用以在該主動層203或603中形成該等結構之加工結束之前不會到達該主動裝置層207或607。另一方面，離子植入法可包括實施將一高劑量、高能量離子(例如硼等)植入該體半導體晶圓之表面，深入形成一埋P+層到足以使它將在用以在該主動層203或603中之結構之加工期間不會擴散到該主動裝置層207或607。
在703，形成該主動層203或603以產生在該半導體晶圓202或601中具有一組主動裝置的一電路。對一絕緣體上覆半導體晶圓而言，該主動層203或603可以使用一標準絕緣體上覆半導體法製造。對一體半導體晶圓而言，該主動層203或603可以為一後續基體移除提供例如形成在該主動裝置層下方之前述P+層之一蝕刻停止層的一方法形成。此外，選擇性地實施該半導體晶圓202或601之頂表面的一化學機械拋光法。
對依據第6圖之實施例而言，該富阱層606係在該主動層603上方且在該主動層603形成後形成(在704)在該半導體晶圓601上。此外，該絕緣(例如一氧化或介電)層605可先形成。又，另一介電/氧化層(未顯示)可形成在該富阱層606上方。該富阱層606，該上方絕緣層605及該另一介電/氧化層可沈積或泵晶成長在該主動層603上方或藉由層轉移技術附加，接著分開地加工該另一操作晶圓以形成該富阱層606及任何相鄰介電或絕緣層。在這情形下，例如，該富阱層606可以是在基體上之介電體上的多結晶半導體或在基體上之介電體上的經損傷單結晶頂半導體。在接合該另一操作晶圓與該半導體晶圓601後，可例如，如在此所述用以移除半導體基體材料地移除該另一操作晶圓之基體。在該富阱層606下方之該介電層係選擇性地留在原位。此外，另一介電層係選擇性地沈積在移除該另一操作晶圓之半導體基體後暴露的該頂表面上。
如果欲接著實行直接接合以接合該半導體晶圓202或601與該半導體晶圓201或602，則可在703或704之後使該半導體晶圓202或601平面化。另一方面，如果欲實行一黏著接合，則可不必平面化。
與702-704分開地，製備該半導體晶圓201或602(在705)。這製備可包括形成(在706)該接合層206或612且，對於依據第2圖之實施例而言，如上述地藉由任何適當方法或依任何順序形成(在707)該富阱層214。
在708，接合該操作晶圓201或602與該半導體晶圓202或601之頂表面。在對一給定情形為適當之情形下，該接合可以是一直接氧化物-氧化物接合，一靜電接合等。因此，對於依據第2圖之實施例而言，即使該富阱層214可在該半導體晶圓202中形成該主動層203之前，當時或之後的任何時間形成在該操作晶圓201中，該富阱層214也要一直到該主動層203形成後才會附加在該結構200上。
在709，實質地移除或薄化該半導體晶圓202或601之初始下方，或背側，部份(例如一半導體基體)。大部份之半導體基體可藉由背側研磨移除。該半導體基體之一最後部份可藉由一濕式蝕刻，選擇性化學機械拋光(CMP)，一乾式蝕刻等移除，留下至少該主動裝置層207或607(或該絕緣層204或604，如果它是該初始半導體晶圓202或601之一部份的話)。對於使用一體半導體晶圓之實施例而言，使用對P+材料具有高選擇性之一濕式化學蝕刻(例如EDP，KOH或TMAH)移除該初始下方基體至該P+層(如上所述)。該蝕刻可以是化學的或電化學的。此外，P+層係使用研磨、拋光、CMP、乾式蝕刻或非選擇性濕式蝕刻之任何組合選擇性地移除。該P+層之厚度將只有數微米，因此可得到一均勻性比如果機械式地薄化該半導體晶圓202或601好得多之剩餘較薄(例如，小於1μm)半導體膜。此外，在709移除/薄化各種層或材料後，在該新暴露表面上沈積一(多數)鈍化介電層以減少由於水氣及離子污染物侵入造成之影響。
在710，為任何頂或背側連接形成圖案化接頭及金屬化(依需要，例如頂或底電極及接頭等)。在711，實行各種鈍化沈積技術且形成多數墊開口，因此整個積體電路晶片可以凸塊、柱或其他後加工金屬化大致完成。該方法700接著在712結束。
第8圖顯示用以製造依據本發明之某些實施例之一積體電路晶片之至少一部份(例如類似於第3或4圖之結構300或400)之一方法800的流程圖。但是，應了解的是該特定方法800只是為了達到說明之目的且其他實施例(除了特別提及之替代實施例)可包括具有其他獨立步驟或一不同順序或多數步驟之組合的其他方法或多數方法且仍在本發明之範疇內。
在開始時(在801)，該半導體晶圓301或401係在802製備且該主動層303或403係在803形成。例如，如以上對於一絕緣體上覆半導體晶圓或一體半導體晶圓所述地，802與803可分別類似於702與703。此時，如果欲在該半導體晶圓301或401與該操作晶圓302或402之間(例如透過該金屬接頭321)建立一電氣連接，則該半導體晶圓301或401具有暴露之金屬，且該金屬表面與一頂介電表面共平面。
或者，該富阱層312或412可如下所述地形成(在804)在該半導體晶圓301或401之頂部上，類似於如上所述地形成該富阱層606(在704)，而不是在該操作(或第二半導體)晶圓302或402中形成該富阱層312或412。在這情形下，由於該主動層303或403係在該富阱層312或412之前形成，故該富阱層312或412不受形成該主動層303或403之程序影響。此外，由於該主動層310或410係在該半導體晶圓301或401接合之前形成在該操作晶圓302或402中，該富阱層312或412亦不受該主動層310或410之程序影響。
如果該富阱層312或412係藉由層轉移技術附加(在804)，則另外地加工另一操作晶圓以形成該富阱層312或412及任何相鄰介電或絕緣層。在這情形下，例如，該富阱層312或412可以是在基體上之介電體上的多結晶半導體或在基體上之介電體上的經損傷單結晶頂半導體。在接合該另一操作晶圓與該半導體晶圓301或401後，可例如，如在此所述用以移除半導體基體材料地移除該另一操作晶圓之基體。在該富阱層312或412下方之該介電層係選擇性地留在原位。此外，另一介電層係選擇性地沈積在移除該另一操作晶圓之半導體基體後暴露的該頂表面上。
與802-804分開地，如以上對於一絕緣體上覆半導體晶圓或一體半導體晶圓所述地，例如類似於702或802，製備該半導體晶圓302或402(在805)。如果該富阱層312或412未在804形成，則由於該富阱層312或412係在該主動層310或410下方，故該富阱層312或412可在該主動層310或410形成之前選擇性地形成(在806)。由於該主動層303或403係在與該操作晶圓302或402接合之前形成在該半導體晶圓301或401，故該富阱層312或412不受形成該主動層303或403之程序影響。但是，由於隨後形成該主動層310或410會使該富阱層312或412劣化，故該富阱層312或412可如下所述地在該主動層310或410形成(在807)後由該操作晶圓302或402之背側形成。
該主動層310或410係在807形成。取決於情況或實施例，該主動層310或410可具有主動裝置，被動裝置或兩者。該主動層310或410(或該操作晶圓302或402整體)可具有與該主動層303或403(或半導體晶圓301或401整體)類似或不同材料層順序。此外，不論用以形成該主動層303或403之晶圓種類或方法為何，該主動層310或410可取決於加工之絕緣體上覆半導體晶圓(例如包括一基體、一埋氧化物及裝置半導體材料之多數層)或體半導體晶圓(例如包括一輕摻雜基體、一在表面摻雜P+之半導體層及裝置半導體材料之多數層)種類。
在808，一第二操作晶圓(未顯示)至少在該主動層310或410形成後且選擇性地在該富阱層312或412後與該操作晶圓302或402之一頂表面接合。依據情況或實施例，該第二操作晶圓可以是永久的或暫時的。
在809，實質地移除或薄化該半導體晶圓302或402之初始下方，或背側，部份(例如一半導體基體)。在某些方面，這移除可類似於以上709。大部份之半導體基體可藉由背側研磨移除。該半導體基體之一最後部份可藉由一濕式蝕刻，選擇性化學機械拋光(CMP)，一乾式蝕刻等移除。如果該剩餘半導體材料不是一重要參數，則一機械停止層就足夠了。
如果該富阱層312或412(或該接合層311或411)已形成(在806)在該操作晶圓302或402中，則移除/薄化該下方部份在此時停止。另一方面，如果該富阱層312或412尚未存在，則該移除/薄化至少在該主動裝置層315或415停止(或該絕緣層313或413，如果它是該初始操作晶圓302或402之一部份)。
如果該富阱層312或412在804或806尚未形成，則該富阱層312或412可在810形成。在這情形下，由於該操作晶圓302或402之下方部份已移除或薄化，則該富阱層312或412可形成在該操作晶圓302或402之背側上。該富阱層312或412可因此藉由任何適當方法形成。如果該富阱層312或412係如對於第5圖所示地藉由一雙層轉移或晶圓接合技術形成，則可在該操作晶圓302或402與該半導體晶圓301或401接合之前移除或薄化該下方基體層510。
此外，在這情形下，由於該主動層310或410係在該富阱層312或412附加在該操作晶圓302或402上之前形成，所以該富阱層312或412不受形成該主動層310或410之程序影響。此外，由於該主動層303或403在與該操作晶圓302或402接合之前形成在該半導體晶圓301或401中，所以該富阱層312或412亦不受形成該主動層303或403之程序影響。
在接合該操作晶圓302或402與該半導體晶圓301或401之前，該接合層311或411可形成在該操作晶圓302或402之背側上(或在該半導體晶圓301或401之頂側上)。此外，如果欲在該半導體晶圓301或401與該操作晶圓302或402之間(例如透過該金屬接頭321)建立一電氣連接，則加工該操作晶圓302或402之背側以形成與該底介電表面共平面之多數金屬表面。接著在811接合該操作晶圓302或402與該半導體晶圓301或401。如果欲在該半導體晶圓301或401與該操作晶圓302或402之間建立一電氣連接，則接合可以是金屬對金屬，以及介電體對介電體。
在812，可由該操作晶圓302或402之頂側移除該第二操作晶圓。但是，如果需要具有用於該結構300或400之背側電氣連接(例如焊料球、凸塊、柱等)，則該第二操作晶圓可永久地留在原位且可移除或薄化該基體層305或405之一下方部份(在813)。
該方法800可選擇性地重覆805-812以堆疊多數另外之主動層在該結構300或400上。各另外之主動層可具有一在它與前一下方主動層之間的富阱層。此外，在兩個其他主動層之間的多數主動層可具有該金屬接頭321或該半導體通孔連接部421以電氣連接該等兩個其他主動層中之至少一其他主動層。
在814，為任何頂或背側連接形成圖案化接頭及金屬化(依需要，例如頂或底電極及接頭等)。在某些實施例中，亦可由該暴露頂或背側表面穿過其中一主動層403或410至另一主動層403或410選擇性地蝕刻多數材料層；藉此在該金屬互連層407或416中透過一深孔或溝槽暴露金屬(例如金屬側壁及/或架)。該孔或溝槽可以金屬填滿以形成該半導體通孔連接部421，以便將該等主動層403與410互相連接在一起且選擇性地提供由在該結構400外部之一來源至該等主動層403及/或410的一電氣連接。
在815，實行各種鈍化沈積技術且形成多數墊開口，因此整個積體電路晶片可以凸塊、柱或其他後加工金屬化大致完成。該方法800接著在816結束。
上述本發明之某些實施例展現的一有利點是該富阱層214、312、412、511或606之效率大致不會因進一步半導體加工而降低。如上所述，在本發明之特定實施例中，該富阱層214、312、412、511或606係在該半導體晶圓202、301、401、501或601已進行主動層加工後形成在該半導體晶圓202、301、401、501或601之頂表面上或由該操作晶圓201、302、402、502或602提供。藉由在該主動層加工完成後導入該富阱層214、312、412、511或606，可保持該富阱層214、312、412、511或606之效率至一較大程度。雖然該接合程序將有時需要高溫，但是這些程序通常只需要200℃至400℃之溫度，這將在存在該富阱層214、312、412、511或606中之阱數目上具有一更良好之效果。
上述本發明之某些實施例展現的一有利點是該富阱層214、312、412、511或606不會妨礙該絕緣層204、304、313、404、413、504或604及該主動層203、303、310、403、410、503或603之製造及成分。在習知方法(例如第1圖)中，該富阱層(例如在區域110中)係形成在該絕緣層102下方且該絕緣層102接著成長或沈積在該區域110中之該富阱層之頂部上。該絕緣層之均勻性對於在整個結構之主動層中之主動裝置之效能是非常重要的。又，如果在一層轉移結構中使用該絕緣層，則該絕緣層之均勻性將影響整個結構之表面的平坦性，且整個結構之表面之平坦性對於晶圓接合是重要的。由於加諸該絕緣層之嚴格限制，該富阱層亦必須非常平坦或必須使用多數其他有效製造程序以便在該絕緣層形成在富阱層上時修正在該絕緣層中之不平度。此外，在該絕緣層中之針孔會由於它們對該主動層中之裝置之效能的影響而造成巨大損害。在一稍後階段導入該富阱層避免這兩個問題。首先，相較於該絕緣層之均勻性，該接合層之均勻性對該主動層中之電路的效能有一更小之影響，因此相較於習知技術，關於這兩層使用之製造方法可以明顯地放寬。此外，如果該富阱層在為該接合層之一部份之任一絕緣層中造成多數針孔，它們將不會影響該電路，因為該半導體晶圓之頂表面亦大致被覆蓋在將屏蔽位在其中之電路之一絕緣體中。
在本發明之某些實施例中，在該方法700或800上之多數變化可被用來產生具有多數富阱層之多數結構。用以產生具有多數富阱層之一結構的方法流程可以非常類似於上述所述者。在本發明之某些實施例中，該方法700或800可以在該絕緣層204、304、404或604下方提供具有一富阱層之一半導體晶圓開始。因此，該最後層轉移結構200、300、400或600將具有一頂側(或中間)富阱層214、312、412或606及一背側富阱層(未顯示)。
雖然已對於本發明之特定實施例主要地說明本發明之實施例，但是其他變化也是可能的。所述系統之各種組態可以取代，或附加於在此提出之組態來使用。例如，可在所述層之間適當處設置多數另外之鈍化及絕緣層。就另一例子而言，多數構態係大致參考多數矽基體說明，但是可使用任何種類之半導體材料來取代矽。
所屬技術領域中具有通常知識者可了解前述說明只是舉例，而不是要限制本發明。在揭露中沒有任何內容會表示本發明受限於在一單一晶圓上實施之系統。在揭露中沒有任何內容會表示本發明受限於需要一特殊形式之半導體加工之系統或積體電路。大致上，所示之任何圖只是要表示一種可能之組態，且許多變化是可能的。所屬技術領域中具有通常知識者亦可了解符合本發明之方法及系統適合使用在廣大範圍之包含任何與功率元件相關的應用中。
雖然說明書已對於本發明之特定實施例詳細地說明過了，但是所屬技術領域中具有通常知識者應了解的是，在了解前述說明後，可輕易地想出對這些實施例之改變、變化及等效物。對本發明之這些及其他修改及變化可在不偏離更特別地在附加申請專利範圍中提出之本發明之精神與範疇的情形下，由所屬技術領域中具有通常知識者實施。
100．．．絕緣體上覆半導體結構
101．．．基體層
102．．．絕緣層
103．．．主動層
104．．．主動裝置層
105．．．金屬互連層
106．．．金屬線
107．．．電晶體
108．．．頂表面
109．．．底表面
110．．．區域；似通道層
200．．．結構
201．．．操作晶圓
202．．．半導體晶圓
203．．．主動層
204．．．絕緣層
205．．．操作基體層
206．．．接合層
207．．．主動裝置層
208．．．金屬互連層
209．．．金屬線
210．．．電晶體
211．．．底暴露表面
212．．．頂暴露表面
213．．．背側
214．．．富阱層
215．．．閘極區域
216．．．本體/通道區域
300．．．結構
301．．．半導體晶圓
302．．．操作(或第二半導體)晶圓
303．．．主動層
304．．．絕緣層
305．．．基體層
306．．．主動裝置層
307．．．金屬化或金屬互連層
308．．．電晶體
309．．．金屬線
310．．．主動層
311．．．接合層
312．．．富阱層
313．．．下方絕緣層
314．．．上方絕緣層
315．．．主動裝置層
316．．．金屬化或金屬互連層
317．．．電晶體
318．．．金屬線
319．．．底暴露表面
320．．．頂暴露表面
321．．．金屬接頭
400．．．層轉移結構
401．．．半導體晶圓
402．．．操作晶圓
403．．．主動層
404．．．絕緣層
405．．．絕緣層
407．．．金屬互連層
409．．．金屬線
410．．．主動層
411．．．接合層
412．．．富阱層
413．．．絕緣層
414．．．絕緣層
415．．．主動裝置層
416．．．金屬互連層
418．．．金屬線
421．．．半導體通孔連接部
500．．．層轉移結構
501．．．半導體晶圓
502．．．操作晶圓
503．．．主動層
504．．．絕緣層
505．．．主動裝置層
506．．．金屬化或金屬互連層
507．．．主動裝置
508．．．金屬線
509．．．接合層
510．．．基體層
511．．．富阱層
512．．．頂表面
513．．．底表面
514．．．頂表面
600．．．層轉移結構
601．．．半導體晶圓
602．．．操作晶圓
603．．．主動層
604．．．下方絕緣層
605．．．上方絕緣層
606．．．富阱層
607．．．主動裝置層
608．．．金屬化或金屬互連層
609．．．金屬線
611．．．基體層
612．．．接合層
613．．．底表面
614．．．頂表面
700．．．方法
800．．．方法
第1圖是一習知絕緣體上覆半導體結構之簡化橫截面圖。
第2圖是一第一積體電路(IC)晶片之一部份的簡化橫截面圖，其中顯示結合本發明之一實施例之結構例。
第3圖是一第二積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第4圖是一第三積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第5圖是一第四積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第6圖是一第五積體電路晶片之一部份的簡化橫截面圖，其中顯示結合本發明之另一實施例之結構例。
第7圖是依據本發明之實施例，用以製造第2與6圖中所示結構之一或多個結構之一方法例的簡化流程圖。
第8圖是依據本發明之實施例，用以製造第3與4圖中所示結構之一或多個結構一方法例的簡化流程圖。
200．．．結構
201．．．操作晶圓
202．．．半導體晶圓
203．．．主動層
204．．．絕緣層
205．．．操作基體層
206．．．接合層
207．．．主動裝置層
208．．．金屬互連層
209．．．金屬線
210．．．電晶體
211．．．底暴露表面
212．．．頂暴露表面
213．．．背側
214．．．富阱層
215．．．閘極區域
216．．．本體/通道區域

Claims (30)

  1. 一種用於形成一積體電路晶片之方法，包含：形成用於一積體電路晶片之一主動層，該主動層包括一主動裝置層及一金屬互連層；及在該主動層上方形成一富阱層。
  2. 如申請專利範圍第1項之方法，更包含：藉由植入損傷、輻射損傷及機械損傷中之一者形成該富阱層。
  3. 如申請專利範圍第1項之方法，更包含：在該主動層形成後形成該富阱層。
  4. 如申請專利範圍第1項之方法，更包含：在一半導體晶圓中形成該主動層；在一操作晶圓中形成該富阱層；及接合該操作晶圓與該半導體晶圓。
  5. 如申請專利範圍第4項之方法，更包含：在該操作晶圓上形成一接合層；及在該接合層形成後形成該富阱層。
  6. 如申請專利範圍第4項之方法，更包含：接合該操作晶圓與該半導體晶圓之一頂側；及移除在該半導體晶圓之一背側上之一半導體基體的至少一部份。
  7. 如申請專利範圍第4項之方法，更包含：在接合該操作晶圓與該半導體晶圓之前在該操作晶圓中形成該富阱層。
  8. 如申請專利範圍第4項之方法，更包含：在該操作晶圓中形成一第二主動層；在該第二主動層下方形成在該操作晶圓中之該富阱層；及接合該操作晶圓與該半導體晶圓之一頂側。
  9. 如申請專利範圍第8項之方法，其中在該操作晶圓中形成該富阱層之步驟更包含：接合一第二操作晶圓與該操作晶圓之一頂側；移除在該操作晶圓之一背側上之一基體的至少一部份；在一第三操作晶圓中形成該富阱層；及接合該第三操作晶圓與該操作晶圓之該背側。
  10. 如申請專利範圍第4項之方法，更包含：照射該操作晶圓以便藉由輻射損傷形成該富阱層。
  11. 如申請專利範圍第10項之方法，更包含：在該操作晶圓上形成一接合層；及在該接合層形成後照射該操作晶圓以便形成該富阱層。
  12. 如申請專利範圍第10項之方法，更包含：照射該操作晶圓以便在多數晶圓被一起照射之一批式程序中形成該富阱層。
  13. 如申請專利範圍第4項之方法，更包含：在該主動層形成後接合該操作晶圓與該半導體晶圓。
  14. 如申請專利範圍第1項之方法，更包含：在一半導體晶圓中形成該主動層及該富阱層；及在該富阱層上方接合一操作晶圓與該半導體晶圓。
  15. 一種積體電路晶片，包含：一主動層，其包括一主動裝置層及一金屬互連層；及一富阱層，其設置在該主動層上方。
  16. 如申請專利範圍第15項之積體電路晶片，其中：該富阱層係藉由植入損傷、輻射損傷及機械損傷中之一者形成該富阱層。
  17. 如申請專利範圍第15項之積體電路晶片，更包含：該富阱層係在該主動層形成後附加在該積體電路晶片上。
  18. 如申請專利範圍第15項之積體電路晶片，更包含：一半導體晶圓，其包含該主動層；及一操作晶圓，其與該半導體晶圓接合，且該操作晶圓包含該富阱層。
  19. 如申請專利範圍第18項之積體電路晶片，其中：該操作晶圓更包含一接合層；且該富阱層係在該接合層形成後形成。
  20. 如申請專利範圍第18項之積體電路晶片，其中：該操作晶圓係與該半導體晶圓之一頂側接合；且一半導體基體之至少一部份已由該半導體晶圓之一背側移除。
  21. 如申請專利範圍第18項之積體電路晶片，其中：該富阱層係在該操作晶圓與該半導體晶圓接合之前形成在該操作晶圓中。
  22. 如申請專利範圍第18項之積體電路晶片，其中：該操作晶圓更包含一第二主動層；該富阱層係在該操作晶圓中之該第二主動層下方；且該操作晶圓係與該半導體晶圓之一頂側接合。
  23. 如申請專利範圍第22項之積體電路晶片，其中：該富阱層係形成在一第二操作晶圓中，且該第二操作晶圓與該操作晶圓之一背側接合。
  24. 如申請專利範圍第18項之積體電路晶片，其中：該富阱層係藉由輻射損傷形成在該操作晶圓中。
  25. 如申請專利範圍第24項之積體電路晶片，其中：該操作晶圓更包含一接合層；且該富阱層係在該接合層形成後藉由輻射損傷形成。
  26. 如申請專利範圍第24項之積體電路晶片，其中：該操作晶圓被照射以便在多數晶圓被一起照射之一批式程序中形成該富阱層。
  27. 如申請專利範圍第18項之積體電路晶片，其中：該操作晶圓係在該主動層形成後與該半導體晶圓接合。
  28. 如申請專利範圍第15項之積體電路晶片，更包含：一半導體晶圓，其包含該主動層及該富阱層；及一操作晶圓，其在該富阱層上方與該半導體晶圓接合。
  29. 一種積體電路晶片，包含：一半導體晶圓，其具有一主動層，且該主動層包括一主動裝置層及一金屬互連層；及一操作晶圓，其在該主動層形成後與該半導體晶圓之一頂側接合，該操作晶圓具有一富阱層，且該富阱層係在該操作晶圓與該半導體晶圓接合之前形成。
  30. 如申請專利範圍第29項之積體電路晶片，其中：前述主動層是一第一主動層；該操作晶圓更具有一第二主動層，且該第二主動層包括一第二主動裝置層及一第二金屬互連層；且該富阱層係在該等第一與第二主動層之間。
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