JP6344271B2 - 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法 - Google Patents
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Description
また、多結晶シリコン層は下部に位置するベースウェーハの反転防止の為に堆積されており、SOI基板全体の物理的反りや歪みの兼ね合いから1μmから2μm程度の厚さが用いられている。
第1の問題は、n型の半導体で比抵抗が1kΩ・cmのリンの不純物濃度は3×1012/cm2程度、p型の半導体で比抵抗が1kΩ・cmのボロンの不純物濃度は1×1013/cm2程度と極めて低く、ベースウェーハ自体が含む酸素で発生するドナーによる影響で熱処理により比抵抗が変化し易いという欠点を持つことである。この比抵抗の変動は、ベースウェーハの酸素濃度を低く規定することと、半導体プロセスで使用する熱処理温度の設定である程度回避は可能となってきている。
図8の従来例の貼り合わせ半導体基板44において、ベースウェーハ31は500Ω・cmを超え、好ましくは1kΩ・cmから3kΩ・cm以上の比抵抗を有する。誘電体薄膜33がベースウェーハ31上に形成され、しかる後に多結晶シリコン層34が堆積等の方法で形成される。誘電体薄膜33は、自然酸化膜層とは異なる急速熱酸化(Rapid Thermal Oxidation)やドライ熱酸化等の方法で形成された、自然酸化膜よりも密度が高く、上に位置する多結晶シリコン層の再結晶化を防止する、または少なくとも実質的に遅らせる働きを成し、その厚さは0.5nmから10nmの間の厚さを有するものである。一般的に、イオン注入剥離法(スマートカット(登録商標)法)と呼ばれる貼り合わせ手法によれば、別のウェーハからの貼り合わせにより、第二誘電体層35と単結晶シリコン層36が多結晶シリコン層34の上に貼り合わせられ、多結晶シリコン層34の下層に誘電体薄膜33を有するTrap−rich型のSOI基板が完成する。図8において、多結晶シリコン層34と第二誘電体層35の間が貼り合わせ面48になっている。
前記貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、該ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、前記単結晶シリコン層とをこの順に有し、前記多結晶シリコン層と前記第二誘電体層の間が貼り合わせ面になっているものであり、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハを提供する。
このようにキャリアトラップ層を多結晶シリコン層とすることで、図8に示した従来の貼り合わせ半導体ウェーハに比べて、多結晶シリコン層の合計の厚みが厚くなっており、その分だけ高周波の歪みや回り込み信号を少なくすることができる。また、前述のように4kΩ・cm以上の比抵抗を有するベースウェーハを安定に結晶成長させることは困難であるが、多結晶シリコン層は、シリコンのエピタキシャル装置で堆積温度等を制御することで、比較的容易に10kΩ・cm前後の高い比抵抗を実現できる。そのような多結晶シリコン層が第一誘電体層を挟んで2段に積層されているので、高周波集積回路の高周波特性を良くすることができる。
このようにキャリアトラップ層をイオン注入層とすることで、イオン注入層に形成された欠陥がベースウェーハ内の自由キャリアをトラップするので、自由キャリアのライフタイムは極めて短く、ベースウェーハのキャリアトラップ層側に反転層が形成されずに比抵抗が電位によって変動するのを防ぐことができる。また、多結晶シリコン層を1層とすることで、製造プロセスが簡略化され、貼り合わせ半導体ウェーハの平坦度も改善される。
このような比抵抗のベースウェーハであれば製造が比較的容易なため、大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
シリコン単結晶からなるベースウェーハを準備する工程と、
該ベースウェーハより上に第一誘電体層を形成する工程と、
該第一誘電体層上に多結晶シリコン層を形成し、該多結晶シリコン層の表面を研磨する工程と、
シリコン単結晶からなるボンドウェーハを準備する工程と、
該ボンドウェーハの表面に第二誘電体層を形成する工程と、
前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの第二誘電体層とが接するように、前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程を有し、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層を形成する工程を有することを特徴とする貼り合わせ半導体ウェーハの製造方法を提供する。
このようにキャリアトラップ層として多結晶シリコン層を堆積することで、高い比抵抗の多結晶シリコン層を第一誘電体層を挟んで2段に積層することができるので、貼り合わせ半導体ウェーハに形成した高周波集積回路の高周波の歪みや回り込み信号を小さくすることができる。
このようにキャリアトラップ層としてイオン注入層を形成することで、ベースウェーハに反転層が形成されずに、比抵抗が電位によって変動するのを防ぐことができる。また、多結晶シリコン層を1層とすることで、製造プロセスが簡略化され、貼り合わせ半導体ウェーハの平坦度も改善される。
このような比抵抗のベースウェーハであれば製造が比較的容易なため、大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
以下、本発明の実施形態1の貼り合わせ半導体ウェーハについて、図1を参照しながら説明する。
図1は、本発明の実施形態1の貼り合わせ半導体ウェーハ14を示す断面図である。本発明の実施形態1の貼り合わせ半導体ウェーハ14において、ベースウェーハ1は比抵抗が100Ω・cm以上であり、好適には500Ω・cm以上、より好適には1kΩ・cm以上の値を有しており、いわゆる高比抵抗基板と呼ばれているシリコンの単結晶基板である。ベースウェーハの比抵抗の値は、1kΩ・cmから4kΩ・cmぐらいの値であれば所定の比抵抗値を狙った結晶引き上げが可能で、高比抵抗基板の製造が生産性と安定性に富みしかも安価であるという特徴がある。しかしながら、4kΩ・cm以上の比抵抗となると所定の比抵抗値を狙えるわけではなく、結晶引き上げを行なってみないと比抵抗の値がどの値に落ちつくかは不確定要素が高く、結果的に価格が高くなっているのが現状である。
第二誘電体層5と単結晶シリコン層6は、別の基板(ボンドウェーハ)からの貼り合わせ、いわゆるスマートカット法により、貼り合わせと剥離が行なわれTrap−rich型のSOI基板が完成する。
具体的には、例えば、CZ(Czochralski)法を用いて、原料シリコン融液中に所定の量のドーパントを投入することで、比抵抗が1kΩ・cm程度のシリコン単結晶インゴットを育成し、このシリコン単結品インゴットをスライスして薄い円板状に加工した後、面取り、ラッピング、エッチング、研磨等の種々の工程を経て鏡面状のウェーハ(鏡面ウェーハ)に仕上げることにより、ベースウェーハ1を準備する(図2(d)を参照)。
この時、本発明ではCZ単結晶の狙い比抵抗を 1kΩ・cm程度としてシリコン単結晶を育成するので、4kΩ・cm を超える比抵抗を狙いとする場合に比べて格段に抵抗率の制御が容易であり、シリコン単結晶製造の歩留まりを向上させることができる。
次に、ベースウェーハ1の多結晶シリコン層4の研磨面と、ボンドウェーハの誘電体膜(酸化膜)12とが接するように、ベースウェーハ1とボンドウェーハ11とを貼り合わせる(ベースウェーハとボンドウェーハとを貼り合わせる工程、図2(f)を参照)。
以下、本発明の実施形態2の貼り合わせ半導体ウェーハについて、図3を参照しながら説明する。図3は、本発明の実施形態2の貼り合わせ半導体ウェーハを示す断面図である。図3に示した、貼り合わせ半導体ウェーハ24の基本的構造、その特性とその効果については、図1に示した本発明の実施形態1の貼り合わせ半導体ウェーハ14と共通な部分が多いので、異なる点について以下に説明する。
イオン注入法ではアルゴンやヘリウムや酸素などの原子のイオンをベースウェーハ1に注入するが、他の原子のイオンを注入しても同様の効果が得られる。このキャリアトラップ層(イオン注入層)7の作用であるが、キャリアトラップ層(多結晶シリコン層)2の作用と同様に、イオン注入によりベースウェーハ1の表層部に形成される多数の欠陥が自由キャリアを捕獲する準位を形成し、例えば電子トラップとして機能する。そのため、自由キャリアのライフタイムは極めて短く、ベースウェーハ1の主面側に反転層が形成されず比抵抗が電位によって変動しないという効果がある。結果として、ベースウェーハ1の比抵抗が高いことによる、高周波の歪み及び回り込み信号が小さく、高周波特性が優れているという効果は維持される。
図5において、能動領域AとしてMOS型トランジスタをシリコン層6に拡散等により形成してある。ドレイン領域とソース領域にはメタル電極Mがオーミックコンタクトし、ソースSとドレインD間に電流が流れる。チャンネル上にはゲート酸化膜10とゲートGが形成されこの電流を制御する。
尚、図5では本発明の実施形態1の貼り合わせ半導体ウェーハ14を用いてデバイスを形成する例を示したが、本発明の実施形態2の貼り合わせ半導体ウェーハ24を用いても同様にデバイスを形成することができ、同様な効果が得られる。
図6は、本発明の実施形態1の貼り合わせ半導体ウェーハ14の比抵抗の深さ方向の分布を示す図である。また、図7は前述のように従来例の貼り合わせ半導体ウェーハ44の比抵抗の深さ方向の分布を示す図である。それぞれの比抵抗の深さ方向の分布を示すグラフの上部には、貼り合わせ半導体ウェーハの簡略化した断面図も示し、どの部分の比抵抗がグラフに示されているかが対比して明確に分かるように図示してある。
尚、以上では本発明の実施形態1の貼り合わせ半導体ウェーハ14の比抵抗の深さ方向の分布について説明したが、本発明の実施形態2の貼り合わせ半導体ウェーハ24においても、同じような比抵抗の深さ方向の分布が得られ、同様の効果を得ることができる。
具体的には、シリコン単結晶からなるベースウェーハ1を有し、ベースウェーハより上に第一誘電体層3と、多結晶シリコン層4と、第二誘電体層5と、単結晶シリコン層6とをこの順に有し、ベースウェーハ1と第一誘電体層3の間にキャリアトラップ層(2又は7)が形成された貼り合わせ半導体ウェーハにおいて、例えば第一誘電体層3を10nm以上数μm以下とすることで多結晶シリコン層4の単結晶化を防止できるだけでなく、意図しない不純物のベースウェーハ1への拡散障壁として確実に機能する。第一誘電体層3の直下にはキャリアトラップ層(2又は7)が位置しており、自由キャリアをトラップする機能を果たし、反転層45を形成させない効果がある。従って、特性が安定で歩留まりが良いので大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
(実施例1、2)
表1に記載した条件で図1及び図3の構造を有する本発明の実施形態1及び2の貼り合わせ半導体ウェーハ(14及び24)を作製し、表層のシリコン単結晶層(SOI層)6に高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて二次高調波の特性を評価し、結果を表1中に併記した。尚、二次高調波は小さいほど、デバイスの特性が優れていることを示している。また、高周波集積回路デバイスを製造した貼り合わせ半導体ウェーハのベースウェーハ表面の比抵抗についても測定を行い、その結果も表1中に併記した。
図8に示した従来例の構造を有する貼り合わせ半導体ウェーハ44を表2に記載した条件で作製し、表層のシリコン単結晶層(SOI層)36に高周波集積回路デバイスを製造した。
製造したデバイスの二次高調波の特性を評価し、結果を表2中に併記した。また、高周波集積回路デバイスを製造した貼り合わせ半導体ウェーハのベースウェーハ表面の比抵抗についても測定を行い、その結果も表2中に併記した。
4…多結晶シリコン層、 5…第二誘電体層、 6…単結晶シリコン層、
7…キャリアトラップ層、 9…埋め込み溝、 10…ゲート酸化膜、
11…ボンドウェーハ、 12…誘電体膜、 13…イオン注入層、
14…貼り合わせ半導体ウェーハ、 16…剥離面、 17…剥離ウェーハ、
18…貼り合わせ面、 24…貼り合わせ半導体ウェーハ、 31…ベースウェーハ、
33…誘電体薄膜、 34…多結晶シリコン層、 35…第二誘電体層、
36…単結晶シリコン層、 44…貼り合わせ半導体ウェーハ、 45…反転層、
48…貼り合わせ面、 A…能動領域、 B…その他デバイス領域、 D…ドレイン、
G…ゲート、 M…メタル電極、 S…ソース。
Claims (8)
- 主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハであって、
前記貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、該ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、前記単結晶シリコン層とをこの順に有し、前記多結晶シリコン層と前記第二誘電体層の間が貼り合わせ面になっているものであり、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハ。 - 前記キャリアトラップ層が前記ベースウェーハ上に堆積された多結晶シリコン層であることを特徴とする請求項1に記載の貼り合わせ半導体ウェーハ。
- 前記キャリアトラップ層が前記ベースウェーハ内にイオン注入することで形成されたイオン注入層であることを特徴とする請求項1に記載の貼り合わせ半導体ウェーハ。
- 前記ベースウェーハの比抵抗が4kΩ・cm以下であることを特徴とする請求項1から請求項3のいずれか一項に記載の貼り合わせ半導体ウェーハ。
- 主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハの製造方法であって、
シリコン単結晶からなるベースウェーハを準備する工程と、
該ベースウェーハより上に第一誘電体層を形成する工程と、
該第一誘電体層上に多結晶シリコン層を形成し、該多結晶シリコン層の表面を研磨する工程と、
シリコン単結晶からなるボンドウェーハを準備する工程と、
該ボンドウェーハの表面に第二誘電体層を形成する工程と、
前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの第二誘電体層とが接するように、前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程を有し、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層を形成する工程を有することを特徴とする貼り合わせ半導体ウェーハの製造方法。 - 前記キャリアトラップ層を前記ベースウェーハ上に多結晶シリコン層を堆積することで形成することを特徴とする請求項5に記載の貼り合わせ半導体ウェーハの製造方法。
- 前記キャリアトラップ層として、前記ベースウェーハ内にイオン注入層を前記第一誘電体層を貫通してイオン注入をすることで形成することを特徴とする請求項5に記載の貼り合わせ半導体ウェーハの製造方法。
- 前記準備するベースウェーハの比抵抗を4kΩ・cm以下とすることを特徴とする請求項5から請求項7のいずれか一項に記載の貼り合わせ半導体ウェーハの製造方法。
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