TW201703105A - 貼合式半導體晶圓以及貼合式半導體晶圓的製造方法 - Google Patents

貼合式半導體晶圓以及貼合式半導體晶圓的製造方法 Download PDF

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Abstract

本發明係提供一種貼合式半導體晶圓，在主要表面上具有單晶矽層，其中該貼合式半導體晶圓具有一自單晶矽所構成的基底晶圓及具有依序向上地位於該基底晶圓上的第一介電質層、多晶矽層、第二介電質層及該單晶矽層，並且該多晶矽層與該第二介電質層之間構成為貼合面，以及該基底晶圓與該第一介電質層之間形成有載體陷阱層。藉此提供能避免掉Trap-rich型的SOI基板中由於BOX氧化膜之中的電荷的影響或雜質所導致的基底晶圓的電阻率的低下，並使高頻的基本訊號的失真及一電路向其它電路的環繞訊號變少，並且量產性為優良的貼合式半導體晶圓。

Description

貼合式半導體晶圓以及貼合式半導體晶圓的製造方法
本發明係關於用為製造高頻積體電路的貼合式半導體晶圓以及該貼合式半導體晶圓的製造方法。
以行動電話為代表的通訊機器，係為追求將對應於相異通訊方式及相異頻率的通訊功能予以一體化於同一機器內，並且對於更進一步的高功能化與小型化的需求更為顯著地強烈。例如，係有在半導體的單一晶片上構成有由：以進行數位或高頻類比等訊號處理的電晶體為代表的主動元件區塊；以及以電阻或是電容或是感應器為代表的被動元件，所組合而成的電路。特別是，在高頻積體電路的內部所處理的訊號強度包含有：收訊用的非常微弱的訊號（例如-100dBm程度的訊號強度），也有發訊用的大訊號（例如+10dBm程度的訊號強度），為了使其如同電路設計一般地作動，於高頻積體電路的半導體基板上必須在使基本訊號的訊號失真為少的同時，並減少使電路所處理的訊號向鄰近的其它的電路造成環繞或相互干擾。
再者，用於高頻積體電路而以電阻、電容或是電感為代表的被動元件，在電阻損失部分及浮動電容部分係為小，若構成電路時的Q值（Q-factor）為不高，則不僅無法以高頻來動作，且將增加損失且增加消耗電流，因此由於難以藉由行動電話等的攜帶型機器中的電池進行長時間動作的緣故，所以被動元件的電阻損失部分及雜散電容部分必須為極小值。
在此些高頻積體電路中，貼合式半導體晶圓（具有由矽單晶所構成的基底晶圓、基底晶圓上的多晶矽層（亦稱為Trap-rich層）、多晶矽層上的介電層、及介電層上的單晶矽層），也被稱為Trap-rich型SOI（Silicon on Insulator）基板，近年來成為被實用化且被大量使用的狀況。用於此情況的基底晶圓的電阻率，由於會有電阻率越高，則高頻的失真與環繞訊號會越少之故，所以自基底晶圓的量產性的觀點，一般使用1kΩ‧cm至4kΩ‧cm左右的晶圓。於此，高頻失真及環繞訊號為較少係指：藉由測定二次諧波特性（包含基本頻率的兩倍的頻率成分的比例）而確認出二次諧波為小。再者，多晶矽層係為了防止位於底部的基底晶圓的翻轉而堆積，並且根據SOI基板整體的扭曲及失真的平衡而使用1μm至2μm程度的厚度。
關於基底晶圓的電阻率的值與其量產性，係有電阻率越低則雜質的控制越為容易的緣故，因此能大量生產目標電阻率的基板。然而，以現今的單晶矽的量產技術，當電阻率例如目標為超過4Ω‧cm的高電阻率，為了減少雜質的方針的控制則難以實現，以現狀而言，在極端的情況下，不實際製作則無法得知電阻率為4kΩ‧cm附近的值還是8kΩ‧cm附近的值，在工業上係為在極度不安定的條件下進行生產。其結果，具有高電阻率的基底晶圓的生產率變差且價格也變得非常昂貴。再者，此結果將導致高頻積體電路的主要市場的行動電話與智慧型手機的半導體晶片的價格上升，也意味產業上也變得毫無價值。
再者，即使高電阻率的基底晶圓的量產為可能，也存在其它的大問題。第一個問題在於，在n型的半導體之中，電阻率為1kΩ‧cm的磷的雜質濃度為3×1012 /cm2 的程度，且在p型的半導體之中，電阻率為1kΩ‧cm的硼的雜質濃度為1×1013 /cm2 的程度的極低的狀況，在基底晶圓本身的含氧所產生的施體的影響下，藉由熱處理易導致電阻率變化的缺點。此電阻率的變動，將會使基底晶圓的氧氣濃度為低下，在半導體處理中所使用的熱處理溫度的設定上可能造成需要在某種程度的迴避。
第二個問題在於，由於在所謂的BOX氧化膜（埋置氧化膜）中所含有的電荷，或是由於出現在BOX氧化膜及多晶矽層的交界面的界面準位所被捕獲的電荷之故，而於高電阻率的基底晶圓的表面側形成反轉層而形成低電阻率的層。如此的低電阻率的層的形成，會增加高頻訊號的環繞，而讓使用高電阻率的基底晶圓變成毫無價值。在所謂的Trap-rich型SOI基板中，雖然為了阻止如此的反轉層的形成而插入多晶矽層（Trap-rich層），但是在多晶矽層的堆積時的溫度條件或是用於去除堆積前的表面的氧化膜的氫氣處理為不充分的情況下會殘留氧化膜，而不論是否有導入多晶矽層，此於位於底部的氧化膜之下還是會再次形成反轉層，變成為失去使用高電阻率的基底晶圓之意義的結果。
再者，第三個問題在於，在製造Trap-rich型SOI基板時的貼合步驟與利用電爐的氧化或熱處理的步驟之中，有可能會有在被稱為BOX氧化膜的介電質的正下方而夾帶磷或硼等的雜質，其在多晶矽層或基底晶圓擴散而成為使多晶矽層或基底晶圓的電阻率大幅度下降的主因。此雜質的擴散，多半來自於起因為進行半導體處理的所謂的無塵室的空氣或使用的純水中所含的雜質，以及使用電爐的氧化或熱處理中殘留有其他的種類的雜質成為擴散源所造成。n型的半導體的電阻率1kΩ‧cm為磷的雜質濃度為3×1012 /cm2 的程度，以及p型的半導體的電阻率1kΩ‧cm為硼的雜質濃度為1×1013 /cm2 的程度，雜質濃度非常低的緣故，雜質的測定本身在技術上即難以進行。雖然作為高頻用的高電阻率的半導體基板，電阻率為5kΩ‧cm或10kΩ‧cm的基底晶圓係為必要，但是不得不說搬送此基板的無塵室的環境所致的污染，以及電爐內的雜質的再附著所致的擴散抑制於極低程度的維持管理係皆幾乎無法對應。
非高頻用途的普通的半導體的製造中，進行半導體處理的所謂的無塵室的空氣或使用的純水所含的雜質之所以不會造成問題，其原因在於僅單純所被要求的電阻率為100Ω‧cm至1kΩ‧cm以下，以雜質濃度而言為1x1014 /cm2 的程度，該數值位準即使為高也為良好的半導體，並且以對應此雜質濃度1x1014 /cm2 的程度的普通的無塵室的環境管理方法即能對應，如此說法並不為過。製造如此非高頻用的通常的半導體的半導體處理的無塵室，其中因非預期的雜質的濃度為高，因此無法試作及製造出高電阻率為必要的高頻用的例如Trap-rich型SOI基板或使用該種基板而在高頻下動作的積體電路。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特表2014-509087號公報
［發明所欲解決之問題］ 第8圖係顯示使用專利文獻1所述的習知的無線頻率應用領域方面的絕緣體上半導體（SOI）型的基板的製造方法所製造出之晶圓的剖面圖。 在第8圖的習知範例的貼合式半導體基板44中，基底晶圓31係具有超過500Ω‧cm，較佳為1kΩ‧cm至3kΩ‧cm以上的電阻率。介電質薄膜33係被形成於基底晶圓31上，然後藉由堆積等方法形成多晶矽層34。介電質薄膜33係藉由與自然氧化膜層相異的急速熱氧化（Rapid Thermal Oxidation）或乾式熱氧化等的方法所形成，比自然氧化膜有更高的密度，形成防止或至少延遲位於上方的多晶矽層的再結晶化的功效，其厚度為具有0.5nm至10nm之間的厚度。一般而言，藉由被稱為離子注入剝離法（Smart Cut®法）的貼合方法，藉由來自別的晶圓的貼合，使第二介電質層35與單晶矽層36被貼合於多晶矽層34上，而完成出於多晶矽層34的下層具有介電質薄膜33的Trap-rich型的SOI基板。第8圖中，多晶矽層34與第二介電質層35之間成為貼合面48。
第二介電質膜35一般也使用氧化膜，雖然也被稱為BOX氧化膜，但是其厚度比介電質薄膜33更厚，數10nm至數μm係為常用的厚度。第8圖中，多晶矽層34基本上具有防止係為與基底晶圓31之介電質薄膜33的交界面側的導電型反轉成相反導電型的功能。藉由此功能，當基底晶圓31的電阻率越高，前述的高頻的失真與環繞訊號隨之變少，而成為適用於高頻動作的基板。再者，介電質薄膜33係被形成為薄，而形成的要點係在於使多晶矽層34為單結晶化或作為使不期望的雜質向基底晶圓31的擴散障壁的功能的同時，並作為使不成為多晶矽層34及基底晶圓31之間的載體通過的障礙物而被形成。此介電質薄膜33，典型地未達厚度2nm，對自由載體而言成為具有通透性的充分的薄度，其結果使多晶矽層34的於下方的基底晶圓31內捕捉循環的載體的角色不被介電質薄膜33所妨礙。
然而，雖然實際地製作如第8圖的習知範例所述的基板，並且驗證其效果，但是該效果係完全無法被觀測到。亦即，第8圖的習知範例的貼合式半導體晶圓44的第一個大課題在於，介電質薄膜33的膜厚度的控制係極為困難且無法以必須的精確度來控制。作為介電質薄膜33雖然多半使用氧化膜，若該厚度相對於規定的膜的厚度2nm而增加1nm，位於其正下方的基底晶圓31係在高電阻率的情況下反而容易使反轉層45被形成，若相對於2nm而薄1nm，則多晶矽層34的單結晶化或未期望的雜質的向基底晶圓31的擴散仍會發生，結果而言，僅是將製程予以控制而將裝置予以良好生產性地形成的控制性係完全沒有，再現性亦缺乏。
再者，第8圖的習知範例的貼合式半導體晶圓44的第二個大課題在於，介電質薄膜33係非常地薄的緣故，受到貼合式晶圓的形成步驟或裝置形成步驟中所受的1100℃或1200℃程度的熱處理的影響，該特性具體而言，前述的反轉層45的形成條件等係伴隨晶圓相異而參差極大。再者，由於此高溫熱處理的步驟而導致介電質薄膜33的膜厚度產生變化的緣故，即使以相同條件的製程所製作的基板，在形成裝置的製程結束的時間點，就連在最初所形成的介電質薄膜33的膜厚度殘留多少還是全部消失亦不明確。因此，變成不僅無法安定地進行貼合式板導體晶圓的製造，於之後的裝置的形成處理中也會使該特性有極大的參差的結果。
由於在如此不安定的介電質薄膜33之上堆積多晶矽層34，必定使多晶矽層34自體的特性也變得不安定。具體而言，多晶矽層34的單結晶化的進行狀況與電阻率的參差變大而欠缺安定性。
第7圖係顯示第8圖所示的習知範例的貼合式半導體晶圓44的電阻率的深度方向的分布的一範例。亦即，第7圖係簡略地顯示第8圖所示的習知範例的貼合式半導體晶圓44的貼合式半導體晶圓的電阻率的深度方向的分布最終是如何地變化的圖。於該電阻率的圖的上部亦顯示習知範例的貼合式半導體晶圓的剖面圖，與構造對比而明確地知道哪個部份的電阻率的變化是怎樣一回事。
第7圖中係使用單晶矽層36的電阻率為10Ω‧cm且基底晶圓31的電阻率為1kΩ‧cm之物。雖然使用磊晶裝置所堆積的多晶矽層34的電阻率的起始值為10kΩ‧cm，因為介電質薄膜33係為極薄而使單結晶化自基底晶圓31之側進行的同時，於貼合面48存在的非預期的雜質的夾帶與擴散而導致多晶矽層34的在基底晶圓31近處的電阻率急遽地下降，例如降低至低於100Ω‧cm的值。此原因具體而言，包括有：在藉由電爐的各種熱處理時也存在係為n型或p型的雜質擴散源的磷原子或硼原子附著於晶圓表面的可能性，以及金屬系的粒子於晶圓上由於物理地接觸而導致附著等的現象不定期地發生，於受各種熱處理，不僅於多晶矽層34，也於基底晶圓31擴散，而皆會有使電阻率下降的可能性，等各種的要因能被想到。雖然多晶矽層34與基底晶圓31之間設置有介電質薄膜33，但因為其厚度為薄的緣故，受到高溫熱處理而會輕易地使部分或全表面的擴散障壁破損，而於基底晶圓31之側發生不期望的雜質的擴散，亦使基底晶圓31的電阻率也下降。
雖然第二介電質層35的電阻率係顯示為非常高的值，簡易地表示為600kΩ‧cm的電阻率。這個高電阻率係指：由於第二介電質層35的厚度為厚而成為雜質擴散的障壁的功能，與擴散障壁會破損的介電質薄膜33係為對照。此原因係正因為介電質薄膜33的厚度為0.5nm至10nm之間的模稜兩可的膜的厚度，由於太薄而無法藉由高溫熱處理得到擴散障壁。再者，介電質薄膜33僅僅是存在的話，就有在基底晶圓31形成反轉層45的可能性，而形成具有作為擴散障壁的功能，並且不成為多晶矽層34與基底晶圓31之間的載體的通過的障礙物的安定的條件等則在哪裡也都不存在。
在第8圖所示的習知範例的貼合式半導體晶圓44中，會變成如第7圖所示的深度方向的電阻率的分布，例如基底晶圓31的電阻率發生急遽地降低至未達100Ω‧cm的值的現象，不僅高頻的失真變大，高頻的環繞訊號也增加，變成在高頻範圍內完全無法使用的基板。
如同以上的說明，以第8圖與第7圖所示的習知範例的貼合式半導體晶圓44，將高頻的失真及環繞訊號為少的適用於高頻積體電路的貼合式半導體晶圓予以大量、安定且低價地製造係極為困難，所以能解決上述課題的新的貼合式半導體晶圓以及其製造方法係被強烈地需要。
有鑒於上述的問題點，本發明係提供一種量產性優良的貼合式半導體晶圓與此貼合式半導體晶圓的製造方法，能迴避Trap-rich型SOI基板中BOX氧化膜中的電荷的影響與雜質所引起的基底晶圓的電阻率的低下，前述的高頻的基本訊號的失真與自一電路向另一電路的環繞為少。 ［解決問題之技術手段］
為達成上述目的，本發明提供一種貼合式半導體晶圓，係為在主要表面上具有一單晶矽層，其中該貼合式半導體晶圓係具有一自單晶矽所構成的基底晶圓及具有依序向上地位於該基底晶圓上的一第一介電質層、一多晶矽層、一第二介電質層及該單晶矽層，並且該多晶矽層與該第二介電質層之間係構成為貼合面，以及該基底晶圓與該第一介電質層之間形成有一載體陷阱層。
如此藉由於基底晶圓與第一介電質層之間將載體陷阱層予以被形成的構造，由於使載體陷阱層捕捉基底晶圓內的自由載體的緣故，而能於基底晶圓使反轉層不被形成。再者，藉由使多晶矽層位於第一介電質層與第二介電質層之間的構造，可防止多晶矽層的單結晶化，同時可防止不期望的雜質向基底晶圓的擴散。
此時，該載體陷阱層係為被堆積於該基底晶圓上的多晶矽層為佳。 如此以多晶矽層作為載體陷阱層，和第8圖所示的習知的貼合式半導體晶圓相比，多晶矽層的合計的厚度變厚，僅以該厚度即可使高頻的失真與環繞訊號減少。再者，如同前述，雖然使具有4kΩ‧cm以上的電阻率的基底晶圓安定地結晶成長係為困難，但是多晶矽層藉由控制矽的磊晶裝置中的堆積溫度等，係比較容易能實現10kΩ‧cm前後的高電阻率。如此將多晶矽層積層為夾住第一介電質層的二段的構造之故，可改善高頻積體電路的高頻特性。
此時，較佳地，該載體陷阱層係為藉由於該基底晶圓內注入離子而形成的離子注入層。 如此藉由將離子注入層作為載體陷阱層，形成於離子注入層的缺陷會捕捉基底晶圓內的自由載體的緣故，自由載體的生命週期極為短暫，使得於基底晶圓的載體陷阱層側不形成反轉層而能防止電阻率由於電位而變動。再者，藉由將多晶矽層予以設為一層，而使製造製程被簡略化，也改善貼合式半導體晶圓的平坦度。
此時，該基底晶圓的電阻率4kΩ‧cm以下為佳。 若為如此電阻率的基底晶圓，由於比較容易製造的緣故而能大量生產，並且能以低價而供給具有優良高頻特性的貼合式半導體晶圓。
更進一步，為了達成上述目的，本發明提供一種貼合式半導體晶圓的製造方法，該貼合式半導體晶圓係於主要表面上具有一單晶矽層，該製造方法包含下列步驟： 準備自單晶矽所構成的一基底晶圓； 於該基底晶圓之上形成一第一介電質層； 於該第一介電質層上形成一多晶矽層，並且研磨該多晶矽層的表面； 準備自單晶矽所構成的一接合晶圓； 於該接合晶圓的表面形成一第二介電質層； 貼合該基底晶圓與該接合晶圓，而使該基底晶圓的多晶矽層與該接合晶圓的第二介電質層相接； 使該接合晶圓薄膜化而成為該單晶矽層；以及 於該基底晶圓與該第一介電質層之間形成一載體陷阱層。
如此藉由將多晶矽層形成於第一介電質層與第二介電質層之間，而於基底晶圓與第一介電質層之間形成載體陷阱層，不於基底晶圓形成反轉層，再者能防止多晶矽層的單結晶化，並且能防止不期望的雜質向基底晶圓的擴散。再者，藉由將多晶矽層的表面予以研磨而使平坦度變佳而使安定地貼合變為可能。然後，藉由使用上述的製造方法製造貼合式晶圓，能安定地供給在作為高頻積體電路用的半導體基板的應用時，即使對於高溫熱處理電阻率的變化為極少，並且二次諧波特性為優良的貼合式半導體晶圓。
此時，該載體陷阱層係藉由於該基底晶圓上堆積多晶矽層而形成為佳。 由於如此藉由堆積多晶矽層作為載體陷阱層將多晶矽層予以積層為夾住第一介電質層的二段的構造，故能使於貼合式半導體晶圓形成的高頻積體電路的高頻的失真與環繞訊號變小。
此時，作為該載體陷阱，藉由於該基底晶圓內貫穿該第一介電質將離子注入而形成離子注入層為佳。 如此藉由形成離子注入層作為載體陷阱層，在於基底晶圓不形成反轉層的情況下，能防止電阻率因為電位而變動。再者，由於將多晶矽層予以設為一層，而使製造製程被簡略化，也改善貼合式半導體晶圓的平坦度。
此時，該準備的基底晶圓的電阻率為4kΩ‧cm以下為佳。 若為如此電阻率的基底晶圓，由於比較容易製造的緣故而能大量生產，並且能供給低價的具有優良高頻特性的貼合式半導體晶圓。 〔對照先前技術之功效〕
如同以上，若為以多晶矽層作為載體陷阱層的本發明的貼合式半導體晶圓，藉由例如將第一介電質層構成為10nm以上且數μｍ以下，不僅能防止多晶矽層的單結晶化，亦可確實地發揮作為不期望的雜質向基底晶圓的擴散的障壁的功能。此事係指：可將基底晶圓的電阻率維持在接近初期值的高的值。第一介電質層的正下方設置有載體陷阱層（多晶矽層），而發揮作為自由載體的陷阱的功能，具有不使反轉層被形成的效果。因此，能供給特性安定、生產率良好、能大量生產並且低價的具有優良高頻特性的貼合式半導體晶圓。再者，若為藉由於基底晶圓上將多晶矽層予以堆積而形成載體陷阱層的本發明的貼合式半導體晶圓的製造方法，藉由將多晶矽層的表面予以研磨而使平坦度佳且安定的貼合變為可能，進而能安定且生產率良好地供給優良高頻特性的貼合式半導體晶圓。
更進一步，若以離子注入層作為載體陷阱層的本發明的貼合式半導體晶圓，於第一介電質層的正下方將具有載體陷阱層的功能的離子注入層予以設置，與前述的多晶矽層同樣地發揮作為自由載體的陷阱的功能，具有不使反轉層形成的效果。再者，藉由第一介電質層與第二介電質層夾住多晶矽層，不僅能防止多晶矽層的單結晶化，也能使作為不期望的雜質向基底晶圓的擴散的障壁的功能被確實地發揮。因此能提供能供給特性安定、生產率佳、能大量生產並且低價的具有優良高頻特性的貼合式半導體晶圓。再者，若為藉由於基底晶圓上將多晶矽層予以堆積而形成載體陷阱層的本發明的貼合式半導體晶圓的製造方法，其中能以離子注入層代替多晶矽層來作為捕捉自由載體的功能。藉由利用離子注入作為載體陷阱層，維持基底晶圓的平坦度的狀態，故在貼合式半導體晶圓中係為重要的確認要點的平坦度比使用多晶矽層作為載體陷阱層時更佳，能將研磨貼合前的多晶矽層的量與時間縮短。所以能供給特性安定、生產率佳、能大量生產並且低價的具有優良高頻特性的貼合式半導體晶圓。
［實施方式1］ 以下參考第1圖對本發明的實施方式1的貼合式半導體晶圓進行說明。 第1圖係顯示本發明的實施方式1的貼合式半導體晶圓14的剖面圖。本發明的實施方式1的貼合式半導體晶圓14，其中基底晶圓1（電阻率為具有100Ω‧cm以上，合適地為500Ω‧cm以上，更合適地係為1kΩ‧cm以上的值）係為被稱為所謂的高電阻率基板的單晶矽基板。基底晶圓的電阻率的值若為1kΩ‧cm至4kΩ‧cm左右的值，以規定的電阻率為目標的結晶拉上係為可能，故高電阻率基板的製造具有充滿生產性與安定性並且低價的特徵。然而，現今的狀況係當電阻率為4kΩ‧cm以上，雖然並非不能以規定的電阻率值為目標，但是若不去進行結晶提拉則不知電阻率的值落在何值，不確定因素為高，結果導致價格變高。
於此基底晶圓1上，將載體陷阱層2、第一介電質層3及多晶矽層4予以連續地形成。於此，載體陷阱層2係為於基底晶圓1上被予以堆積的多晶矽層。雖然第一介電質層3可藉由CVD法所形成，但藉由其他方法，例如將載體陷阱層（多晶矽層）2予以氧化而形成亦可。多晶矽層4的最表層的面係藉由例如CMP（Chemical Mechnical Polishing）法等，研磨為良好的平坦度，發揮作為貼合面18的功能。 第二介電質層5與單晶矽層6係由別的基板（接合晶圓）的貼合，藉由所謂的Smart Cut®法，進行貼合與剝離而完成Trap-rich型的SOI基板。
載體陷阱層（多晶矽層）2與多晶矽層4的厚度，典型的值皆為2μm前後即可。載體陷阱層（多晶矽層）2係發揮捕捉基底晶圓內的自由載體，以及防止反轉層被形成於基底晶圓1的形成有載體陷阱層2之側的表面的功能。多晶矽層4係於上部設置有第二介電質層5，於下部設置有第一介電質層3。此第一介電質層3係發揮作為防止不期望的雜質向基底晶圓1擴散的擴散障壁的機能，故能將雜質等封閉在多晶矽層4的內部。再者，由於多晶矽層4之上下被介電質層所夾住的關係，即使進行高溫熱處理也不會讓單結晶化進行，此情況下的由於雜質的存在所致的電阻率的降低，比在單結晶化的情況下為少。第一介電質層3與第二介電質層5的厚度，雖然係為10nm以上的膜厚度即可，但係為100nm~400nm為佳。如此，第一介電質層3與第二介電質層5皆不過度為薄之故，該厚度的控制係為容易，不會因為高溫熱處理而消滅，係為安定。如同前述，這些第一介電質層3與第二介電質層5係藉由CVD或熱氧化而可能形成的同時，即使為氧化膜以外的其他的介電質（例如，氮化膜或氧氮化膜）亦能得到相同的效果也不在話下。
第1圖所示的本發明的實施方式1的貼合式半導體晶圓，具有在貼合面18夾帶不期望的雜質的可能性。這個原因，具體而言在藉由電爐的各種熱處理時，有係為n型或p型的雜質擴散源的磷原子或硼原子附著於晶圓表面的可能性，再者，也有認為是金屬系的粒子等藉由在晶圓上的物理的接觸的附著等現象不定期地發生。藉由本發明，即使貼合面18夾帶附著有雜質，如同前述，藉由於多晶矽層4之上下將第二介電質層5與第一介電質層3予以設置，則能防止雜質的異常擴散而將這些不期望的雜質封入在多晶矽層4的內部。
再者，自藉由形成於單晶矽層6的在高頻動作的主動裝置來看，裝置的下方設置有高電阻率的多晶矽層4與載體陷阱層（多晶矽層）2，與第8圖所示的習知範例的貼合式半導體晶圓44相比，多晶矽層的合計的厚度當然變厚，而就該變厚的程度而使高頻的失真與環繞訊號為少，成為展現良好高頻特性的適用於高頻積體電路的基板。如同前述，雖然難以將具有4kΩ‧cm以上的電阻率的基底晶圓予以安定地結晶成長，但是若為本發明所使用的多晶矽層，藉由以矽的磊晶裝置控制堆積溫度等，能較易於實現10kΩ‧cm的電阻率。而且，由於是夾住第一介電質層而積層為二段的構造，與第8圖所示的習知範例的貼合式半導體晶圓相比，明顯地有良好的高頻特性。
如同以上的說明，第1圖所示的本發明的實施方式1的貼合式半導體晶圓14的構造，不僅有優良的生產性與再現性，在形成高頻積體電路中重要的高頻的失真與環繞訊號的量也能大幅度降低。由於能大量生產，而能低價地供給良好高頻特性的貼合式半導體晶圓。
以下參考第2圖所示的製造步驟剖面圖而對本發明的實施方式1的貼合式半導體晶圓的製造方法進行說明。
首先，準備由單晶矽所構成且電阻率為1kΩ‧cm程度的基底晶圓1（準備基底晶圓的步驟）。 具體為，例如使用CZ（Czochralski）法，藉由於原料矽熔液中將定量的摻雜物予以投入，將電阻率為1kΩ‧cm程度的單晶矽錠予以育成，將此單晶矽錠予以切片而加工成薄圓板狀後，經過倒角、拋光、蝕刻及研磨等的各種步驟而完成鏡面狀的晶圓（鏡面晶圓），而準備基底晶圓1（參考第2圖（d））。 此時，在本發明中將作為CZ單結晶的目標的電阻率為1kΩ‧cm程度的單晶矽予以育成的緣故，比起在目標超過4kΩ‧cm的電阻率的情況下，電阻率的控制係特別地容易，而能提升單晶矽製造的生產率。
於此，為了得到更優良的高頻特性，將準備的基底晶圓1的電阻率設為4kΩ‧cm以下為佳（係為接近4kΩ‧cm的值為佳）。考量現狀的單晶矽的量產技術，由於製作4kΩ‧cm以下的電阻率的單晶矽會比較容易的緣故，藉由將準備的基底晶圓1的電阻率設為4kΩ‧cm以下，能比習知的方法更為降低具有更優良的高頻特性的貼合式半導體晶圓的製造成本。
接下來，以2μm程度的厚度將載體陷阱層（多晶矽層）2予以形成而使其與基底晶圓1相接（形成載體陷阱層的步驟，參考第2圖（e））。載體陷阱層（多晶矽層）2一般藉由磊晶裝置所形成。作為磊晶裝置的形態，雖然有以將單晶矽層予以積層為目的的磊晶爐，但是不論何種裝置，皆可藉由選擇將堆積溫度予以低溫化等的條件，而堆積多結晶而非單結晶。之後，於載體陷阱層（多晶矽層）2的上表面藉由CVD法或熱氧化且以例如厚度為400nm而將第一介電質層3予以形成（形成第一介電質層的步驟）。接下來，於第一介電質層3的上表面再次藉由磊晶裝置將多晶矽層4予以形成，並且研磨該表面（形成多晶矽層，研磨該表面的步驟）。多晶矽層4也以例如為2μｍ程度的厚度而予以堆積即可。此時，雖然無特別限制載體陷阱層（多晶矽層）2與多晶矽層4的厚度，但是要將多晶矽層4的最上表面予以研磨而平坦化而成為能與接合晶圓11貼合的狀態的緣故，由於1μｍ以下等過薄的情況會於平坦性發生問題，設定為以上的厚度為佳（參考第2圖（e））。
另一方面，準備由單晶矽所構成的接合晶圓11（準備接合晶圓的步驟），於接合晶圓11的表面將第二介電質層5予以形成（將第二介電質層予以的步驟）。具體而言，例如作為接合晶圓11，準備單晶矽晶圓（參考第2圖（a）），為了將成為第二介電質層5（參考第2圖（g））的介電質膜12予以形成（參考第2圖（b））而施以氧化膜成長（例如，熱氧化處理）。介電質膜（氧化膜）12的厚度，例如可為數十nm~數μm。
更進一步，自介電質膜（氧化膜）12之上藉由離子注入法將氫離子或稀有氣體離子予以注入，而將作為剝離面的離子注入層13予以形成（參考第2圖（c））。此時，選擇離子注入加速電壓，而使經剝離的矽層（亦即，單晶矽層6，參考第2圖（g））能得到目標的厚度。 接下來，將基底晶圓1與接合晶圓11予以貼合，而使基底晶圓1的多晶矽層4的研磨面與接合晶圓的介電質膜（氧化膜）12相接（將基底晶圓與接合晶圓予以貼合的步驟，參考第2圖（f））。
接下來，將貼合的接合晶圓予以薄膜化，而作為單晶矽層6（將接合晶圓予以薄膜化而作成單晶矽層的步驟）。具體而言，例如對貼合的晶圓實施於離子注入層13將微小氣泡層予以生成的熱處理（剝離熱處理），於生成的微小氣泡層處將接合晶圓予以剝離，而製作於基底晶圓1上將第二介電質層5與單晶矽層6予以形成的貼合式半導體晶圓14（參考第2圖（g））。另外，此時派生具有剝離面16的剝離晶圓17。
如此完成所謂的Trap-rich型的貼合式半導體晶圓。上述中，第2圖的（a）~（c）與（d）~（e），可分別先進行，再者，同時進行亦可。
如同上述，藉由使用本發明的實施方式1的貼合式半導體晶圓的製造方法而製造貼合式半導體晶圓14，能安定地供給在作為高頻積體電路用的半導體基板而使用時，即使對於高溫熱處理基底晶圓的電阻率的變化為極少，並且有優良二次諧波特性的貼合式半導體晶圓。
［實施方式2］ 以下，參考第3圖對本發明的實施方式2的貼合式半導體晶圓進行說明。 第3圖係顯示本發明的實施方式2的貼合式半導體晶圓的剖面圖。第3圖所示的貼合式半導體晶圓24的基本的構造，其特性與其功效與第1圖所示的本發明的實施方式1的貼合式半導體晶圓14共通的部分為多的緣故，以下對相異的點進行說明。
在第3圖所示的實施方式2的貼合式半導體晶圓24中，代替第1圖所示的實施方式1的貼合式半導體晶圓14的載體陷阱層（多晶矽層）2，係將使用離子注入法的損傷層的載體陷阱層（離子注入層）7予以形成於基底晶圓1的表面正下方的表層部。 在離子注入法中，雖然將氬或氦或氧等的原子的離子予以注入基底晶圓1，但是注入其它原子的離子也能得到相同的效果。此載體陷阱層（離子注入層）7的作用與載體陷阱層（多晶矽層）2的作用相同，係以離子注入而於基底晶圓1的表層部所形成的多數的缺陷而將捕捉自由載體的位準予以形成，而發揮例如為電子陷阱的功能。因此，自由載體的生命週期極短，而有不使基底晶圓1的主要表面之側形成反轉層，而電阻率不因電位而變動的效果。其結果使基底晶圓1的高電阻率所致的高頻的失真與環繞訊號為小、使高頻特性良好的效果被維持。
再者，作為使用離子注入法的載體陷阱層（離子注入層）7的其它的效果，有能達成製程的簡略化與貼合式半導體晶圓的平坦度的改善的點。亦即，由離子注入所構成的載體陷阱層（離子注入層）7能藉由貫穿第一介電質層3進行離子注入而形成的緣故，與進行載體陷阱層（多晶矽層）2和多晶矽層4的兩次的堆積的第1圖所示的本發明的實施方式1的貼合式半導體晶圓14相比，能使多晶矽層的研磨量與時間變短。因此，在貼合式晶圓中係為重要的確認點的平坦性為優良。
以下參考第4圖所示的步驟剖面圖而對本發明的實施方式2的貼合式半導體晶圓24的製造方法進行說明。第4圖所示的本發明的實施方式2的貼合式半導體晶圓24的製造方法的步驟剖面圖，與第2圖所示的本發明的實施方式1的貼合式半導體晶圓14的製造方法的步驟剖面圖共通的部分為多的緣故，以下對相異的點進行說明。
準備基底晶圓1，如第4圖（e）所示，代替第2圖（e）所示的實施方式1的載體陷阱層（多晶矽層）2的形成，於基底晶圓1的表面的正下方的表層部形成利用離子注入法所形成的係為損傷層的載體陷阱層（離子注入層）7（形成載體陷阱層的步驟）。在離子注入法中，雖然是將氬或氦或氧等的原子的離子注入於基底晶圓1，但是注入其它原子的離子也能得到相同的效果。此載體陷阱層（離子注入層）7係在將基底晶圓1進行熱氧化而以預定的膜厚度（例如10nm以上的膜厚度，較佳為100nm~400nm之間）形成第一介電質層3之後，藉由貫穿此第一介電質層（氧化膜）3注入離子而形成於氧化膜的正下方。此步驟之後，於第一介電質層3之上藉由磊晶裝置堆積多晶矽層4的步驟係顯示於第4圖（e）。
第4圖的本發明的實施方式2的貼合式半導體晶圓24的製造方法的其它步驟，雖然與第2圖的本發明的實施方式1的貼合式半導體晶圓14的製造方法相同的緣故而省略詳細的說明，但是藉由如此的流程進行製造，能安定地供給於作為高頻積體電路用的半導體基板而使用時，即使於高溫熱處理，基底晶圓的電阻率變化也極少，而且有優良二次諧波特性的貼合式半導體晶圓。
接下來，於本發明的實施方式1的貼合式半導體晶圓14形成的裝置的一範例的剖面圖示於第5圖。 第5圖中，作為主動區域A，係藉由擴散等而於矽層6形成有MOS型電晶體。於汲極區與源極區係有金屬電極M歐姆接觸，而使源極S與汲極D之間流通電流。於通道上形成閘極氧化膜10與閘極G而控制此電流。
雖然於藉由嵌槽9所包圍的範圍形成主動區域A，於其它的裝置區域B形成被動元件或其他主動元件，但是藉由本發明的實施方式1的貼合式半導體晶圓14的構造，能使自主動區域A向其它的裝置區域B漏出的高頻電力或雜訊顯著地降低，裝置間的相互作用為極少，藉由使個別的裝置能進行如同基本的設計般的動作，生產率也被改善。並且，即使進行高溫熱處理，基底晶圓的電阻率變化也極少。能大量且安定地生產如此優良的高頻積體電路，係為本發明的貼合式半導體晶圓以及其製造方法的特徵。 另外，雖然第5圖係顯示使用本發明的實施方式1的貼合式半導體晶圓14而形成裝置的一範例，但即使使用本發明的實施方式2的接合式半導體晶圓24也能形成相同的裝置，得到相同的效果。
比較第6圖與第7圖而對在採用本發明的實施方式1的貼合式半導體晶圓14的構造時，貼合式半導體晶圓的電阻率的深度方向的分布係如何改善進行說明。 第6圖係顯示本發明的實施方式1的貼合式半導體晶圓14的電阻率的深度方向的分布的圖。再者，第7圖係顯示如同前述的習知範例的貼合式半導體晶圓44的電阻率的深度方向的分布的圖。於個別的顯示電阻率的深度方向的分布的圖的上方也顯示有貼合式半導體晶圓的簡略化的剖面圖，而圖示使得藉由比對而能明確地了解哪個部份的電阻率係被顯示於圖的何處。
第6圖之中，亦與第7圖的習知範例的貼合式半導體晶圓相同，係使用單晶矽層6的電阻率為10Ω‧cm，基底晶圓1的電阻率為1kΩ‧cm之物。再者，使用磊晶裝置而堆積的載體陷阱層（多晶矽層）2與多晶矽層4的電阻率係於堆積後為10kΩ‧cm。雖然第一介電質層3與第二介電質層5的電阻率係顯示為非常高的值，但是在圖上則作為600kΩ‧cm的電阻率。
本發明的實施方式1的貼合式半導體晶圓14係於貼合面18受兩個基板所貼合。於如同前述，於貼合面18有夾帶非預期的雜質的可能性。這個原因被認為，具體為在藉由電爐的各種熱處理時，有係為n型或p型的雜質擴散源的磷原子或硼原子附著於晶圓表面的可能性，金屬系的粒子等藉由機械接觸而附著於晶圓上等的現象不定期地發生。
藉由本發明，即使於貼合面18夾帶、附著雜質，於多晶矽層4上下設置有第二介電質層5與第一介電質層3而能防止雜質的擴散的緣故，能將這些不期望的雜質封鎖於多晶矽層4的內部。結果，不僅載體陷阱層（多晶矽層）2的電阻率不變化，基底晶圓1的電阻率也當然不變化。這就是與第7圖所示的導致基底晶圓31的電阻率的大幅度低下的習知範例的明顯的區別。多晶矽層4係被第一介電質層3與第二介電質層5所包夾的緣故，極難於單結晶化。這也是多晶矽層4的電阻率不變化的理由。多晶矽層即使多少有雜質的擴散，也幾乎觀測不到電阻率的低下。無電阻率的低下係與維持高頻的優良特性為同等的價值。本發明的實施方式1的貼合式半導體晶圓14能實現第6圖所示的深度方向的電阻率的分布，電阻率的變化與低下為極少的緣故，能實現優良的高頻特性。 另外，以上雖然是對本發明的實施方式1的貼合式半導體晶圓14的電阻率的深度方向的分布進行說明，但本發明的實施方式2的貼合式半導體晶圓24也能得到相同的電阻率的深度方向的分布，並且得到相同的效果。
於本發明的貼合式半導體晶圓，形成處理行動電話等的數GHz的高頻訊號，並且不僅被動元件，以被動元件與主動元件所構成的高頻積體電路，則能夠使高頻的失真為少，更使一電路的處理訊號向其他電路環繞或電路間的互相干涉變少，各電路區塊如同設計般而動作。 具體而言，在具有自單晶矽所構成的基底晶圓1以及具有依序向上地位於該基底晶圓上的第一介電質層3、多晶矽層4、第二介電質層5及單晶矽層6，基底晶圓1與第一介電質層3之間形成有載體陷阱層（2或7）的貼合式半導體晶圓中，藉由例如將第一介電質層3設為10nm以上且數μｍ以下，不僅能防止多晶矽層4的單結晶化，確實地發揮作為不期望的雜質向基底晶圓1的擴散障壁的功能。於第一介電質層3的正下方設置有載體陷阱層（2或7），發揮捕捉自由載體的功能，而有不使反轉層45形成的效果。因此，能提供特性為安定且生產率佳的緣故而能大量生產，並且低價的優良的高頻特性的貼合式半導體晶圓。 ［實施例］
以下顯示實施例以及比較例而對本發明進行更具體的說明，但本發明不限定於此。 ［實施例1、2］ 以記載於表1的條件製作具有第1圖與第3圖的構造的本發明的實施方式1與2的貼合式半導體晶圓（14與24），於表層的單晶矽層（SOI層）6製造高頻積體電路裝置。 對於各個製造的裝置評價二次諧波的特性，並且將結果一併記載於表1中。另外，二次諧波越小表示裝置的特性越優良。再者，也對製造有高頻積體電路的貼合式半導體晶圓的基底晶圓表面的電阻率進行測定，並且將該結果一併記載於表1中。
【表1】
［比較例］ 以記載於表2的條件製作第8圖所示的具有習知範例的構造的貼合式半導體晶圓44，於表層的單晶矽層（SOI層）36製造高頻積體電路裝置。 對於各個製造的裝置評價二次諧波的特性，並且將結果一併記載於表2中。再者，也對製造有高頻積體電路的貼合式半導體晶圓的基底晶圓表面的電阻率進行測定，並且將該結果一併記載於表2中。
【表2】
實施例的貼合式半導體晶圓與任一比較例的貼合式半導體晶圓相比，於貼合交界面所夾帶的雜質所導致的基底晶圓的電阻率的低下並未被看見，其結果得到優良的二次諧波特性。
此外，本發明並不限定於上述的實施方式。上述實施例為舉例說明，凡具有與本發明的申請專利範圍所記載之技術思想實質上同樣之構成，產生相同的功效者，不論為何物皆包含在本發明的技術範圍內。
1‧‧‧基底晶圓 2‧‧‧載體陷阱層 3‧‧‧第一介電質層 4‧‧‧多晶矽層 5‧‧‧第二介電質層 6‧‧‧單晶矽層 7‧‧‧載體陷阱層（離子注入層） 9‧‧‧嵌槽 10‧‧‧閘極氧化膜 11‧‧‧接合晶圓 12‧‧‧介電質膜 13‧‧‧離子注入層 14‧‧‧貼合式半導體晶圓 16‧‧‧剝離面 17‧‧‧剝離晶圓 18‧‧‧貼合面 24‧‧‧貼合式半導體晶圓 31‧‧‧基底晶圓 33‧‧‧介電質薄膜 34‧‧‧多晶矽層 35‧‧‧第二介電質層 36‧‧‧單晶矽層 44‧‧‧貼合式半導體晶圓 45‧‧‧反轉層 48‧‧‧貼合面 A‧‧‧主動區域 B‧‧‧其它的裝置的區域 D‧‧‧汲極 G‧‧‧閘極 M‧‧‧金屬電極 S‧‧‧源極
第1圖係顯示本發明的實施方式1的貼合式半導體晶圓的剖面圖。 第2圖係顯示本發明的實施方式1的貼合式半導體晶圓的製造方法的步驟剖面圖。 第3圖係顯示本發明的實施方式2的貼合式半導體晶圓的剖面圖。 第4圖係顯示本發明的實施方式2的貼合式半導體晶圓的製造方法的步驟剖面圖。 第5圖係顯示利用本發明的實施方式1的貼合式半導體晶圓所製作的裝置的一範例的剖面圖。 第6圖係顯示本發明的實施方式1的貼合式半導體晶圓的電阻率的深度方向的分布圖。 第7圖係顯示習知範例的貼合式半導體晶圓的電阻率的深度方向的分布圖。 第8圖係顯示習知範例的貼合式半導體晶圓的剖面圖。
1‧‧‧基底晶圓
2‧‧‧載體陷阱層
3‧‧‧第一介電質層
4‧‧‧多晶矽層
5‧‧‧第二介電質層
6‧‧‧單晶矽層
14‧‧‧貼合式半導體晶圓
18‧‧‧貼合面

Claims (8)

  1. 一種貼合式半導體晶圓，係為在主要表面上具有一單晶矽層， 其中該貼合式半導體晶圓係具有一自單晶矽所構成的基底晶圓及具有依序向上地位於該基底晶圓上的一第一介電質層、一多晶矽層、一第二介電質層及該單晶矽層，並且該多晶矽層與該第二介電質層之間係構成為貼合面，以及 該基底晶圓與該第一介電質層之間形成有一載體陷阱層。
  2. 如請求項1所述的貼合式半導體晶圓，其中該載體陷阱層係為被堆積於該基底晶圓上的多晶矽層。
  3. 如請求項1所述的貼合式半導體晶圓，其中該載體陷阱層係為藉由於該基底晶圓內注入離子所形成的離子注入層。
  4. 如請求項1至3中任一項所述的貼合式半導體晶圓，其中該基底晶圓的電阻率為4kΩ‧cm以下。
  5. 一種貼合式半導體晶圓的製造方法，該貼合式半導體晶圓係於主要表面上具有一單晶矽層，該製造方法包含下列步驟： 準備自單晶矽所構成的一基底晶圓； 於該基底晶圓之上形成一第一介電質層； 於該第一介電質層上形成一多晶矽層，並且研磨該多晶矽層的表面； 準備自單晶矽所構成的一接合晶圓； 於該接合晶圓的表面形成一第二介電質層； 貼合該基底晶圓與該接合晶圓，而使該基底晶圓的多晶矽層與該接合晶圓的第二介電質層相接； 使該接合晶圓薄膜化而成為該單晶矽層；以及 於該基底晶圓與該第一介電質層之間形成一載體陷阱層。
  6. 如請求項5所述的貼合式半導體晶圓的製造方法，其中該載體陷阱層係藉由於該基底晶圓上堆層多晶矽層而形成。
  7. 如請求項5所述的貼合式半導體晶圓的製造方法，其中該載體陷阱層係為藉由於該基底晶圓內，貫穿該第一介電質層將離子注入而形成的離子注入層。
  8. 如請求項5至7中任一項所述的貼合式半導體晶圓的製造方法，其中該基底晶圓的電阻率為4kΩ‧cm以下。
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