TWI458020B - 供絕緣體上半導體類型底材所用之基底底材之製造方法 - Google Patents

供絕緣體上半導體類型底材所用之基底底材之製造方法 Download PDF

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Description

供絕緣體上半導體類型底材所用之基底底材之製造方法
本發明與一種製造一基底底材之方法有關，該基底底材係用以製造絕緣體上半導體類型之一底材，尤其是供射頻應用者。
目前有不同類型之底材供生產射頻元件使用。
第一類底材包括在絕緣體底材上含有一層矽之底材，譬如石英上矽(SOQ)底材、藍寶石上矽(SOS)底材，或玻璃上矽(SOG)底材。
這些底材能帶來優異的射頻效能，但在邏輯元件方面的表現則非常差，因所用之矽品質較差。而且這些底材成本高昂。
第二類底材為高電阻率(HR)之主體矽底材。
「高電阻率」通常指高於500Ohm.cm之電阻率。
這類底材的效能比第一種差，且邏輯元件無法從SOI類型底材之優點中受益，但這類底材的好處是價廉。
第三類底材是稱為HR-SOI(高電阻率絕緣體上矽)之底材，亦即該底材由一高電阻率矽底材和其上之一層矽，及埋置於兩者間界面之一厚層之氧化物所組成。該層氧化物因此通常被稱為BOX(「埋置氧化物」)。
此等底材尤其有利於邏輯元件之操作，但與SOQ或SOS底材相較，此等底材所展現之射頻效能較差。
實際上，這些底材有時會有氧化物層下方含有一低電阻率層之缺 點。
「低電阻率」在本說明書中指低於500Ohm.cm之電阻率。
該低電阻率層之存在，有可能是因為底材之表面在鍵結前受到污染(例如因硼及/或磷之凝結而受到污染)。之後，該些污染物被包封在鍵結界面，從而得以擴散至該高電阻率底材內。
當起始底材為具有高濃度間隙氧(interstitial oxygen)原子之矽底材時，該低電阻率層形成的另一原因便會出現：如此一來之後就有必要進行熱處理，以使氧沉澱並獲得所需之高電阻率。但往往會發生氧原子在該處理之前或期間擴散至該底材的情況，導致具有低含量沉澱一亦即低電阻率一之區域形成於該底材中，尤其是鄰近該底材之表面之處。
這兩個原因目前仍難以控制。
第四類底材為一HR-SOI類型底材中的HR底材藉由加入載子陷阱而獲得改進。
目前已有不同的技術針對此目標而發展出來，但這些技術的缺點是對熱處理十分敏感，該些熱處理係為了製造該SOI及之後要製作於其上之元件而實施。
舉例而言，已知可以在該層氧化物(BOX)及該HR底材間沉積一層多晶矽。
關於此方面之資訊，讀者可以參考以下出版物：D.Lederer,R.Lobet及J.-P.Raskin之〈Enhanced high resistivity SOI wafers for RF applications〉，發表於2004年IEEE Intl.SOI Conf. ,pp.46-47；D.Lederer,R.Lobet及J.-P.Raskin之〈New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity〉，發表於2005年IEEE Electron Device Letters ,vol.26,no.11,pp.805-807；D.Lederer,R.Lobet及J.-P.Raskin之〈RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate〉，發表於2008年IEEE Transactions on Electron Devices,vol.55,no.7,pp.1664-1671；以及D.C.Kerr等人之〈Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer〉，發表於2008 IEEE 978-1-4244-1856-5/08。
但是，多晶矽在高溫下會再結晶，存在於該層多晶矽及該HR矽底材間之界面之該些摻雜物便會擴散至該底材，從而降低該底材之電阻率。
對於在前述HR-SOI底材中使用HR矽基底底材之做法，文件WO 2010/002515提出一替代方案：將該主體基底底材以一構造，該構造包含帶有高電阻率之一厚層半導體在標準電阻率之一支撐上，取代之。
為防止存在於該支撐中之摻雜物或污染物有擴散至該高電阻半導體層之風險，從而降低其電阻率，建議將一擴散屏障置於該支撐及該半導體層間。此種擴散屏障可以由一層或多層之氧化矽及/或氮化矽組成，且具有至少20nm之厚度。
此外，該電阻層由於其高厚度(大約50至100μm)之故而與一底材相當。
射頻元件所用之底材受限於以下事實：在高頻下，電場會穿透底材並影響其所遭遇之任何電荷載子，其結果是，一方面造成不必要的能量消耗(該效應稱為「傳輸損耗」或「插入損耗」)；另一方面則影響其他 元件，使該些元件之行為透過該底材而有所更改(該效應稱為「串擾」)。
不僅如此，信號的上升及下降會引發該底材電容之變化，導致主頻率之諧波頻率波產生。該些諧波及其組合可能會構成對射頻應用尤為棘手之寄生信號。使用一多晶矽層可以阻隔該BOX下方之勢能，藉此限制該些電容變化，從而降低所產生之該些諧波之功率。
最後，選擇性存在於該BOX中之電荷，以及某些元件對直流電壓之使用，可能導致一累積層或反轉層(因此非常導電)於該BOX下方產生。該多晶矽層因其阻隔了該BOX下方之勢能，故可消除此一負面效應。
因此，本發明之一目的為獲得沒有習知技術底材之缺點之HR-SOI類型底材。
更詳細而言，本發明之一目的為闡述一種製造HR-SOI類型底材之方法，該方法可使多晶矽層之電阻損耗減至最小。
依照本發明，在此提出一種製造一基底底材之方法，該基底底材係用於製造絕緣體上半導體類型之一底材，該方法包括以下步驟：(a)提供電阻率高於500Ohm.cm之一矽底材；(b)清潔該底材之表面，以移除存在於該底材表面上之原生氧化層及/或摻雜物；(c)在該底材上形成一層介電材料；(d)在該層上形成一層多晶矽；該方法之特徵為，步驟(b)、(c)及(d)係在同一封閉體內接續 實施。
在步驟(d)結束時所獲得之底材，亦即由該矽底材、該介電材料層及該多晶矽層所形成之底材，可以構成一HR-SOI類型底材之基底底材，亦即支撐該絕緣層(BOX)及該半導體薄層之SOI底材之部分。
較有利之情況為，步驟(b)之清潔包括在一還原環境下進行之一熱處理。
依照本發明之一較佳實施例，該介電材料為氧化矽。
然後，較有利之情況為，步驟(c)包括在一氧化環境下對該底材進行一熱處理。
較佳情況為，該氧化環境包含一惰性氣體及氧，該氧之含量介於100ppm及5000ppm之間。
然後，步驟(d)包括在低於或等於900℃之溫度下沉積多晶矽。
一特別有利之方式為，於其中進行步驟(b)至(d)之該封閉體為一磊晶架構。
另一種方式為，該封閉體包括用於實施步驟(b)之一第一腔室、用於實施步驟(c)之一第二腔室，及用於實施步驟(d)之一第三腔室，該些腔室藉由與外部隔絕之氣閘而連接。
本方法之該些步驟茲參考圖1至3敘述如下。
如圖1所示，由高電阻率之矽製成之一底材1被置於與外部環境隔絕之一封閉體10內。
在本說明書中，「高電阻率」係指一有效電阻率高於500Ohm.cm，較佳者為高於1000Ohm.cm，且在一更佳之情況下為高於3000Ohm.cm，該有效電阻率為一等效電路中一均勻電阻性元件之電阻率。
一第一步驟包括清潔該底材1，以除去存在於該表面上之任何原生氧化層及污染物。
為此，首先在一還原環境下對該底材進行一熱處理，以從該表面移除任何原生氧化層。
例如，一熱處理在H2 環境下以1100℃進行30秒，但本發明所屬技術領域中具有通常知識者當然能夠界定其他適合之條件。
在一第二步驟中，對該表面進行蝕刻處理，以移除一薄淺層之被摻雜物所污染之矽。
例如，一熱處理在HCl/H2 環境下以1100℃進行30秒，以將該底材之表面蝕刻掉超過0.1至0.5微米。
如此便獲得一底材，該底材之表面沒有原生氧化層及污染物。
接著參考圖2，於該底材1留在該封閉體10內時，將一層介電材料2形成於該底材1上。
任何介電材料皆可採用，只要其形成不會導致污染物之引入即可。
依照本發明之一較佳實施例，該介電材料為氧化矽。
在此情況下，該氧化步驟可以包括，舉例而言，一熱處理在輕微氧化之環境下以1100℃進行20秒。
該輕微氧化環境之組成主要包括一種或多種惰性氣體(例如氬)，以及低比例之氧，其含量通常介於100ppm及5000ppm之間。
最好不要將太多氧引入該封閉體，以免該架構之元件有氧化之風險或污染該磊晶架構。
依照估計，含量為1000ppm之O2 便足以在該底材1之表面上形成一薄層之氧化物2。
最後，參考圖3，於覆蓋著該層氧化物2之該底材1仍留在該封閉體10內時，將一層多晶矽3沉積於該層氧化物2上。
該層3之厚度大約為0.2至10μm，較佳者為介於0.3及3μm之間。
沉積多晶矽之該些方法為本發明所屬技術領域中具有通常知識者所熟知。
尤其可加以採用者，為在足夠低之溫度下進行以使矽不會結晶之一磊晶技術。通常而言，大約900℃之溫度是合適的。
此外，底下之一層氧化物(或更一般而言，一介電材料)之存在會造成一多晶層或非晶層之形成。
在此方法結束時所獲得之底材1、2、3可以作為製造絕緣體上半導體類型底材(例如以一種Smart-CutTM 類型之方法)之基底底材或受體底材使用。
為此，可以進行低介電係數(稱為「低k」)之氧化物或介電材料之沉積或生長、熱處理及平坦化之步驟以整備因此而獲得之該基底底材之表面，以使其與一施體底材鍵結，該施體底材係預先經過植入以形成一脆化區，該脆化區劃定出旨在成為有用層之該半導體薄層(例如由矽製成者)之界限。
當然，將一半導體薄層移轉至該基底底材上之任何其他方法亦可加 以利用而不會超出本發明之範圍。
以此方式獲得之絕緣體上半導體底材具有對於射頻元件之形成尤其有利之特性。
由於清潔、形成介電層及沉積多晶矽等所有步驟均在同一封閉體內進行，因此可以避免該底材受到任何污染。
結果便是，當該底材作為基底底材使用以製造絕緣體上半導體類型之底材，然後將射頻元件製作於該底材之中或之上時，污染物擴散不會在所施加之熱處理之作用下發生。
這樣該層多晶矽3之電阻率便不會受污染物所影響。
在本說明書中，封閉體係指與外部隔絕並裝配有用以實施清潔、形成氧化物層及形成多晶矽層之適當手段之任何封閉空間。
因此，該封閉體可以為一腔室、一反應器、一爐具等等，其包括：- 用以取用、導入該矽底材，及取出其上已有該層介電材料及該層多晶矽形成之該底材之手段；- 用以封閉之手段，以相對於外部而言為密封之方式切斷對該底材之接觸；- 在清潔及形成介電材料層及多晶矽層期間用以支撐該底材之手段；- 用以加熱之手段，以將該環境及/或該底材加熱至各該步驟所需之溫度；- 用以將具有適於清潔、氧化或沉積介電材料，及沉積多晶矽之組成之氣體及/或試劑引入之手段； - 用以在該方法之各步驟結束時將殘餘氣體及/或試劑抽出之手段。
本發明所屬技術領域中具有通常知識者均知曉該些手段之不同範例，並且能夠以恰當方式裝配一封閉體以實施本發明之方法。
一特別有利之方式為該封閉體為一磊晶架構。
實際上，此種架構已裝配了上述該些手段，因此本發明之方法可以在該架構中實施而不必對其設置進行大幅調整。
不過，亦可設想諸如採用供沉積多晶矽所用之一爐具，條件是該爐具裝配有用以實施清潔及形成介電層該些步驟所需之手段。
本發明之方法亦可以在包含數個腔室之一架構中實施，每個腔室用於進行本方法之一個步驟，只要該些不同腔室係連結在一起，以使該底材在整個方法中皆不會曝露於該架構中之外部環境下即可。
此種架構之一範例呈現於圖4。
該架構10包括經由氣閘11A、11B連結在一起之三個腔室10A、10B及10C，以共同形成與外部隔絕之一封閉體。
該底材1之清潔，在該第一腔室10A中進行。
該腔室10A實質上裝配有用以加熱及引入與抽出構成該清潔步驟之合適環境之該些氣體之手段。
該第一腔室10A經由與外部隔絕之一氣閘11A與一第二腔室10B連結在一起。
該架構還包括用以輸送該底材之手段(未顯示)以在該清潔步驟結束時將該底材1從該第一腔室10A(在抽出該處理環境之氣體後)經過 該氣閘11A移轉至該第二腔室10B。
該第二腔室10B本身實質上包括用以在該底材1上形成該介電層2(例如氧化矽)之手段，尤其是用以加熱及引入與抽出一種或多種惰性氣體之手段。
該腔室10B經由與外部隔絕之一氣閘11B與一第三腔室10C連結在一起。
用以輸送之手段可在該氧化步驟結束時，將覆蓋著該介電層2之該底材1從該第二腔室10B(在抽出該處理環境之氣體後)經過該氣閘11B運送至該第三腔室10C。
該第三腔室10C本身實質上包括用以在該層氧化物2上生長一層多晶矽3之手段。
因此該腔室10C可以構成一磊晶架構。
最後，本說明書提供之範例僅為特定說明，該些特定說明之用意並非限制本發明之應用領域，此乃不言而喻。
1‧‧‧底材
2‧‧‧介電層
3‧‧‧多晶矽
10‧‧‧封閉體
10A‧‧‧第一腔室
10B‧‧‧第二腔室
10C‧‧‧第三腔室
11A、11B‧‧‧氣閘
經由以下詳細說明並參考所附圖式，本發明之其他特徵及優點將更為彰顯，其中：-圖1為有該高電阻率底材容納於其中之該封閉體之簡圖；-圖2以概要方式呈現在同一封閉體中，一層介電材料形成於該底材上；-圖3以概要方式呈現在同一封閉體中，一層多晶矽沉積在該層介 電材料上；-圖4呈現一變化做法，其中該方法在包含數個腔室之一封閉體內實施。
1．．．底材
2．．．介電層
3．．．多晶矽
10．．．封閉體

Claims (9)

  1. 一種製造一基底底材之方法，該基底底材係用於製造絕緣體上半導體類型之一底材，該方法包括以下步驟：(a)提供電阻率高於500Ohm.cm之一矽底材(1)；(b)清潔該底材(1)之表面，以移除存在於該底材(1)表面上之原生氧化層及/或摻雜物；(c)在該底材(1)上形成一層介電材料(2)；(d)在該層(2)上形成一層多晶矽(3)；該方法之特徵為該些步驟(b)、(c)及(d)係在同一封閉體(10)內接續實施以將底材之多晶矽層之電阻率之損耗減至最低。
  2. 如申請專利範圍第1項之方法，其特徵為步驟(b)之清潔包括在一還原環境下進行之一熱處理。
  3. 如申請專利範圍第1或2項之方法，其特徵為該介電材料為氧化矽。
  4. 如申請專利範圍第3項之方法，其特徵為步驟(c)包括在一氧化環境下對該底材(1)進行一熱處理。
  5. 如申請專利範圍第4項之方法，其特徵為該氧化環境包括一種惰性氣體及氧，該氧之含量介於100ppm及5000ppm之間。
  6. 如申請專利範圍第5項之方法，其特徵為步驟(d)包括在低於或等於900℃之溫度下沉積多晶矽。
  7. 如申請專利範圍第6項之方法，其特徵為該封閉體(10)為一磊晶 架構。
  8. 如申請專利範圍第6項之方法，其特徵為該封閉體(10)包括用於實施步驟(b)之一第一腔室(10A)、用於實施步驟(c)之一第二腔室(10B)，及用於實施步驟(d)之一第三腔室(10C)，該些腔室藉由與外部隔絕之氣閘(11A、11B)而連接。
  9. 如申請專利範圍第8項之方法，其特徵為在步驟(d)獲得之該底材(1、2、3)係在絕緣體上半導體類型之一底材之製造中作為基底底材使用。
TW101107519A 2011-03-22 2012-03-06 供絕緣體上半導體類型底材所用之基底底材之製造方法 TWI458020B (zh)

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