CN102693933B - 用于绝缘体型衬底上的半导体的基础衬底的制造方法 - Google Patents

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Abstract

本申请涉及用于绝缘体型衬底上的半导体的基础衬底的制造方法。本发明涉及一种用于在绝缘型衬底上制造半导体的基础衬底的制造方法，该方法包括以下步骤：a)提供电阻率为500Ohm.cm以上的硅衬底(1)，b)清洁所述衬底(1)的表面，以去除存在于所述衬底(1)的表面上的自然氧化物和/或掺杂物，c)在所述衬底(1)上形成介电材料层(2)，d)在所述介电材料层(2)上形成多晶硅层(3)，所述方法的特征在于，步骤b)、c)和d)在同一个外壳(10)中依次实现。

Description

用于绝缘体型衬底上的半导体的基础衬底的制造方法
技术领域
本发明涉及一种制造基础衬底的方法，所述基础衬底用于制造绝缘体型衬底上的半导体，特别是用于射频应用。
背景技术
目前存在用于生产射频(RF)器件的不同种类的衬底。
第一种衬底包含包括绝缘体衬底上硅层的衬底，例如石英上硅(SOQ)、蓝宝石上硅(SOS)或玻璃上硅(SOG)衬底。
这些衬底具有优良的射频性能，但就逻辑器件而言因硅性质较差而具有非常差的特性。此外，它们非常昂贵。
第二种衬底是高电阻率(HR)的体硅衬底。
“高电阻率”典型地指500 Ohm.cm以上的电阻率。
这些衬底具有比第一种衬底更差的性能，并且逻辑器件不能从SOI型结构的优势中受益，但该衬底不贵。
第三种衬底是被称为HR-SOI(绝缘体上高电阻率硅)的衬底，换句话说由高电阻率硅衬底上的硅层构造而成，厚氧化层隐埋在分界面处。从而，氧化层通常用术语BOX(“隐埋氧化物”)表示。
该衬底尤其有利于逻辑器件的操作，但表现出比SOQ或SOS衬底更差的射频性能。
当然，这些衬底具有一些缺点，即有时包含位于氧化层下方的低电阻率层。
本文中“低电阻率”指500Ohm.cm以下的电阻率。
该低电阻率层的存在可能是由于衬底表面在结合之前被污染(例如，因硼和/或磷的凝聚)。然后，这些污染物在结合界面上封装，进而能够扩散到高电阻率衬底内。
当初始衬底为具有高密度填隙氧原子的硅衬底时，形成低电阻率层的另一个原因在于：必须执行热处理，以形成氧沉淀并且获取所需的高电阻率。然而，在热处理期间或之前有时会发生氧原子扩散到衬底内的情况，这将导致在衬底中尤其在衬底的表面附近形成沉淀水平较低的区域，即电阻率较低的区域。
目前这两个原因很难控制。
第四种衬底为HR-SOI型衬底，其中HR衬底通过添加阱来改善。
为此，已经研发了不同的技术，但这些技术具有的缺点是，对制造SOI及SOI上的器件时所施加的热处理非常敏感。
例如，已经知道，在氧化层(BOX)与HR衬底之间沉积多晶硅层。
关于这方面读者可以参考以下公开文件：D.Lederer、R.Lobet和J.-P.Raskin，“Enhanced high resistivity SOI wafers for RF applications”，IEEE Intl.SOI Conf.，pp.46-47，2004；D.Lederer和J.-P.Raskin，“Newsubstrate passivation method dedicated to high resistivity SOI waferfabrication with increased substrate resistivity”，IEEE Electron DeviceLetters，vol.26，no.11，pp.805-807，2005；D.Lederer和J.-P.Raskin，“RF performance of a commercial SOI technology transferred onto apassivated HR silicon substrate”，IEEE Transactions on Electron Devices，vol.55，no.7，pp.1664-1671，2008；以及D.C.Kerr等，“Identificationof RF harmonic distortion on Si substrates and its reduction using atrap-rich layer”，978-1-4244-1856-5/08，IEEE 2008。
然而，多晶硅在高温下再结晶，并且存在于多晶硅层与HR硅衬底之间的界面处的掺杂物会扩散到HR硅衬底内，这样具有减小HR硅衬底的电阻率的效果。
在这方面，文献WO 2010/002515提出了上述HR-SOI衬底中的HR硅基础衬底另一种使用，即用包含位于具有标准电阻率的支撑物上且具有高电阻率的厚半导体层的结构替换所述体基础衬底。
为了避免支撑物中的掺杂物或污染物扩散到该高电阻半导体层内从而减小该半导体层的电阻率的风险，建议在支撑物与所述半导体层之间放置扩散屏障。该扩散屏障可以由一层或多层氧化硅和/或氮化硅组成并且具有至少20nm的厚度。
此外，由于其厚度较大(50μm至100μm的等级)，该电阻层可以与衬底相比较。
射频器件的衬底遵循以下事实：在高频时，电场穿入衬底并且影响所遇到的任何电荷载体，结果，一方面导致不必要的能量消耗(该效应被称为“穿透损耗”或“插入损耗”)；另一方面对其它器件造成影响(该效应被称为“串扰”)，其行为将通过衬底来改进。
另外，信号的上升和下降导致衬底的电容发生变化，从而产生以主频的谐频振动的波形。这些谐波及其组合可能构成对射频应用带来特别困难的寄生信号。使用多晶硅层将电势阻隔在BOX下方，从而限制电容变化，进而减小所产生的谐波能量。
最后，BOX中随意出现电荷、以及某些器件使用直流电压，可能导致在BOX下方形成积累层或反型层(从而具有很好的传导性)。将电势阻隔在BOX下方的多晶硅层消除了该不良影响。
从而，本发明的目的是获得不具有现有技术中的衬底所具有的缺点的HR-SOI型衬底。
更确切地说，本发明的目的是定义一种制造HR-SOI型衬底的方法，该HR-SOI型衬底使多晶硅层的电阻率损失最小化。
发明内容
根据本发明，提出了一种制造基础衬底的方法，所述基础衬底用于制造绝缘体型衬底上的半导体，该方法包括以下步骤：
a)提供电阻率为500 Ohm.cm以上的硅衬底，
b)清洁所述衬底的表面，以去除存在于衬底的表面上的自然氧化物和/或掺杂物，
c)在所述衬底上形成介电材料层，
d)在所述介电材料层上形成多晶硅层，
所述方法的特征在于，步骤b)、c)和d)在同一个外壳中依次实现。
在步骤d)结束时所获得的衬底，换句话说，由硅衬底、介电材料层和多晶硅层形成的衬底可以构成HR-SOI型衬底的基础衬底，换句话说，SOI衬底中支撑绝缘层(BOX)和薄半导体层的部分。
有利地，清洁步骤b)包括在还原性气氛中的热处理。
根据本发明的优选实施例，介电材料为氧化硅。
有利地，步骤c)则包括在氧化气氛中对硅衬底进行热处理。
优选地，所述氧化气氛包括惰性气体和氧，氧含量在100ppm和5000ppm之间。
然后，步骤d)包括在温度低于或等于900℃时沉积多晶硅。
尤其有利地，执行步骤b)至步骤d)的外壳为外延框架。
作为选择，外壳包括实现步骤b)的第一室、实现步骤c)的第二室和实现步骤d)的第三室，所述室经由与外部隔离的气锁(airlock)相连接。
附图说明
参考附图，根据以下详细描述，本发明的其它特征和优点将变得更加清楚，在附图中：
-图1是容纳高电阻率衬底的外壳的示意图；
-图2以示意的方式示出了在同一外壳中在衬底上形成介电材料层；
-图3以示意的方式示出了在同一外壳中在介电层上沉积多晶硅层；
-图4示出了在包含若干室的外壳中实现的本方法的变形。
具体实施方式
将参考图1至图3描述方法的步骤。
如图1所示，在与外部环境隔离的外壳10中放置有高电阻率硅制成的衬底1。
在本文中，“高电阻率”指有效电阻率在500 Ohm.cm以上，优选地在1000 Ohm.cm以上，更优选地在3000 Ohm.cm以上，其中有效电阻率是等效电路中均匀电阻部件的电阻率。
第一步包括清洁衬底1，以便去除存在于表面上的任何自然氧化物和任何污染物。
为此，首先在还原性气氛中对衬底执行热处理，以去除表面上的任何自然氧化物。
例如，在H2(被称为“H2烘焙”)气氛中以1100℃施加处理30秒，但本领域的技术人员自然能够限定其它合适的条件。
在第二步中，对表面实施蚀刻处理，以去除被掺杂物所污染的较薄的硅表面层。
例如，在HCl/H2气氛中以1100℃施加热处理30秒，以便将衬底表面蚀刻掉0.1和0.5微米。
从而获得表面没有自然氧化物和污染物的衬底。
然后，参考图2，在衬底1保留在外壳10中的同时，在衬底1上形成介电材料层2。
可以采用任何介电材料，只要该介电材料的形成不会引入污染物即可。
根据本发明的优选实施例，所述介电材料为氧化硅。
在该情形下，氧化步骤可以包括，例如在轻微氧化气氛中以1100℃施加热处理20秒。
所述轻微氧化气氛的组分主要包括一种或多种惰性气体(例如氩)和低比例的氧，典型地氧含量在100ppm和5000ppm之间。
确实不希望将太多的氧引入外壳内，以避免氧化框架的部件的风险或者避免污染外延框架。
据估计，O2比例在1000ppm时足以在衬底1的表面上形成薄氧化层2。
最后，参考图3，在覆盖有氧化层2的衬底1仍然保留在外壳10中的同时，将多晶硅层3沉积在氧化层2上。
层3的厚度等级为0.2μm至10μm，优选在0.3μm和3μm之间。
沉积多晶硅的方法为本领域技术人员所熟知。
尤其可以采用温度足够低从而不会使硅结晶的外延技术。典型地，900℃的温度等级是合适的。
此外，下面存在氧化层(或者，更一般地讲，介电材料)将导致多晶层或非晶层的形成。
在该方法结束时所获得的衬底1、2、3可以用作基础衬底或接受衬底，用于通过例如Smart-CutTM式方法在绝缘体型衬底上制造半导体。
为此，可以执行以下步骤：沉积或生长介电常数较低(被称为“低K”)的氧化物或介电材料、热处理和平坦化，以便对由此获得的基础衬底的表面进行制备，进而与预先植入的供体衬底结合，从而形成限定待变为有用层的薄半导体层(例如由硅制成)的脆化区。
然而，在不超过本发明范围的情况下，自然可以实施将薄半导体层转移在基础衬底上的任何其它方法。
由此获得的绝缘衬底上的半导体在形成射频器件时具有尤其有益的特性。
实际上，在同一外壳中执行清洁、形成介电层和沉积多晶硅的所有步骤可以避免衬底受到任何污染。
由此，当将衬底用作基础衬底，以便在绝缘体型衬底上制造半导体，进而在所述衬底中或所述衬底上制造射频器件时，保证了在所施加的热处理的作用下不会发生污染物扩散。
从而多晶硅层4的电阻率不会因污染物而受影响。
本文中外壳指，与外部隔离并且配置有实现清洁、氧化层形成及多晶硅层形成的适当装置的任何封闭空间。
从而，所述外壳可以是室、反应器、炉等，并且包括：
-进出装置，其用于放入硅衬底以及取出形成有介电材料层和多晶硅层的衬底，
-闭合装置，其以密封的方式相对于外部切断所述进出，
-支承装置，其用于在清洁及形成介电材料层和多晶硅层的期间支撑衬底，
-加热装置，其用于在每一步中将气氛和/或衬底加热至期望温度，
-引入装置，其用于引入具有适当组分的气体和/或反应物，以便于清洁、介电材料的氧化或沉积、以及多晶硅的沉积，
-排出装置，其用于在方法的每一步结束时排出剩余的气体和/或反应物。
本领域的技术人员知晓这些装置的不同实例，并且能够以适当的方式配置外壳以实现本发明的方法。
尤其有利地，该外壳为外延框架。
实际上，该框架配置有上述装置，从而可以在该框架中实现所述方法，而不需要对安装进行实质调整。
然而，可以设想例如采用用于沉积多晶硅的炉，假定该炉配置有实现清洁和形成介电层的步骤所必需的装置。
该方法还可以在包含分别用于本发明的步骤的若干室的框架中实现，只要不同的室连接在一起以使框架中的衬底在实施整个方法的过程中不暴露于外部环境即可。
图4示出了该框架的实例。
框架10包括经由气锁11A、11B连接在一起的三个室10A、10B和10C，从而一起形成与外部隔离的外壳。
在第一室10A中执行衬底1的清洁。
该室10A主要配置有加热、引入并排出组成用于清洁的适当气氛的气体的装置。
第一室10A经由与外部隔离的气锁11A而连接至第二室10B。
此外，框架包括运送衬底的装置(未示出)，以便在清洁结束时(在排出处理气氛之后)将衬底1从第一室10A经过气锁11A转移至第二室10B。
第二室10B就其本身而言，主要包括用于在衬底1上形成(例如氧化硅的)介电层2的装置，尤其是用于加热和引入并排出一种或多种惰性气体的装置。
室10B经由与外部隔离的气锁11B而连接至第三室10C。
在氧化步骤结束时(在排出处理气氛之后)，运送装置可以将覆盖有介电层2的衬底1从第二室10B经过气锁11B转移至第三室10C。
第三室10C就其本身而言，包括用于在氧化层2上生长多晶硅层3的装置。
从而所述室10C可以构成外延框架。
最后，不用说，所给实例仅为了说明，决非要限制本发明的应用领域。

Claims (9)

1.一种高电阻率基础衬底的制造方法，所述基础衬底用于在绝缘体型衬底上制造半导体，该方法包括以下步骤：
提供步骤a)，提供电阻率为500Ohm.cm以上的硅衬底(1)，
清洁步骤b)，清洁所述衬底(1)的表面，以去除存在于所述衬底(1)的表面上的自然氧化物和/或掺杂物，
步骤c)，在所述衬底(1)上形成介电材料层(2)，
步骤d)，在所述介电材料层(2)上形成多晶硅层(3)，
所述方法的特征在于，步骤b)、c)和d)在同一个外壳(10)中依次实现，以使所述多晶硅层(3)的电阻率损失最小化。
2.根据权利要求1所述的基础衬底的制造方法，其特征在于，所述清洁步骤b)包括在还原性气氛中的热处理。
3.根据权利要求1或2中的一项所述的基础衬底的制造方法，其特征在于，所述介电材料为氧化硅。
4.根据权利要求3所述的基础衬底的制造方法，其特征在于，步骤c)包括在氧化气氛中对所述衬底(1)进行热处理。
5.根据权利要求4所述的基础衬底的制造方法，其特征在于，所述氧化气氛包括惰性气体和氧，氧含量在100ppm和5000ppm之间。
6.根据权利要求1所述的基础衬底的制造方法，其特征在于，步骤d)包括在温度低于或等于900℃时沉积多晶硅。
7.根据权利要求1所述的基础衬底的制造方法，其特征在于所述外壳(10)为外延框架。
8.根据权利要求1所述的基础衬底的制造方法，其特征在于，所述外壳(10)包括实现步骤b)的第一室(10A)、实现步骤c)的第二室(10B)和实现步骤d)的第三室(10C)，所述室经由与外部隔离的气锁(11A、11B)相连接。
9.根据权利要求1所述的基础衬底的制造方法，其特征在于，在步骤d)获得的衬底(1、2、3)用作在绝缘体型衬底上制造半导体的基础衬底。
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* Cited by examiner, † Cited by third party
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CN103296013B (zh) * 2013-05-28 2017-08-08 上海华虹宏力半导体制造有限公司 射频器件的形成方法
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
EP4170705A3 (en) 2014-11-18 2023-10-18 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
EP4120320A1 (en) * 2015-03-03 2023-01-18 GlobalWafers Co., Ltd. Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
US10304722B2 (en) 2015-06-01 2019-05-28 Globalwafers Co., Ltd. Method of manufacturing semiconductor-on-insulator
US10332782B2 (en) 2015-06-01 2019-06-25 Globalwafers Co., Ltd. Method of manufacturing silicon germanium-on-insulator
JP6353814B2 (ja) 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN105261586B (zh) * 2015-08-25 2018-05-25 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
WO2017087393A1 (en) 2015-11-20 2017-05-26 Sunedison Semiconductor Limited Manufacturing method of smoothing a semiconductor surface
EP3995608A1 (en) 2016-06-08 2022-05-11 GlobalWafers Co., Ltd. High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
CN115763496A (zh) 2016-10-26 2023-03-07 环球晶圆股份有限公司 具有增强电荷俘获效率的高电阻率绝缘体上硅衬底
FR3066858B1 (fr) * 2017-05-23 2019-06-21 Soitec Procede pour minimiser une distorsion d'un signal dans un circuit radiofrequence
CN108987250B (zh) * 2017-06-02 2021-08-17 上海新昇半导体科技有限公司 衬底及其制作方法
US10468486B2 (en) 2017-10-30 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. SOI substrate, semiconductor device and method for manufacturing the same
JP6834932B2 (ja) * 2017-12-19 2021-02-24 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法
EP4210092A1 (en) 2018-06-08 2023-07-12 GlobalWafers Co., Ltd. Method for transfer of a thin layer of silicon
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
FR3129028B1 (fr) 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129029B1 (fr) 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041621A2 (en) * 1999-03-31 2000-10-04 Samsung Electronics Co., Ltd. Multilayered wafer with thrick sacrificial layer using porous silicon or porous silicon oxide and fabrication method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0648686B2 (ja) * 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JP3076202B2 (ja) * 1994-07-12 2000-08-14 三菱マテリアルシリコン株式会社 Ｅｇ用ポリシリコン膜の被着方法
JPH10335615A (ja) * 1997-05-22 1998-12-18 Harris Corp 半導体デバイスに関する改良
JP3676958B2 (ja) * 1999-12-28 2005-07-27 株式会社日立製作所 半導体集積回路装置の製造方法
AU2002322966A1 (en) * 2002-03-20 2003-09-29 Ecole Polytechnique Federale De Lausanne (Epfl) Process for manufacturing mems
FR2838865B1 (fr) 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US7535100B2 (en) * 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
KR100524197B1 (ko) * 2003-04-29 2005-10-27 삼성전자주식회사 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법
US7112509B2 (en) * 2003-05-09 2006-09-26 Ibis Technology Corporation Method of producing a high resistivity SIMOX silicon substrate
JP2007507093A (ja) * 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
JP2007056336A (ja) * 2005-08-25 2007-03-08 Tokyo Electron Ltd 基板処理装置，基板処理装置の基板搬送方法，プログラム，プログラムを記録した記録媒体
US20070190681A1 (en) 2006-02-13 2007-08-16 Sharp Laboratories Of America, Inc. Silicon-on-insulator near infrared active pixel sensor array
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
WO2007117583A2 (en) * 2006-04-07 2007-10-18 Applied Materials Inc. Cluster tool for epitaxial film formation
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041621A2 (en) * 1999-03-31 2000-10-04 Samsung Electronics Co., Ltd. Multilayered wafer with thrick sacrificial layer using porous silicon or porous silicon oxide and fabrication method thereof

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