KR20180015634A - 접합 soi 웨이퍼의 제조방법 - Google Patents

접합 soi 웨이퍼의 제조방법 Download PDF

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KR20180015634A
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오사무 이시카와
켄지 메구로
타이시 와카바야시
히로유키 오오니시
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 베이스 웨이퍼에 다결정 실리콘층을 퇴적하는 공정과, 본드 웨이퍼에 절연막을 형성하는 공정과, 절연막을 개재하여 다결정 실리콘층의 연마면과 본드 웨이퍼를 접합하는 공정과, 본드 웨이퍼를 박막화하는 공정을 가지며, 베이스 웨이퍼로서 100Ω·cm 이상의 실리콘 단결정 웨이퍼를 이용하고, 다결정 실리콘층을 퇴적하는 공정은, 베이스 웨이퍼의 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 10nm 이상, 30nm 이하의 두께로 형성하는 단계를 추가로 포함하고, 다결정 실리콘층의 퇴적을 1050℃ 이상, 1200℃ 이하의 온도에서 행하는 접합 SOI 웨이퍼의 제조방법이다. 이에 따라, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않도록 다결정 실리콘층을 퇴적할 수 있음과 함께, 다결정 실리콘층 퇴적공정의 스루풋을 향상시킬 수 있는 SOI 웨이퍼의 제조방법이 제공된다.

Description

접합 SOI 웨이퍼의 제조방법
본 발명은, 접합 SOI 웨이퍼의 제조방법에 관한 것이다.
RF(Radio Frequency: 고주파) 디바이스 대응의 SOI 웨이퍼로서, 베이스 웨이퍼의 저항률을 고저항화함으로써 대처해 왔다. 그러나, 추가적인 고속화에 대응하기 위하여 보다 높은 주파수에 대응하는 것이 필요해 졌으며, 종래의 고저항 웨이퍼의 사용만으로는 대처할 수 없게 되었다.
이에, 대응책으로서 SOI 웨이퍼의 매립 산화막층(BOX층) 바로 밑에, 발생한 캐리어를 소멸시키는 효과를 갖는 층(캐리어트랩층)을 첨가하는 것이 제안되어 있으며, 고저항 웨이퍼 중에 발생한 캐리어를 재결합시키기 위한 고저항의 다결정 실리콘층을 베이스 웨이퍼 상에 형성하는 것이 필요해졌다.
특허문헌 1에는, BOX층과 베이스 웨이퍼의 계면에, 캐리어트랩층으로서의 다결정 실리콘층이나 비정질 실리콘층을 형성하는 것이 기재되어 있다.
한편, 특허문헌 2에도, BOX층과 베이스 웨이퍼의 계면에, 캐리어트랩층으로서의 다결정층을 형성하는 것이 기재되어 있으며, 나아가, 다결정 실리콘층의 재결정화를 방지하기 위하여, 다결정 실리콘층 형성 후의 열처리온도를 제한하고 있다.
또한, 특허문헌 3에는, 캐리어트랩층으로서의 다결정 실리콘층이나 비정질 실리콘층을 형성하는 것은 기재되어 있지 않으나, 본드 웨이퍼와 접합하는 측의 베이스 웨이퍼 표면의 표면거칠기를 크게 함으로써, 캐리어트랩층과 동일한 효과를 얻는 것이 기재되어 있다.
특허문헌 4에는, RF디바이스 대응의 SOI 웨이퍼를 제작하기 위한 베이스 웨이퍼를 제조하는 방법에 관한 것으로, 500Ωcm보다 큰 고저항률의 실리콘 기판 상에 유전체층을 형성하고, 이 유전체층 상에 다결정 실리콘층을 형성할 때, 900℃ 이하의 온도에서 퇴적하는 것이 기재되어 있다.
특허문헌 5에는, RF디바이스 대응의 SOI 웨이퍼를 제작하기 위하여, 500Ωcm보다 큰 고저항률의 실리콘 기판 상에, 자연산화물층과는 상이한 유전재료층을 0.5~10nm의 두께로 형성한 후, 다결정 실리콘층을 형성하는 것이 기재되어 있다.
일본특허공표 2007-507093호 공보 일본특허공표 2013-513234호 공보 일본특허공개 2010-278160호 공보 일본특허공개 2012-199550호 공보 일본특허공표 2014-509087호 공보
상기 서술한 바와 같이, 보다 높은 주파수에 대응하는 디바이스를 제작하기 위하여, SOI 웨이퍼의 BOX층 밑에 캐리어트랩층을 형성하는 것이 필요해졌다.
그러나, 통상의 다결정 실리콘층을 퇴적시켜 캐리어트랩층을 형성하면, SOI 웨이퍼 제조공정 중 또는 디바이스 제조공정 중의 열이력에 따라서는 다결정 실리콘층이 어닐되어 단결정화되고 캐리어트랩층으로서의 효과가 감소한다는 문제가 있었다.
따라서, 다결정 실리콘층 퇴적 후에 열처리를 행하여도 단결정화가 진행되지 않도록 할 필요가 있다. 환언하면, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않는 비용이 싸고, 효과가 지속되는 다결정 실리콘층을 퇴적할 필요가 있다.
그러나, 상기 특허문헌 1-3 어디에서도, 다결정 실리콘층 퇴적 후에 열처리를 행하여도 단결정화가 진행되지 않도록 하는 기술에 대해서는, 개시도 시사도 되어 있지 않다.
한편, 다결정 실리콘층 퇴적 후의 열처리에 의한 단결정화를 억제하기 위하여, 다결정 실리콘층과 베이스 웨이퍼 사이에 유전체층을 형성하는 것이, 특허문헌 4, 5에 기재되어 있다. 그러나, 다결정 실리콘층의 퇴적온도에 관해서는, 특허문헌 4에 900℃ 이하라고 기재되어 있을 뿐이다. 이러한 저온에서 다결정 실리콘층을 형성하는 이유는, 고온에서의 다결정 실리콘 퇴적시에 유전체층이 소실되는 것을 방지하고, 다결정 실리콘층의 단결정화의 억제를 확실한 것으로 하기 위함이다.
한편, 다결정 실리콘층의 퇴적온도를 저온화하면, 충분한 퇴적속도가 얻어지지 않아 다결정 실리콘층 퇴적공정의 스루풋이 저하되고, 제조비용이 증대한다는 문제가 있는 것을 알았다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않도록 다결정 실리콘층을 퇴적할 수 있음과 함께, 다결정 실리콘층 퇴적공정의 스루풋을 향상시킬 수 있는 SOI 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 모두 실리콘 단결정으로 이루어진 본드 웨이퍼와 베이스 웨이퍼를 절연막을 개재하여 접합하여 접합 SOI 웨이퍼를 제조하는 방법으로서, 적어도, 상기 베이스 웨이퍼의 접합면측으로 다결정 실리콘층을 퇴적하는 공정과, 이 다결정 실리콘층의 표면을 연마하는 공정과, 상기 본드 웨이퍼의 접합면에 상기 절연막을 형성하는 공정과, 이 절연막을 개재하여 상기 베이스 웨이퍼의 상기 다결정 실리콘층의 연마면과 상기 본드 웨이퍼를 접합하는 공정과, 접합된 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정을 가지며, 상기 베이스 웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하고, 상기 다결정 실리콘층을 퇴적하는 공정은, 상기 베이스 웨이퍼의 상기 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 10nm 이상, 30nm 이하의 두께로 형성하는 단계를 추가로 포함하고, 상기 다결정 실리콘층의 퇴적을 1050℃ 이상, 1200℃ 이하의 온도에서 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이와 같이, 베이스 웨이퍼의 실리콘 단결정의 표면과 퇴적하는 다결정 실리콘층 사이에, 미리 산화막을 10nm 이상 형성해 둠으로써, 다결정 실리콘층의 형성을 1050℃ 이상, 1200℃ 이하의 고온에서 행해도, 다결정 실리콘층의 퇴적 중에 산화막이 소실되거나, 구상이 되어 점재하거나 하는 일 없이 층 상태를 유지할 수 있으므로, 다결정 실리콘층의 퇴적 중이나, 퇴적 후에 SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리에 의한 단결정화를 억제할 수 있다. 또한, 산화막을 30nm 이하의 두께로 함으로써, 베이스 웨이퍼의 표면측에 반전층이 형성되기 쉬워짐에 따른 고주파 특성의 열화를 방지할 수 있다.
나아가, 다결정 실리콘층의 퇴적온도를 1050℃ 이상의 온도로 함으로써, 다결정 실리콘층의 퇴적속도를 충분히 빠르게 할 수 있으므로, 예를 들어, 매엽식의 상압 에피택셜 성장장치를 이용하여 다결정 실리콘층을 퇴적하는 경우여도, 스루풋을 향상시킬 수 있고, 제조비용을 저감시킬 수 있다. 또한, 퇴적온도를 1200℃ 이하의 온도로 함으로써, 슬립전위의 발생을 방지할 수 있다.
이때, 상기 산화막을 형성 후, 상기 다결정 실리콘층의 퇴적을 행하기 전에, 수소함유 분위기하, 1050℃ 이상, 1200℃ 이하의 온도에서, 1초 이상, 60초 이하의 열처리를 행하는 것이 바람직하다.
산화막이 형성된 베이스 웨이퍼의 산화막 표면에는, 산화막 형성시나 산화막 형성후에 도펀트가 되는 불순물이 미량 부착되어 존재해 있으며, 이 미량의 불순물이, 산화막을 경유하여 베이스 웨이퍼로 확산됨으로써, 고주파 특성을 열화시키는 경우가 있다. 그러므로, 다결정 실리콘층의 퇴적을 행하기 전에, 수소함유 분위기하, 1050℃ 이상, 1200℃ 이하의 온도에서, 1초 이상, 60초 이하의 열처리를 행하고, 이들 불순물을 제거함으로써, 도펀트가 되는 불순물의 베이스 웨이퍼로의 확산을 방지할 수 있고, 이에 따라, 고주파 특성의 열화를 확실하게 방지할 수 있다.
이때, 상기 수소함유 분위기하에서의 열처리와, 상기 다결정 실리콘층의 퇴적을, 동일한 장치에서 연속적으로 행하는 것이 바람직하다.
이와 같이 수소함유 분위기하에서의 열처리와, 다결정 실리콘층의 퇴적을 동일한 장치에서 연속적으로 행함으로써, 스루풋을 보다 효과적으로 향상시킬 수 있고, 제조비용을 보다 효과적으로 저감할 수 있다.
이상과 같이, 본 발명의 접합 SOI 웨이퍼의 제조방법이면, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않도록 다결정 실리콘층을 퇴적할 수 있음과 함께, 다결정 실리콘층 퇴적공정의 스루풋을 향상시킬 수 있고, 제조비용을 저감시킬 수 있다.
[도 1] 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양의 일 예를 나타내는 제조 플로우이다.
[도 2] 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양의 일 예를 나타내는 공정단면도이다.
상기 서술한 바와 같이, 보다 높은 주파수에 대응하는 디바이스를 제작하기 위하여, SOI 웨이퍼의 BOX층 밑에 캐리어트랩층을 형성하는 것이 필요해졌지만, 통상의 다결정 실리콘층을 퇴적시켜 캐리어트랩층을 형성하면, SOI 웨이퍼 제조공정 중 또는 디바이스 제조공정 중의 열이력에 따라서는 다결정 실리콘층이 어닐되어 단결정화되고 캐리어트랩층으로서의 효과가 감소된다는 문제가 있었다.
한편, 다결정 실리콘층 퇴적 후의 열처리에 의한 단결정화를 억제하기 위하여, 다결정 실리콘층과 베이스 웨이퍼 사이에 유전체층을 형성하는 것이, 특허문헌 4, 5에 기재되어 있으나, 이들 방법에는, 상기와 같이, 다결정 실리콘층의 퇴적온도를 저온화하면, 충분한 퇴적속도가 얻어지지 않아 다결정 실리콘층 퇴적공정의 스루풋이 저하되고, 제조비용이 증대한다는 문제가 있는 것을 알 수 있었다.
이에, 본 발명자들은, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않도록 다결정 실리콘층을 퇴적할 수 있음과 함께, 다결정 실리콘층 퇴적공정의 스루풋을 향상시킬 수 있는 SOI 웨이퍼의 제조방법에 대하여 예의 검토를 거듭하였다.
그 결과, 베이스 웨이퍼의 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 10nm 이상, 30nm 이하의 두께로 형성해 두고, 다결정 실리콘층의 퇴적을 1050℃ 이상, 1200℃ 이하의 온도에서 행함으로써, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리공정을 통해도 단결정화가 진행되지 않도록 다결정 실리콘층을 퇴적할 수 있음과 함께, 다결정 실리콘층 퇴적공정의 스루풋을 향상시킬 수 있는 것을 발견하여, 본 발명을 완성시켰다.
이하, 본 발명에 대하여, 실시태양의 일 예로서, 도면을 참조하면서 상세하게 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
이하, 도 1, 2를 참조하면서, 본 발명의 접합 SOI 웨이퍼의 제조방법의 실시태양 중 일 예를 설명한다.
먼저, 실리콘 단결정으로 이루어진 본드 웨이퍼(10)를 준비한다(도 1의 스텝 S11, 도 2(a) 참조).
다음에, 예를 들어 열산화나 CVD 등에 의해, 본드 웨이퍼(10)에, 매립절연막층(매립 산화막층인 경우, BOX층이라고도 함)(후술하는 도 2(i)의 매립절연막층(16))이 되는 절연막(예를 들어, 산화막)(13)을 성장시킨다(도 1의 스텝 S12, 도 2(b) 참조).
다음에, 그 절연막(13) 상으로부터 이온주입기에 의해, 수소이온과 희가스이온 중 적어도 1종류의 가스이온을 주입하여, 본드 웨이퍼(10) 내에 이온주입층(17)을 형성한다(도 1의 스텝 S13, 도 2(c) 참조). 이때, 목표로 하는 SOI층(후술하는 도 2(i)의 SOI층(15))의 두께를 얻을 수 있도록, 이온주입 가속전압을 선택한다.
다음에, 본드 웨이퍼(10)의 접합면의 파티클을 제거하기 위하여, 접합 전 세정을 행한다(도 1의 스텝 S14 참조).
한편, 상기와는 달리, 실리콘 단결정으로 이루어진 베이스 웨이퍼(11)를 준비한다(도 1의 스텝 S21, 도 2(d) 참조).
다음에, 베이스 웨이퍼(11) 상에, 산화막(베이스 산화막)(20)을 형성한다(도 1의 스텝 S22, 도 2(e) 참조). 형성하는 산화막(20)의 두께는 10nm 이상, 30nm 이하로 한다. 다결정 실리콘층의 퇴적 중에 산화막이 소실되거나, 구상이 되어 점재하거나 하는 것을, 보다 확실하게 방지하기 위해서는 10nm보다 두껍게, 예를 들어 15nm 이상으로 하는 것이 바람직하다.
이러한 두께의 산화막을 형성하는 방법으로는 특별히 한정되지 않으나, 일반적인 배치식의 열처리로를 이용하여, 산화성분위기 중에서, 저온·단시간의 열산화를 행하는 방법이나, 급속가열·급속냉각장치(RTA장치)를 이용한 산화열처리(RTO)를 행하는 방법 등을 이용함으로써, 균일한 산화막을 형성할 수 있다.
다음에, 산화막(베이스 산화막)(20) 상에 다결정 실리콘층(12)을 퇴적시킨다(도 1의 스텝 S23, 도 2(f) 참조). 여기서, 퇴적온도는 1050℃ 이상, 1200℃ 이하로 한다. 이때, 퇴적온도까지의 승온 중의 분위기가스는, 통상은 100% H2가 이용된다.
퇴적온도가 1050℃ 이상, 1200℃ 이하이므로, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리가 비교적 고온(예를 들어, 1000~1200℃ 정도)이더라도, 다결정 실리콘층의 입계성장이 억제되어, 캐리어트랩층으로서의 효과를 유지할 수 있다. 또한, 승온 중의 수소함유 분위기에 의해, 산화막(20)의 표면에 부착되어 있는 불순물을 제거하는 효과도 얻어진다.
또한, 퇴적온도가 1050℃ 이상, 1200℃ 이하이므로, 일반적인 에피택셜 성장용의 CVD장치를 이용하여, 원료가스로서 트리클로로실란을 사용하고, 상압에서 고속으로 다결정 실리콘층(12)을 퇴적할 수 있다. 보다 고속으로 퇴적하기 위해서는, 퇴적온도를 1100℃ 이상으로 하는 것이 바람직하다.
한편, 승온을 거쳐 다결정 실리콘층의 퇴적을 행하기 직전에, 수소함유 분위기하, 1050℃ 이상, 1200℃ 이하의 온도범위에서 선택한 소정온도에서, 1초 이상, 60초 이하의 소정시간의 열처리를 행함으로써, 산화막 표면을 약간 에칭하고, 표면에 부착되어 있는 불순물을 충분히 제거하는 것이 바람직하다. 이에 따라, 도펀트가 되는 불순물의 베이스 웨이퍼로의 확산을 방지할 수 있으며, 고주파 특성의 열화를 확실하게 방지할 수 있다.
또한, 이 수소함유 분위기하에서의 열처리는, 다결정 실리콘층을 퇴적하는 CVD장치를 이용하여, 수소함유 분위기하의 열처리와, 다결정 실리콘층의 퇴적을 동일장치에서 연속적으로 행하면, 생산성이 향상되므로 바람직하다. 그러나, 열처리 및 퇴적을 별도의 장치를 이용하여 다른 공정으로서 행하는 것도 가능하다.
다음에, 베이스 웨이퍼(11)에 퇴적된 다결정 실리콘층(12)의 표면을 연마에 의해 평탄화한다(도 1의 스텝 S24, 도 2(g) 참조). 1050℃ 이상, 1200℃ 이하의 온도에서 퇴적한 다결정 실리콘층(12)의 표면거칠기는 커서, 그대로 본드 웨이퍼와 접합하는 것이 곤란하므로, 다결정 실리콘층(12)의 표면을 연마에 의해 평탄화할 필요가 있다.
다음에, 연마된 다결정 실리콘층(12)의 표면의 파티클을 제거하기 위하여, 접합 전 세정을 행한다(도 1의 스텝 S25 참조).
한편, 도 1의 스텝 S11~S14와, 도 1의 스텝 S21~S25는 병행하여 진행할 수 있다.
다음에, 산화막(20) 및 다결정 실리콘층(12)이 형성된 베이스 웨이퍼(11)를, 베이스 웨이퍼(11)의 다결정 실리콘층(12)이 형성된 면과 본드 웨이퍼(10)의 이온주입면이 접하도록, 절연막(13)을 형성한 본드 웨이퍼(10)와 밀착시켜 접합한다(도 1의 스텝 S31, 도 2(h) 참조).
다음에, 이온주입층(17)에 미소기포층을 발생시키는 열처리(박리열처리)를 접합한 웨이퍼에 실시하고, 발생한 미소기포층으로 박리하여, 베이스 웨이퍼(11) 상에 매립절연막층(16)과 SOI층(15)이 형성된 접합 웨이퍼(14)를 제작한다(도 1의 스텝 S32, 도 2(i) 참조). 한편, 이때, 박리면(19)을 가지는 박리웨이퍼(18)가 파생된다.
다음에, 접합계면의 결합강도를 증가시키기 위하여 접합 웨이퍼(14)에 결합열처리를 실시한다(도 1의 스텝 S33 참조).
상기와 같이 하여 접합 SOI 웨이퍼를 제조할 수 있다.
본드 웨이퍼(10)의 박막화를, 이온주입층(17)의 형성과, 이온주입층(17)에서의 박리에 의해 행하는 것을 예시하였으나, 이것으로 한정되지 않는다. 본드 웨이퍼(10)의 박막화는, 예를 들어, 연삭, 연마, 에칭 등을 조합하여 행할 수도 있다.
본 발명의 접합 SOI 웨이퍼의 제조방법에 있어서는, 베이스 웨이퍼의 실리콘 단결정의 표면과 퇴적하는 다결정 실리콘층 사이에, 미리 10nm 이상, 30nm 이하의 두께의 산화막을 형성해 둠으로써, 퇴적 후에 SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리에 의한 단결정화를 억제할 수 있다. 나아가, 다결정 실리콘층의 퇴적온도를 1050℃ 이상, 1200℃ 이하의 온도로 하기 때문에, SOI 웨이퍼 제조공정의 열처리공정이나 디바이스 제조공정의 열처리가 비교적 고온(예를 들어, 1000~1200℃ 정도)이더라도, 다결정 실리콘층의 입계성장이 억제되어, 캐리어트랩층으로서의 효과를 유지할 수 있는 것과 동시에, 다결정 실리콘층의 퇴적속도를 충분히 빠르게 할 수 있으므로, 예를 들어, 매엽식의 상압 에피택셜 성장장치를 이용하여 다결정 실리콘층을 퇴적하는 경우여도, 스루풋을 향상시켜, 제조비용을 저감시킬 수 있다.
한편, 베이스 웨이퍼(11)의 저항률은, 100Ω·cm 이상이면 고주파 디바이스 제조용에 호적하게 이용할 수 있으며, 1000Ω·cm 이상인 것이 보다 바람직하고, 3000Ω·cm 이상인 것이 특히 바람직하다. 저항률의 상한은 특별히 한정되지 않으나, 예를 들어, 50000Ω·cm로 할 수 있다.
실시예
이하, 실시예 및 비교예를 들어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
(실시예 1)
도 1, 2에서 설명한 제조방법을 이용하여 접합 SOI 웨이퍼를 제작하였다. 단, 베이스 웨이퍼로서, 직경 300mm, 결정방위<100>, 저항률 1300Ω·cm, p형의 단결정 실리콘을 이용하고, 베이스 웨이퍼에 있어서의 베이스 산화막 형성 및 다결정 실리콘층 퇴적(트리클로로실란을 원료가스로서 사용), 본드 웨이퍼에 있어서의 BOX산화 및 수소이온주입, 그리고, 접합 후의 박리열처리 및 결합열처리는, 이하의 조건으로 행하였다.
베이스 산화막 형성: RTO(RTA장치를 이용한 산화열처리),
산화막두께 30nm
다결정 실리콘층 퇴적 전 수소열처리: 없음(단, 퇴적온도까지의 승온시의 분위기는 100%H2)
다결정 실리콘층 퇴적: 1100℃ 상압 막두께 3.0μm(연마 후 2.5μm)
BOX산화: 1050℃ 산화막두께 400nm
수소이온주입: 105keV 7.5×1016/cm2
박리열처리: 500℃ 30분 100%Ar분위기
결합열처리: 900℃ 파이로제닉 산화 + 1100℃ 120분의 Ar어닐
결합열처리 후의 다결정 실리콘층의 단결정화의 상황을 단면 SEM관찰에 의해 확인하였다. 또한, 결합열처리 후의 베이스 웨이퍼 표면(베이스 산화막과 베이스 웨이퍼의 계면 근방)의 저항률을 SR(Spreading Resistance)법(확산저항 측정법)에 의해 확인하였다. 이들 결과를 표 1에 나타낸다.
(실시예 2)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층 퇴적은 1130℃에서 행하고, 퇴적 직전에, 동일한 장치 내에서 수소함유 분위기하의 열처리(1130℃, 20초)를 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
(실시예 3)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, RTO의 처리시간을 조정하여 베이스 산화막의 두께를 15nm로 하고, 다결정 실리콘층 퇴적은 1150℃에서 행하고, 퇴적 직전에, 동일한 장치 내에서 수소열처리(1130℃, 20초)를 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
(실시예 4)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, RTO의 처리시간을 조정하여 베이스 산화막의 두께를 10nm로 하고, 다결정 실리콘층 퇴적은 1200℃에서 행하고, 퇴적 직전에, 동일한 장치 내에서 수소열처리(1130℃, 20초)를 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
(실시예 5)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, RTO의 처리시간을 조정하여 베이스 산화막의 두께를 15nm로 하고, 다결정 실리콘층 퇴적은 1050℃에서 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
(비교예 1)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, 다결정 실리콘층의 퇴적은 900℃에서 행하였다.
실시예 1과 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
(비교예 2)
실시예 4와 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, RTO의 처리시간을 조정하여 베이스 산화막의 두께를 8nm로 하고, 다결정 실리콘층 퇴적 전의 수소열처리는 행하지 않았다.
실시예 4와 동일하게 하여 다결정 실리콘층의 단결정화의 상황과 베이스 웨이퍼 표면의 저항률을 확인하였다. 이들 결과를 표 1에 나타낸다.
[표 1]
Figure pct00001
표 1로부터 알 수 있는 바와 같이, 베이스 산화막을 10nm 이상, 30nm 이하의 범위로 하고, 다결정 실리콘층의 퇴적 온도를 1050 이상, 1200℃ 이하로 한 실시예 1~5는, 다결정 실리콘층의 퇴적속도가 2.9μm/min 이상인 충분히 고속의 퇴적이 가능하고, 또한, 다결정 실리콘층의 단결정화나 베이스 웨이퍼 표면의 저항률 저하의 문제도 발생하지 않았다.
한편, 다결정 실리콘층의 퇴적온도를 900℃로 한 비교예 1에서는, 퇴적속도가 0.5μm/min이고, 실시예 1~5의 1/6 정도 이하의 저속이 되어, 스루풋이 대폭 저하되었다.
또한, 베이스 산화막을 8nm로 한 비교예 2에서는, 다결정 실리콘 퇴적공정에서 베이스 산화막이 소실되고, 다결정 실리콘층의 단결정화가 발생하였다. 또한, 다결정 실리콘층 퇴적 전의 수소열처리를 행하지 않은 것과, 베이스 산화막이 소실된 것의 영향으로, 베이스 웨이퍼 표면에 저항률의 저하가 관찰되었다. 이는, 베이스 웨이퍼 중에 도펀트가 되는 불순물이 확산된 것에 기인하는 것으로 추정된다.
(비교예 3)
실시예 1과 동일하게 하여 접합 SOI 웨이퍼를 제작하였다. 단, RTO의 처리시간을 조정하여 베이스 산화막을 40nm로 하였다.
실시예 1 및 비교예 3에서 제작한 접합 SOI 웨이퍼의 SOI층에 고주파 집적회로 디바이스를 제조하였다. 제조한 디바이스 각각에 대하여 2차 고조파 특성을 측정하고, 비교한 결과, 실시예 1에 비해 비교예 3은 2차 고조파 특성이 열화되어 있는 것을 알 수 있다. 이는, 베이스 산화막이 40nm로 두꺼워짐에 따라 반전층이 형성된 것에 기인한 고주파 특성의 열화인 것으로 추정된다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (3)

  1. 모두 실리콘 단결정으로 이루어진 본드 웨이퍼와 베이스 웨이퍼를 절연막을 개재하여 접합하여 접합 SOI 웨이퍼를 제조하는 방법으로서,
    적어도,
    상기 베이스 웨이퍼의 접합면측으로 다결정 실리콘층을 퇴적하는 공정과,
    이 다결정 실리콘층의 표면을 연마하는 공정과,
    상기 본드 웨이퍼의 접합면에 상기 절연막을 형성하는 공정과,
    이 절연막을 개재하여 상기 베이스 웨이퍼의 상기 다결정 실리콘층의 연마면과 상기 본드 웨이퍼를 접합하는 공정과,
    접합된 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정
    을 가지며,
    상기 베이스 웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하고,
    상기 다결정 실리콘층을 퇴적하는 공정은, 상기 베이스 웨이퍼의 상기 다결정 실리콘층을 퇴적하는 표면에 미리 산화막을 10nm 이상, 30nm 이하의 두께로 형성하는 단계를 추가로 포함하고,
    상기 다결정 실리콘층의 퇴적을 1050℃ 이상, 1200℃ 이하의 온도에서 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 산화막을 형성 후, 상기 다결정 실리콘층의 퇴적을 행하기 전에, 수소함유 분위기하, 1050℃ 이상, 1200℃ 이하의 온도에서, 1초 이상, 60초 이하의 열처리를 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  3. 제2항에 있어서,
    상기 수소함유 분위기하에서의 열처리와, 상기 다결정 실리콘층의 퇴적을, 동일한 장치에서 연속적으로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
FR3129029B1 (fr) * 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129028B1 (fr) * 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990063518A (ko) * 1997-12-26 1999-07-26 미따라이 하지메 Soi기판의 열처리방법과 장치 및 이것을 사용한 soi기판의 제조방법
KR20050013398A (ko) * 2003-07-28 2005-02-04 주식회사 실트론 실리콘 단결정 웨이퍼 및 ｓｏｉ 웨이퍼의 제조방법
JP2007507093A (ja) 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
JP2010515254A (ja) * 2006-12-26 2010-05-06 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 半導体オンインシュレータ構造体を製造する方法
JP2010278160A (ja) 2009-05-27 2010-12-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2012199550A (ja) 2011-03-22 2012-10-18 Soytec 絶縁体上の半導体タイプの基板のためのベース基板を製造する方法
JP2013513234A (ja) 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
KR20140027153A (ko) * 2011-03-22 2014-03-06 소이텍 무선 주파수 응용들을 위한 절연체 위 반도체형 기판의 제조 방법
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719839B2 (ja) * 1989-10-18 1995-03-06 株式会社東芝 半導体基板の製造方法
JP2766417B2 (ja) * 1992-02-10 1998-06-18 三菱マテリアル株式会社 貼り合わせ誘電体分離ウェーハの製造方法
JP3391184B2 (ja) * 1996-03-28 2003-03-31 信越半導体株式会社 シリコンウエーハおよびその製造方法
US6815774B1 (en) * 1998-10-29 2004-11-09 Mitsubishi Materials Silicon Corporation Dielectrically separated wafer and method of the same
US7667283B1 (en) * 2003-06-06 2010-02-23 Northrop Grumman Systems Corporation Coiled circuit camera
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
US7910455B2 (en) 2006-04-27 2011-03-22 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer
JP5673170B2 (ja) * 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP5821828B2 (ja) * 2012-11-21 2015-11-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6070487B2 (ja) * 2013-09-04 2017-02-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990063518A (ko) * 1997-12-26 1999-07-26 미따라이 하지메 Soi기판의 열처리방법과 장치 및 이것을 사용한 soi기판의 제조방법
KR20050013398A (ko) * 2003-07-28 2005-02-04 주식회사 실트론 실리콘 단결정 웨이퍼 및 ｓｏｉ 웨이퍼의 제조방법
JP2007507093A (ja) 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
JP2010515254A (ja) * 2006-12-26 2010-05-06 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 半導体オンインシュレータ構造体を製造する方法
JP2010278160A (ja) 2009-05-27 2010-12-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2013513234A (ja) 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
JP2012199550A (ja) 2011-03-22 2012-10-18 Soytec 絶縁体上の半導体タイプの基板のためのベース基板を製造する方法
KR20140027153A (ko) * 2011-03-22 2014-03-06 소이텍 무선 주파수 응용들을 위한 절연체 위 반도체형 기판의 제조 방법
JP2014509087A (ja) 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

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