TWI692001B - 貼合式soi晶圓的製造方法 - Google Patents

貼合式soi晶圓的製造方法 Download PDF

Info

Publication number
TWI692001B
TWI692001B TW105108251A TW105108251A TWI692001B TW I692001 B TWI692001 B TW I692001B TW 105108251 A TW105108251 A TW 105108251A TW 105108251 A TW105108251 A TW 105108251A TW I692001 B TWI692001 B TW I692001B
Authority
TW
Taiwan
Prior art keywords
wafer
layer
bonded
polycrystalline silicon
heat treatment
Prior art date
Application number
TW105108251A
Other languages
English (en)
Other versions
TW201711086A (zh
Inventor
小林德弘
石川修
目黑賢二
若林大士
大西裕之
Original Assignee
日商信越半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商信越半導體股份有限公司 filed Critical 日商信越半導體股份有限公司
Publication of TW201711086A publication Critical patent/TW201711086A/zh
Application granted granted Critical
Publication of TWI692001B publication Critical patent/TWI692001B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一種貼合式SOI晶圓的製造方法包含:堆積多晶矽層於基底晶圓的貼合面側、於貼合晶圓的貼合面形成絕緣膜、藉由絕緣膜將基底晶圓的多晶矽層的研磨面與貼合晶圓貼合、以及將貼合晶圓薄膜化,作為基底晶圓,使用電阻率為100Ω‧cm以上的單晶矽晶圓,於堆積多晶矽層的步驟中更具有於基底晶圓堆積多晶矽層的表面預先以10nm以上、30nm以下的厚度形成氧化膜的階段,以1050℃以上、1200℃以下的溫度進行多晶矽層的堆積。藉此,即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦能不使單晶化進行而堆積多晶矽層,同時能夠提升多晶矽堆積步驟的總產量。

Description

貼合式SOI晶圓的製造方法
本發明係關於一種貼合式SOI晶圓的製造方法。
作為對應高頻率(Radio Frequency, RF)裝置的SOI晶圓,一直是以將基底晶圓的電阻率予以高電阻化而解決。但是,為對應進一步的高速化,而逐漸有對應更高的頻率的必要,僅使用已知的高電阻晶圓已經變得無法解決。
在此,作為對應對策提出有於SOI晶圓的埋入氧化膜層(BOX層)正下方加入具有使產生的載子消滅的層(載體捕陷層),而此變得有必要將用以使高電阻晶圓中所產生的載子再結合的多晶矽層予以形成於基底晶圓上。
專利文獻1中,記載有於BOX層及基底晶圓的接面形成有作為載子捕陷層的多晶矽層或非晶矽層。 另一方面,專利文獻2中,亦記載有於BOX層及基底晶圓的境界面形成作為載子捕陷層的多晶矽層,進一步限制多晶矽層形成後的熱處理溫度以防止多晶矽層的再結晶化。 又專利文獻3中,雖未記載有形成作為載子捕陷層的多晶矽層或非晶矽層,但記載有藉由將與貼合晶圓貼合的一側的基底晶圓表面的表面粗糙度放大,得到與載子捕陷層同樣的效果。
專利文獻4中,記載有關於用於製作對應RF裝置的SOI晶圓的基底晶圓的製造方法,於大於500Ωcm的高電阻率的矽基板上形成介電體層,於該介電體層上形成多晶矽層時,以900℃以下的溫度以堆積。
專利文獻5中,記載有為了製造對應RF裝置的SOI晶圓,於大於500Ωcm的高電阻率的矽基板上,將與自然氧化物層相異的介電材料層以0.5至10nm的厚度形成後。形成多晶矽層。 〔先前技術文獻〕
專利文獻1: 日本特表2007-507093號公報 專利文獻2: 日本特表2013-513234號公報 專利文獻3:日本特開2010-278160號公報 專利文獻4:日本特開2012-199550號公報 專利文獻5:日本特表2014-509087號公報
如同前述,為了製造對應更高頻率的裝置,變得有必要於SOI晶圓的BOX層下形成載子捕陷層。 但是,若是使一般的多晶矽層堆疊而形成載子捕陷層,則會有由於SOI晶圓的製造步驟中或是裝置製造步驟中的熱歷程而使多晶矽層被退火而單晶化因而作為載子捕陷層的效果降低的問題。 因此,必須要是在多晶矽層堆積後即使進行熱處理也不使單晶化進行。換句話說,必須要堆積即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦不使單晶化進行的低成本、效果持久的多晶矽層。 但是,上述的專利文獻1至3,皆沒有揭示或指出關於於多晶矽層堆積後即使進行熱處理亦不使單晶化進行的技術。
另一方面,專利文獻4、5則記載有為了抑制多晶矽層堆積後的熱處理所導致的單晶化,而在多晶矽層與基底晶圓之間形成介電體層。但是,關於多晶矽層的堆積溫度,僅有於專利文獻4記載為900℃以下。以如此低溫形成多晶矽層的理由,係為了防止以高溫堆疊多晶矽時的介電體層消失,使多晶矽層的單晶化的抑制更為確實。
本發明有鑑於上述問題,提供一種SOI晶圓的製造方法,能夠堆積多晶矽層,而使即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦能夠不使單晶化進行,同時能夠提升多晶矽堆積步驟的總產量。
為了達成上述目的,本發明提供一種貼合式SOI晶圓的製造方法,係用以製造將一貼合晶圓透過一絕緣膜而貼合於一基底晶圓的貼合式SOI晶圓,該貼合晶圓及該基底晶圓係皆以單晶矽所構成,該貼合式SOI晶圓的製造方法至少包含下列步驟:堆積多晶矽層於該基底晶圓的貼合面側;研磨該多晶矽層的表面;於該貼合晶圓的貼合面形成該絕緣膜;藉由該絕緣膜將該基底晶圓的該多晶矽層的研磨面與該貼合晶圓貼合;以及將經貼合的該貼合晶圓薄膜化而形成SOI層,其中,作為該基底晶圓,使用電阻率為100Ω‧cm以上的單晶矽晶圓,其中,於堆積該多晶矽層的步驟中,更具有於該基底晶圓堆積該多晶矽層的表面預先以10nm以上、30nm以下的厚度形成氧化膜的階段,其中,該多晶矽層的堆積係以1050℃以上、1200℃以下的溫度進行。
藉由如此,在基底晶圓的矽單晶的表面與堆積的多晶矽層之間,預先形成10nm以上的氧化膜,即使在1050℃以上、1200℃以下的高溫進行多晶矽層的形成,在多晶矽層堆積中氧化膜亦不會消失或成為球狀點狀散布,而能維持膜狀態,因此能夠在多晶矽層的堆積中及堆積後控制SOI晶圓製造步驟的熱處理步驟及裝置製造步驟的熱處理所致的單晶化。又,由於氧化膜為30nm以下的厚度,能夠防止變得容易於基底晶圓的表面側形成反轉層所致的高頻率特性的劣化。 進一步而言,由於使多晶矽層的堆積溫度為1050℃以上,能夠使多晶矽層的堆積速度充分提升,故即使在例如利用枚葉式常壓磊晶成長裝置堆積多晶矽的狀況,亦能夠使總產量提升,而使製造成本減低。又,使堆積溫度為1200℃以下的溫度,能夠防止滑移差排的產生。
此時,以於該氧化膜形成後,且進行該多晶矽層的堆積前,在含氫氣氛圍下,以1050℃以上、1200℃以下的溫度進行1秒以上、60秒以下的熱處理為佳。 形成有氧化膜的基底晶圓之氧化膜表面,微量附著存在有在氧化膜形成時及氧化膜形成後成為參雜物的雜質,此微量的雜質,可能藉由經由氧化膜擴散至基底晶圓,使高頻率特性劣化。因此,在進行多晶矽層的堆積前,於含氫氣氛圍下,以1050℃以上、1200℃以下的溫度進行1秒以上、60秒以下的熱處理,除去此些雜質,藉以能夠防止成為參雜物的雜質向基底晶圓的擴散,藉此,能夠確實防止高頻率特性的劣化。
此時,以將在含氫氣氛圍下的該熱處理,及該多晶矽層的堆積於同一個裝置接續進行為佳。 藉由如此將在含氫氣氛圍下的該熱處理以及該多晶矽層的堆積於同一個裝置接續進行,能夠使總產量更有效地提升,而能夠更有效地減低製造成本。
如同上述,依據本發明的貼合式SOI晶圓的製造方法,能夠堆積多晶矽層,而使即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦不使單晶化進行,同時能夠提升多晶矽堆積步驟的總產量,而能夠使製造成本減低。
如同前述,為了製造對應更高頻率的裝置,雖然於SOI晶圓的BOX層下形成載子捕陷層變得必要,但若是使一般的多晶矽層堆積而形成載子捕陷層,則依照SOI晶圓製造步驟中或裝置製造步驟中的熱歷程將會有多晶矽層被退火而單晶化,作為載子捕陷層的效果減少的問題。
另一方面,專利文獻4、5雖然記載有為了抑制多晶矽層堆積後的熱處理所致的單晶化,於多晶矽層與基底晶圓之間形成介電體層,但此些方法如上所述,若將多晶矽層的堆積溫度低溫化,則有得不到充分的堆積速度而多晶矽層堆積步驟的總產量低落,製造成本增大的問題。
此處,本發明發明人就能夠堆積多晶矽層而使即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦不使單晶化進行,同時能夠有效率地提升多晶矽堆積步驟的總產量的SOI晶圓的製造方法進行精心研究。 結果,發現了預先於基底晶圓的多晶矽層堆積的表面以10nm以上、30nm以下的厚度形成氧化膜,再將多晶矽層的堆積以1050℃以上、1200℃以下的溫度以進行,則能夠堆積多晶矽層而使即使經過SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理步驟亦不使單晶化進行,同時能夠提升多晶矽堆積步驟的總產量,而使本發明完成。
以下,相關於本發明,作為實施型態的一例,參照圖式同時詳細說明,但本發明並不限定於此。
以下參照第1、2圖,同時說明本發明的貼合式SOI晶圓的製造方法之實施型態的一例。
首先準備由單晶矽所構成的貼合晶圓10(參照第1圖的步驟S11、及第2圖(a))。
接著,藉由例如熱氧化及CVD等,於貼合晶圓10,使成為埋入式絕緣膜層(為埋入式氧化膜層時,亦稱為BOX層)(後述的第2圖(i)的埋入式絕緣膜層16)的絕緣膜(例如氧化膜)13成長(參照第1圖的步驟S12、及第2圖(b))。
接著,自絕緣膜13之上藉由離子注入機,注入氫離子及稀有氣體離子中的至少一種類的氣體離子,而於貼合晶圓10內形成離子注入層17(參照第1圖的步驟S13,及第2圖(c))。此時,選擇離子注入加速電壓以能夠得到作為目標的SOI層(後述的第2圖(i)的SOI層15)的厚度。
接著,為了除去貼合晶圓10的貼合面的微粒,進行貼合前洗淨(參照第1圖的步驟S14)。
另一方面,除了上述之外,準備由單晶矽所構成的基底晶圓11(參照第1圖的步驟S21、及第2圖(d))。
接著,於基底晶圓11上,形成氧化膜(基底氧化膜)20(參照第1圖的步驟S22、及第2圖(e))。使形成的氧化膜20的厚度為10nm以上、30nm以下。為了更確實的防止多晶矽層堆積中氧化膜消失或是成為球狀而散布,以較10nm厚,例如在15nm以上為佳。 作為形成如此厚度的氧化膜的方法雖並無特別限定,但能夠藉由使用一般的批次式的熱處理爐,在氧化性氛圍中,進行低溫-短時間的熱氧化的方法,以及使用快速加熱-快速冷卻裝置(RTA裝置)進行氧化熱處理(RTO)的方法等,形成均勻的氧化膜。
接著,於氧化膜(基底氧化膜)20上使多晶矽層12堆積(參照第1圖的步驟S23、及第2圖(f))。在此,使堆積溫度為1050℃以上、1200℃以下。此時,至堆積溫度為止的升溫中的氛圍氣體,通常使用100%的H2 。 由於堆積溫度為1050℃以上、1200℃以下,即使SOI晶圓製造步驟的熱處理步驟及裝置製造步驟的熱處理為相對高溫(例如,1000℃至1200℃左右),多晶層的晶界成長亦會被抑制,而能夠維持作為載子捕陷層的效果。又,藉由升溫中的含氫氣氛圍,亦得到除去附著於氧化膜20的表面之雜質的效果。
又由於堆積溫度為1050℃以上、1200℃以下,能夠使用一般的磊晶成長用的CVD裝置,使用三氯氫氣矽作為原料氣體,以常壓高速堆積多晶矽層12。為了以更高速堆積,堆積溫度以1100℃以上為佳。
另外,經過升溫而進行多晶矽層堆積之前,以藉由在含氫氣氛圍下,以自1050℃以上、1200℃以下的溫度範圍所選擇的預定溫度,進行1秒以上、60秒以下的預定時間的熱處理,將氧化膜表面些微蝕刻,而充分除去附著於表面的雜質為佳。藉此,能夠防止成為參雜物的雜質之向基底晶圓的擴散,而能夠確實地防止高頻率特性的劣化。
又,此含氫氣氛圍下的熱處理,若是使用堆積多晶矽層的CVD裝置,將含氫氣氛圍下的熱處理與多晶矽層的堆積在同一裝置接續進行,則由於生產性提升而為佳。但是,亦可以使用各別裝置將熱處理及堆積作為個別步驟進行。
接著,將堆積於基底晶圓11的多晶矽層12的表面藉由研磨而平坦化(參照第1圖的步驟S24、及第2圖(g))。由於以1050℃以上,1200℃以下的溫度堆積的多晶矽層12的表面粗糙程度大,難以就此與貼合晶圓貼合,因此必須將多晶矽層12的表面藉由研磨而平坦化。
接著,為了除去經研磨的多晶矽層12的表面之微粒,進行貼合前洗淨(參照第1圖的步驟S25)。 另外,能夠將第1圖的步驟S11至S14,與第1圖的步驟S21至S25同時進行。
接著,使形成有氧化膜20及多晶矽層12的基底晶圓11,密著而貼合於形成絕緣膜13的貼合晶圓10,以使基底晶圓11形成有多晶矽層12的面與貼合晶圓10的離子注入面接觸(參照第1圖的步驟S31、及第2圖(h))。
接著,於經貼合的晶圓施以使離子注入層17產生微小氣泡層的熱處理(剝離熱處理),於產生的微小氣泡層處剝離,而製作於基底晶圓11上形成有埋入式絕緣膜層16及SOI層15的貼合晶圓14(參照第1圖的步驟S32、以及第2圖(i)),另外,此時亦衍生出具有剝離面19的剝離晶圓18。
接著,為了使貼合介面的結合強度增加而於貼合式晶圓14施加結合熱處理(參照第1圖的步驟S33)。 能夠如同前述地製造SO晶圓。 雖然貼合晶圓10的薄膜化,例示有藉由離子注入層17的形成以及於離子注入層17的剝離以進行,但並不限於此。貼合晶圓10的薄膜化,能夠以例如切削、研磨、蝕刻等的組合以進行。
相關於本發明的貼合式SOI晶圓的製造方法。係藉由於基底晶圓的矽單晶的表面與堆積的多晶矽層之間,預先形成厚度為10nm以上、30nm以下的氧化膜,而能夠抑制在堆積後SOI晶圓的製造步驟的熱處理步驟及裝置製造步驟的熱處理所致的單晶化。進一步而言,由於使多晶矽層的堆積溫度維1050℃以上、1200℃以下的溫度,即使SOI晶圓製造步驟的熱處理步驟及裝置製造步驟的熱處理為相對高溫(例如,1000℃至1200℃左右),多晶層的晶界成長亦會被抑制,而能夠維持作為載子捕陷層的效果的同時,能夠充分提高多晶矽層的堆積速度之故,因此即使是使用例如枚葉式的常壓磊晶成長裝置以堆積多晶矽層的狀況,亦能夠使總產量提升,而能夠使製造成本減低。
另外,基底晶圓的電阻率,若是為100Ω‧cm以上則能夠適合用於高頻率裝置的製造用,為1000Ω‧cm以上則較佳,為3000Ω‧cm以上為特佳。電阻率的上限雖無特別限定,但能夠為例如50000Ω‧cm。 [實施例]
以下,雖顯示實施例及比較例以更具體說明本發明,但本發明並非限定於此。
(實施例1) 使用第1、2圖所說明的製造方法製造貼合式SOI晶圓。但是,作為基底晶圓,使用直徑300mm、結晶方向<100>、電阻率1300Ω‧cm、p型的單晶矽,基底晶圓中基底氧化膜形成及多晶矽層堆積(用三氯氫氣矽作為原料氣體),貼合晶圓中的BOX氧化及氫離子注入,以及貼合後的剝離熱處理及結合熱處理,以以下的條件進行。   基底氧化膜形成  :RTO(使用RTA裝置的氧化熱處理),             氧化膜厚30nm   多晶矽層堆積前的氫氣熱處理:無(但是,至堆積溫度為止的升溫時的氛                 圍為100%H2 )   多晶矽層堆積:1100℃ 常壓 膜厚3.0μm(研磨後2.5μm)   BOX氧化     :1050℃ 氧化膜厚400nm   氫離子注入    :105keV 7.5×1015 /cm2 剝離熱處理    :500℃ 30分鐘 100%Ar氛圍   結合熱處理    :900℃高溫氧化 +             1100℃120分鐘的Ar退火
藉由剖面SEM觀察而確認結合熱處理後的多晶矽層的單晶化狀況。又,結合熱處理後的基底晶圓表面(基底氧化膜與基底晶圓間的界面附近)的電阻率藉由SR(Spreading Resistance)法(擴散熱阻測定法)。此些結果顯示於表1。
(實施例2) 與實施例1同樣製作貼合式晶圓。但是,多晶矽層的堆積以1130℃進行,堆積之前,於同一裝置內進行含氫氣氛圍下的熱處理(1130℃,20秒)。 與實施例1同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
(實施例3) 與實施例1同樣製作貼合式SOI晶圓。但是,調整RTO處理時間使基底氧化膜的厚度為15nm,多晶矽層的堆積以1150℃進行,堆積之前,於同一裝置內進行氫氣熱處理(1130℃、20秒)。 與實施例1同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
(實施例4) 與實施例1同樣製作貼合式SOI晶圓。但是,調整RTO處理時間使基底氧化膜的厚度為10nm,多晶矽層的堆積以1200℃進行,在堆積之前,於同一裝置內進行氫氣熱處理(1130℃、20秒)。 與實施例1同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
(實施例5) 與實施例1同樣製作貼合式SOI晶圓。但是,調整RTO處理時間使基底氧化膜的厚度為15nm,多晶矽層的堆積以1050℃進行。 與實施例1同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
(比較例1) 與實施例1同樣製作貼合式SOI晶圓。但是,多晶矽層的堆積以900℃進行。 與實施例1同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
(比較例2) 與實施例4同樣製作貼合式SOI晶圓。但是,調整RTO處理時間使基底氧化膜的厚度為8nm,不進行多晶矽層的堆積前的氫氣熱處理。 與實施例4同樣確認了多晶矽層的單晶化的狀況及基底晶圓表面的電阻率。將這些結果顯示於表1。
【表1】
Figure 02_image001
如自表1可得知,使基底氧化膜為10nm以上、30nm以下的範圍,使多晶矽層的堆積溫度為1050℃以上、1200℃以下的實施例1至5,多晶矽層的堆積速度為2.9μm/min以上而能夠進行充分高速的堆積,又,沒有發生多晶矽層的單晶化及基底晶圓表面的電阻率降低的問題。 另一方面,使多晶矽層的堆積溫度為900℃的比較例1中,堆積速度為0.5μm/min,變為實施例1至5的約1/6以下的低速,總產量大幅降低。 又,使基底氧化膜為8nm的比較例2中,於多晶矽堆積步驟中基底氧化膜消失,發生多晶矽層的單晶化。又,由於不進行多晶矽層堆積前的氫氣熱處理以及基底氧化膜消失的影響,基底晶圓表面觀察到有電阻率的降低。此被推測為是起因於基底晶圓中成為參雜物的雜質擴散。
(比較例3) 與實施例1同樣製作貼合式SOI晶圓。但是,調整RTO處理時間使基底氧化膜的厚度為40nm。 於實施例1及比較例3所製作的貼合式SOI晶圓的SOI層製造高頻率積體電路裝置。測定相關於各個經製造的裝置的二次諧波特性,而比較的結果,得知與實施例1相比比較例3的二次諧波特性劣化。此被推測為是基底氧化膜變厚為40nm而使反轉層形成所造成的高頻率特性的劣化。
另外,本發明並不為前述實施例所限制。前述實施例為例示,具有與本發明的申請專利範圍所記載的技術思想為實質相同的構成,且達成同樣作用效果者,皆包含於本發明的技術範圍。
10‧‧‧貼合晶圓 11‧‧‧基底晶圓 12‧‧‧多晶矽層 13‧‧‧絕緣膜 14‧‧‧貼合式晶圓 15‧‧‧SOI層 16‧‧‧埋入式絕緣膜層 17‧‧‧離子注入層 18‧‧‧剝離晶圓 19‧‧‧剝離面 20‧‧‧基底氧化膜
第1圖係顯示本發明的貼合式SOI晶圓的製造方法之實施型態的一例的製造流程圖。 第2圖係顯示本發明的貼合式SOI晶圓的製造方法之實施型態的一例的步驟剖面圖。

Claims (3)

  1. 一種貼合式SOI晶圓的製造方法,係用以製造將一貼合晶圓透過一絕緣膜而貼合於一基底晶圓的貼合式SOI晶圓,該貼合晶圓及該基底晶圓係皆以單晶矽所構成,該貼合式SOI晶圓的製造方法至少包含下列步驟:堆積多晶矽層於該基底晶圓的貼合面側;研磨該多晶矽層的表面;於該貼合晶圓的貼合面形成該絕緣膜;透過該絕緣膜將該基底晶圓的該多晶矽層的研磨面與該貼合晶圓貼合;以及將經貼合的該貼合晶圓薄膜化而形成SOI層,其中,作為該基底晶圓,使用電阻率為100Ω.cm以上的單晶矽晶圓,其中,於堆積該多晶矽層的步驟中,更具有於該基底晶圓堆積該多晶矽層的表面預先以超過10nm、30nm以下的厚度形成氧化膜的階段,其中,該多晶矽層的堆積係以1050℃以上、1200℃以下的溫度進行。
  2. 如請求項1所述的貼合式SOI晶圓的製造方法,其中在該氧化膜形成後,且堆積該多晶矽層前,於含氫氣氛圍下,以1050℃以上、1200℃以下的溫度,進行1秒以上、60秒以下的熱處理。
  3. 如請求項2所述的貼合式SOI晶圓的製造方法,其中該含氫氣氛圍下的熱處理及該多晶矽層的堆積,係以同一裝置接續進行。
TW105108251A 2015-06-09 2016-03-17 貼合式soi晶圓的製造方法 TWI692001B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015116675A JP6353814B2 (ja) 2015-06-09 2015-06-09 貼り合わせsoiウェーハの製造方法
JP2015-116675 2015-06-09

Publications (2)

Publication Number Publication Date
TW201711086A TW201711086A (zh) 2017-03-16
TWI692001B true TWI692001B (zh) 2020-04-21

Family

ID=57503158

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105108251A TWI692001B (zh) 2015-06-09 2016-03-17 貼合式soi晶圓的製造方法

Country Status (8)

Country Link
US (1) US10566196B2 (zh)
EP (1) EP3309819B1 (zh)
JP (1) JP6353814B2 (zh)
KR (1) KR102499512B1 (zh)
CN (1) CN107533952B (zh)
SG (1) SG11201709392SA (zh)
TW (1) TWI692001B (zh)
WO (1) WO2016199329A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
FR3098642B1 (fr) * 2019-07-12 2021-06-11 Soitec Silicon On Insulator procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
FR3129028B1 (fr) * 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129029B1 (fr) * 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
JP7529000B2 (ja) 2022-11-15 2024-08-06 株式会社Sumco 積層ウェーハの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863659A (en) * 1996-03-28 1999-01-26 Shin-Etsu Handotai Co., Ltd. Silicon wafer, and method of manufacturing the same
US20140084290A1 (en) * 2011-03-22 2014-03-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719839B2 (ja) * 1989-10-18 1995-03-06 株式会社東芝 半導体基板の製造方法
JP2766417B2 (ja) * 1992-02-10 1998-06-18 三菱マテリアル株式会社 貼り合わせ誘電体分離ウェーハの製造方法
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
US6815774B1 (en) * 1998-10-29 2004-11-09 Mitsubishi Materials Silicon Corporation Dielectrically separated wafer and method of the same
US7667283B1 (en) * 2003-06-06 2010-02-23 Northrop Grumman Systems Corporation Coiled circuit camera
KR20050013398A (ko) * 2003-07-28 2005-02-04 주식회사 실트론 실리콘 단결정 웨이퍼 및 soi 웨이퍼의 제조방법
US20070032040A1 (en) * 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
CN101432849B (zh) * 2006-04-27 2011-03-16 信越半导体股份有限公司 Soi晶片的制造方法
EP2095415B1 (en) 2006-12-26 2010-10-27 S.O.I.Tec Silicon on Insulator Technologies Method for producing a semiconductor-on-insulator structure
JP5532680B2 (ja) 2009-05-27 2014-06-25 信越半導体株式会社 Soiウェーハの製造方法およびsoiウェーハ
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
JP5673170B2 (ja) * 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
FR2973159B1 (fr) * 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
JP5821828B2 (ja) * 2012-11-21 2015-11-24 信越半導体株式会社 Soiウェーハの製造方法
JP6070487B2 (ja) * 2013-09-04 2017-02-01 信越半導体株式会社 Soiウェーハの製造方法、soiウェーハ、及び半導体デバイス
JP5942948B2 (ja) * 2013-09-17 2016-06-29 信越半導体株式会社 Soiウェーハの製造方法及び貼り合わせsoiウェーハ
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863659A (en) * 1996-03-28 1999-01-26 Shin-Etsu Handotai Co., Ltd. Silicon wafer, and method of manufacturing the same
US20140084290A1 (en) * 2011-03-22 2014-03-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications

Also Published As

Publication number Publication date
EP3309819A4 (en) 2019-02-06
SG11201709392SA (en) 2017-12-28
KR102499512B1 (ko) 2023-02-14
EP3309819A1 (en) 2018-04-18
TW201711086A (zh) 2017-03-16
KR20180015634A (ko) 2018-02-13
US20180122639A1 (en) 2018-05-03
CN107533952A (zh) 2018-01-02
WO2016199329A1 (ja) 2016-12-15
US10566196B2 (en) 2020-02-18
EP3309819B1 (en) 2022-05-04
JP6353814B2 (ja) 2018-07-04
CN107533952B (zh) 2020-08-21
JP2017005078A (ja) 2017-01-05

Similar Documents

Publication Publication Date Title
TWI692001B (zh) 貼合式soi晶圓的製造方法
TWI590298B (zh) Method of manufacturing a bonded SOI wafer
TWI610335B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
TWI698907B (zh) 貼合式soi晶圓的製造方法
JP2015228432A (ja) Soiウェーハの製造方法及び貼り合わせsoiウェーハ
CN109314040B (zh) 贴合式soi晶圆的制造方法
JP5942948B2 (ja) Soiウェーハの製造方法及び貼り合わせsoiウェーハ
CN109075028B (zh) 贴合式soi晶圆的制造方法
TW201729339A (zh) 絕緣體上半導體型基板
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
TWI804626B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
CN108140553B (zh) 贴合式soi晶圆的制造方法
JP2018137278A (ja) 貼り合わせsoiウェーハの製造方法