TWI610335B - 貼合式soi晶圓的製造方法及貼合式soi晶圓 - Google Patents

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Abstract

一種貼合式SOI晶圓的製造方法，係關於皆以單晶矽構成的貼合晶圓及基底晶圓藉由絕緣膜貼合的貼合式SOI晶圓的製造方法，包含下列步驟：堆積多晶矽層於該基底晶圓的貼合面側，研磨該多晶矽層的表面，於該貼合晶圓的貼合面形成該絕緣膜，透過該絕緣膜將該基底晶圓的該多晶矽層的研磨面與該貼合晶圓貼合，以及將經貼合的該貼合晶圓薄膜化而形成SOI層，其中，該基底晶圓係使用電阻率100Ω‧cm以上的單晶矽晶圓，該堆積多晶矽層的步驟進一步包含於貼合晶圓的堆積該多晶矽層的表面預先形成氧化膜，該多晶矽層讀堆積以900℃以上的溫度進行。藉此能夠堆積多晶矽層而使其即使經過SOI晶圓製造步驟的熱處理步驟或裝置製造步驟的熱處理步驟亦不會進行單晶化。

Description

貼合式SOI晶圓的製造方法及貼合式SOI晶圓
本發明係關於一種貼合式SOI晶圓的製造方法及貼合式SOI晶圓。
作為對應高頻率(Radio Frequency,RF)裝置的SOI晶圓，一直是以將基底晶圓予以電阻率以解決。但是，為對應進一步的高速化，而逐漸有對應更高的頻率的必要，僅使用已知的高電阻晶圓已經逐漸無法解決。
在此，作為對應策提出有於SOI晶圓的埋入氧化膜層(BOX層)正下方，加入具有使產生的載子消滅的層(載體捕陷層)，逐漸有必要將用以使高電阻晶圓中所產生的載子再結合的多晶矽層形成於基底晶圓上。
專利文獻1中，記載有於BOX層及基底晶圓的境界面形成作為載子捕陷層的多晶矽層或非晶矽層。
另一方面，專利文獻2中，亦記載有於BOX層及基底晶圓的境界面形成作為載子捕陷層的多晶矽層，進一步限制多晶矽層形成後的熱處理溫度以防止多晶矽層的再結晶化。
又專利文獻3中，雖未記載有形成作為載子捕陷層的多晶矽層或非晶矽層，但記載有透過將與貼合晶圓貼合的一側的基底晶圓表面的表面粗糙度放大，能夠得到與載子捕陷層同樣的效果。
〔先前技術文獻〕
專利文獻1：日本特表2007-507093號公報
專利文獻2：日本特表2013-513234號公報
專利文獻3：日本特開2010-278160號公報
如同前述，為了製造對應更高頻率的裝置，逐漸有必要於SOI晶圓的BOX層下形成載子捕陷層。
但是，若堆積一般的多晶矽層而形成載子捕陷層，依SOI晶圓製造步驟中或裝置製造步驟中的熱經歷則會有多晶矽層被退火處理而單晶化，使其作為離子捕陷層的效果減少的問題。
因此，有使多晶矽層堆疊後即使進行熱處理也不會進行單晶化的必要。換句話說，有堆積經過SOI晶圓製造步驟的熱處理步驟或裝置製造步驟的熱處理步驟亦不會進行單晶化、成本低廉而效果持久的多晶矽層的必要。
但是，前述的專利文獻1至3中，皆沒有揭示及建議關於即使多晶矽層堆積後進行熱處理亦不會進行單晶化的技術。
本發明鑑於前述問題，目的在於提供一種SOI晶圓的製造方法，能夠堆積多晶矽層而使其即使經過SOI晶圓製造步驟的熱處理步驟或裝置製造步驟的熱處理步驟亦不會進行單晶化。
為達成前述目的，本發明提供一種貼合式SOI晶圓的製造方法，係關於皆以單晶矽構成的貼合晶圓及基底晶圓藉由絕緣膜貼合的貼合式SOI晶圓的製造方法，包含下列步驟：堆積多晶矽層於該基底晶圓的貼合面側；研磨該多晶矽層的表面；於該貼合晶圓的貼合面形成該絕緣膜； 透過該絕緣膜將該基底晶圓的該多晶矽層的研磨面與該貼合晶圓貼合；以及將經貼合的該貼合晶圓薄膜化而形成SOI層，其中，該基底晶圓係使用電阻率100Ω．cm以上的單晶矽晶圓，該堆積多晶矽層的步驟進一步包含於貼合晶圓的堆積該多晶矽層的表面預先形成氧化膜，該多晶矽層讀堆積以900℃以上的溫度進行。
如此，透過於基底晶圓的單晶矽表面及堆積的多晶矽層之間預先形成氧化膜，能夠抑制堆積後SOI製造步驟的熱處理步驟或裝置製造步驟的熱處理致使的單晶化。
進一步而言，藉由將堆積溫度設為900℃以上的溫度，即使SOI晶圓的製造步驟的熱處理步驟或裝置製造步驟的熱處理為相對高溫(例如，1000至1200℃左右)，亦能夠抑制多晶矽層的晶界成長，維持作為載子捕陷層的效果。
此時，該氧化膜以透過濕洗形成為佳。
由於使氧化膜存在基底晶圓及多晶矽層之間可能影響RF裝置的特性，因此所形成的氧化膜厚度以較薄為佳，例如以10nm以下的厚度為佳。作為形成如此厚度的氧化膜的方法，能夠舉出濕洗為最簡易的方法。
此時，以該多晶矽層堆積的溫度為1010℃以下為佳。
當以濕洗淨形成數nm的氧化膜時，若於其上堆積多晶矽層的溫度在1010℃以下，則多晶矽層的堆積步驟中，能夠抑制基層氧化膜的一部分消失，基底晶圓的單晶矽的表面與多晶矽層接觸而被促進的多晶矽層的單晶化。
在此，該多晶矽層經堆積後，以較該多晶矽層的堆積溫度更高溫的非氧化性氛圍進行熱處理，之後將該基底晶圓及該貼合晶圓貼合為佳。
雖然為了使作為載子捕陷層的效果提高而以使多晶矽層的厚度較厚為宜，但是厚度愈厚堆積後的晶圓的翹曲將會變大，成為貼合不良的原因。但是，能夠於 堆積多晶矽層後的貼合之前，以較多晶矽層的堆積溫度更高溫的非氧化性氛圍進行熱處理以減低晶圓的翹曲。
此時，以該多晶矽層貼合時的厚度在2μm以上為佳。
藉由使多晶矽層的貼合時厚度在2μm以上雖然會由於晶圓的翹曲的影響而提高貼合不良的機率，但即使多晶矽層的貼合時的厚度在2μm以上，若是以高溫的非氧化性氛圍進行熱處理，則能夠降低晶圓的翹曲，因此能夠提高作為載子捕陷層的效果，並追求貼合不良的減低。
又本發明提供一種貼合式SOI晶圓，具有：一基底晶圓，係由單晶矽所構成；一多晶矽層，位於該基底晶圓上；一絕緣膜，位於該多晶矽層上；以及一SOI層，位於該絕緣膜上，該基底晶圓的電阻率為100Ω．cm以上，該基底晶圓與該多晶矽層的境界部的氧氣濃度，高於該基底晶圓中的氧氣濃度及該多晶矽層中的氧氣濃度。
如此，基底晶圓與多晶矽層的境界部的氧濃度，若是高於基底晶圓中的氧濃度及多晶矽層中的氧濃度，則能夠抑制多晶矽層的單晶化，而維持作為載子捕陷層的效果。
如同前述，依照本發明的貼合式晶圓的製造方法，透過於基底晶圓的單晶矽表面及堆積的多晶矽層之間預先形成氧化膜，能夠抑制堆積後SOI製造步驟的熱處理步驟或裝置製造步驟的熱處理致使的單晶化。
進一步而言，藉由將堆積溫度設為900℃以上的溫度，即使SOI晶圓的製造步驟的熱處理步驟或裝置製造步驟的熱處理為相對高溫(例如，1000至1200℃左右)，亦能夠抑制多晶矽層的晶界成長，維持作為載子捕陷層的效果。
又依照本發明的貼合式晶圓，若是使基底晶圓與多晶矽層的境界部的氧濃度高於基底晶圓中的氧濃度及多晶矽層中的氧濃度，則能夠抑制多晶矽層的單晶化，而維持作為載子捕陷層的效果。
1‧‧‧貼合式SOI晶圓
10‧‧‧貼合晶圓
11‧‧‧基底晶圓
12‧‧‧多晶矽層
13‧‧‧絕緣膜
14‧‧‧貼合式晶圓
15‧‧‧SOI層
16‧‧‧埋入氧化膜層
17‧‧‧離子注入層
18‧‧‧剝離晶圓
19‧‧‧剝離面
20‧‧‧氧化膜
21‧‧‧境界部
第1圖係顯示本發明的貼合式SOI晶圓的製造方法的實施例之一的製造流程圖。
第2圖係顯示本發明的貼合式SOI晶圓的製造方法的實施例之一的步驟剖面示意圖。
第3圖係顯示本發明的貼合式SOI晶圓的剖面圖。
以下關於本發明，雖作為實施例之一而參照圖式進行說明，但本發明並非限定於此。
如同前述，雖然為了製作對應更高頻率的裝置而逐漸有必要於SOI晶圓的BOX層下形成載子捕陷層，但若堆積一般的多晶矽層以形成載子捕陷層，則依SOI晶圓的製造步驟中或是裝置製造步驟中的熱經歷，將會有使多晶矽層受到退火處理而單晶化，使其作為載子捕陷層的效果減低的問題。
在此，本案發明人積極研究能夠堆積即使經過SOI晶圓的製造步驟的熱處理步驟或裝置製造步驟的熱處理步驟亦不會進行單晶化的多晶矽層或非晶矽層的SOI晶圓的製造方法。
其結果發現透過於基底晶圓的單晶矽表面及堆積的多晶矽層之間預先形成氧化膜，能夠抑制堆積後SOI製造步驟的熱處理步驟或裝置製造步驟的熱處理致使的單晶化，進一步而言，藉由將堆積溫度設為900℃以上的溫度，即使SOI晶圓的製造步驟的熱處理步驟或裝置製造步驟的熱處理為相對高溫(例如，1000 至1200℃度)，亦能夠抑制多晶矽層的晶界成長，維持作為載子捕陷層的效果，而完成本發明。
以下參照第1至2圖，說明本發明的貼合式SOI晶圓的製造方法的實施例之一。
首先，準備由單晶矽所構成的貼合晶圓10(參照第1圖的步驟S11及第2圖的步驟(a))。
接著，透過例如熱氧化或化學氣相沉積等，於貼合晶圓10，使成為埋入氧化膜層(絕緣膜)16的絕緣膜(例如氧化膜)13成長(參照第1圖的步驟S12及第2圖的步驟(b))。
接著，於該絕緣膜13的上方以離子注入機注入氫離子及墮性氣體離子中的至少一種氣體離子，於貼合晶圓10內形成離子注入層17(參照第1圖的步驟S13及第2圖的步驟(c))。此時，選擇離子注入加速電壓以得到目標的SOI層15的厚度。
接著進行貼合前洗淨(參照第1圖的步驟S14)，以除去貼合晶圓10的貼合面的微粒子。
另一方面，除了前述之外，準備由單晶矽所構成的基底晶圓11(參照第1圖的步驟S21及第2圖的步驟(d))。
接著，於基底晶圓11上形成氧化膜(基底氧化膜)20(參照第1圖的步驟S22及第2圖的步驟(e))。氧化膜20的厚度雖無特別限定，但使氧化膜存在基底晶圓及多晶矽層之間可能影響RF裝置的特性，因此所形成的氧化膜厚度以較薄為佳，例如以0.3nm以上，10nm以下的厚度為佳。
作為形成如此厚度的氧化膜的方法，能夠舉出濕洗為最簡易的方法。具體而言，能夠透過使用SCl(NH4OH與H2O2的混合水溶液)、SC2(HCl與H2O2的混合水 溶液)、SPM(H2SO4與H2O2的混合水溶液)及臭氧水等的洗淨，或是進行將此些組合的洗淨，以形成厚度在0.5至3nm的均勻的氧化膜。
接著，使多晶矽層12堆積於氧化膜(基底氧化膜)20上(參照第1圖的步驟S23及第2圖的步驟(f))。此處，使堆積溫度為900℃以上。
若是堆積溫度為900℃，或是較900℃更高溫，則即使SOI晶圓製造步驟的熱處理步驟或裝置製造步驟的熱處理為相對高溫(例如，1000至1200℃左右)，亦能夠抑制多晶矽層的晶界成長，維持作為載子捕陷層的效果。
又若是堆積溫度為900℃，或是較900℃更高溫，則能夠使用一般的磊晶成長用的化學氣相沉積裝置，作為原料氣體使用三氯氫矽，以常壓高速堆積多晶矽層12。
雖若是多晶矽成長，則不特別限定堆積溫度的上限，但沒有高於SOI晶圓製造步驟或裝置製造步驟的最高溫度的必要(過高則容易發生滑移錯位或金屬汙染)，因此以其最高溫度以下，例如1200℃以下為佳。
接著，將於基底晶圓11所堆積的多晶矽層12的表面透過研磨而平坦化(參照第1圖的步驟S24及第2圖的步驟(g))。由於以900℃以上的溫度堆積的多晶矽層12的表面粗糙度較大，如此將會難以貼合，因此有必要將多晶矽層12的表面透過研磨而平坦化。
接著，進行貼合前洗淨以去除經研磨後的多晶矽層12的表面的微粒子(參照第1圖的步驟S25)。
另外，第1圖的步驟S11至S14，與第1圖的步驟S1至S25可為並行進展。
接著，將形成有多晶矽層12的基底晶圓11與形成有絕緣膜13的貼合晶圓10密著而貼合，以使基底晶圓11形成有的多晶矽層12的面與貼合晶圓10的注入面相接(參照第1圖的步驟S31及第2圖的步驟(h))。
接著，對貼合的晶圓施以使離子注入層17產生微小氣泡層的熱處理(剝離熱處理)，於所發生的微小氣泡層剝離，而製作基底晶圓11上形成有埋入氧化膜層(絕緣膜)16及SOI層15的貼合晶圓式14(參照第1圖的步驟S32及第2圖的步驟(i))。另外，於此時派生有具有剝離面19的剝離晶圓18。
接著對貼合式晶圓14施以結合熱處理(參照第1圖的步驟S33)，以使貼合界面的結合強度增加。
如同前述而能夠製造貼合式SOI晶圓。
本發明的貼合式SOI晶圓的製造方法中，透過於基底晶圓的單晶矽表面及堆積的多晶矽層之間預先形成氧化膜，能夠抑制堆積後SOI製造步驟的熱處理步驟或裝置製造步驟的熱處理致使的單晶化，進一步而言，透過使多晶矽層的堆積溫度為900℃以上的溫度，即使SOI晶圓的製造步驟的熱處理步驟或裝置製造步驟的熱處理為相對高溫(例如，1000至1200℃度)，亦能夠抑制多晶矽層的晶界成長，維持作為載子捕陷層的效果。
又當以濕洗淨形成數nm的基底氧化膜時，若於其上堆積多晶矽層的溫度在1010℃以下，則多晶矽層的堆積步驟中，能夠抑制基層氧化膜的一部分消失，基底晶圓的單晶矽的表面與多晶矽層接觸而被促進的多晶矽層的單晶化。
進一步而言，雖然為了使作為載子捕陷層的效果提高而以使多晶矽層的厚度較厚為宜，但是厚度愈厚堆積後的晶圓的翹曲將會變大，成為貼合不良的原因。但是，能夠於堆積多晶矽層厚的貼合之前，以較多晶矽層的堆積溫度更高溫的非氧化性氛圍進行熱處理以減低晶圓的翹曲。以非氧化性氛圍而言，可為氫氣氛圍。若為氫氣氛圍，則只要在多晶矽層堆積後停止原料氣體的導入即可簡單切換。
又藉由使多晶矽層的貼合時厚度在2μm以上雖然會由於晶圓的翹曲的影響而提高貼合不良的機率，但即使多晶矽層的貼合時的厚度在2μm以上，由於能夠以在多晶矽層堆積後(貼合前)以高溫在非氧化氛圍下進行熱處理以降低晶圓的翹曲，因此能夠提高作為載子捕陷層的效果，同時追求貼合不良的降低。
另外，在高溫的非氧化性氛圍下的熱處理，雖於研磨多晶矽層的表面的步驟的前後皆可進行，由於研磨後不進行洗淨以外的步驟便貼合能夠使貼合不良降低，因此前述熱處理，以於研磨前進行為佳。又多晶矽層的貼合時的厚度以10μm以下為佳。
另外基底晶圓11的電阻率只要為100Ω．cm以上便適合用於高頻率裝置製造，為1000Ω．cm以上則更佳，3000Ω．cm以上則特佳。電阻率的上限雖無特別限定，但可為例如50000Ω．cm。
接著參照第3圖，說明本發明的貼合式SOI晶圓。
本發明的貼合式SOI晶圓1，具有由單晶矽所構成的一基底晶圓11，位於該基底晶圓11上的一多晶矽層12，位於該多晶矽層12上的一埋入氧化膜層(絕緣膜)16以及位於該埋入氧化膜層(絕緣膜)16上的一SOI層15，該基底晶圓11的電阻率為100Ω．cm以上，該基底晶圓11與該多晶矽層12的境界部21的氧氣濃度，高於該基底晶圓11中的氧氣濃度及該多晶矽層12中的氧氣濃度。
若將堆積多晶矽層12前所形成的氧化膜透過濕洗淨以形成，則由於所形成的氧化膜較薄，因此以900℃以上堆積多晶矽層12時基底氧化膜容易消失。但是，當堆積溫度相對低的狀況下(例如在1010℃以下)，則由於氧的擴散並無充分進行，因此基底晶圓11與多晶矽層12的境界部(界面部)21殘留有高濃度的氧，藉此能夠抑制多晶矽層的單晶化，而能夠維持作為載子捕陷層的效果。
【實施例】
以下雖顯示實施例及比較例以更具體的說明本發明，但本發明並不限定於此。
(實施例1)
使用於第1至2圖所說明的製造方法製作貼合式SOI晶圓。但是，作為基底晶圓，使用直徑200mm、晶體方位<100>、電阻率700Ω．cm、p型的單晶矽，形成基底氧化膜、堆積多晶矽(使用三氯氫矽做為原料氣體)、BOX氧化、注入氫離子、剝離熱處理、結合熱處理係以以下的條件進行。
形成基底氧化膜：SC1+SC2洗淨，氧化膜厚度約1nm
堆積多晶矽層：900℃，常壓，膜厚度1.0μm(研磨後0.5μm)
BOX氧化：1050℃，氧化膜厚度400nm
注入氫離子：105keV，7.5×1016/cm2
剝離熱處理：500℃，30分鐘，100% Ar氛圍
結合熱處理：900℃高溫蒸氣氧化+1100℃ 120分鐘的Ar退火處理
另外，不進行堆積後退火處理。
又測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況(以剖面SEM觀察而確認)。顯示其結果於表1。
(實施例2)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以920℃、常壓、膜厚度1.5(研磨後1.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例3)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以940℃、常壓、膜厚度2.1μm(研磨後1.6μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例4)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以960℃、常壓、膜厚度2.9μm(研磨後2.4μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例5)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以980℃、常壓、膜厚度3.8μm(研磨後3.3μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例6)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以1000℃、常壓、膜厚度3.5μm(研磨後3.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
進一步而言，關於所製作的貼合式SOI晶圓，以電子顯微鏡觀察(剖面SEM及剖面TEM觀察)確認多晶矽層與基底晶圓的境界部的氧化膜的有無。又境界部的氧濃度以二次離子質譜法(Secondary Ion Mass Spectrometry,SIMS)以測量。
其結果，於由電子顯微鏡畫面的目視判斷中，並無觀察到於境界部有層狀連續的氧化膜。又相對於基底晶圓及多晶矽層中的氧濃度皆為1×1017至2×1017atoms/cm3，境界部觀察到較基底晶圓及多晶矽層中的氧濃度更高的峰值，峰值的最大值約為8×1020atoms/cm3。
(實施例7)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以1000℃、常壓、膜厚度4.9μm(研磨後3.0μm)的條件以進行，堆積後的退火處理於貼合前以1130℃、10分鐘、100%H2的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例8)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積，以1010℃、常壓、膜厚度5.5μm(研磨後5.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(實施例9)
與實施例1同樣製作貼合式SOI晶圓。但是基底氧化膜的形成，以800℃、dryO2氧化、氧化膜厚度30nm的條件以進行，多晶矽的堆積，以1040℃、常壓、膜厚度1.5μm(研磨後1.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(比較例1)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積(使用甲矽烷作為原料氣體)，以650℃、減壓、膜厚度1.5μm(研磨後1.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(比較例2)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積(使用甲矽烷作為原料氣體)，以850℃、常壓、膜厚度1.5μm(研磨後1.0μm)的條件以進行。
與實施例1同樣測量多晶矽層研磨後的晶圓的翹曲，調查結合熱處理後的多晶矽層的單晶化狀況。顯示其結果於表1。
(比較例3)
與實施例1同樣製作貼合式SOI晶圓。但是多晶矽層的堆積(使用甲矽烷作為原料氣體)，以1020℃、常壓、膜厚度6.1μm的條件以進行。
於比較例3中，以多晶矽層堆積後的SEM觀察確認到單晶的堆積，由於沒有堆積為多晶矽層，因此不實施之後的步驟。
【表1】
Figure TWI610335BD00001
自表一可得知，將基底氧化膜的形成以濕洗淨進行的實施例1至8，比較例1至3中，將多晶矽層的堆積以900℃以上，1010℃以下進行的實施例1至8中多晶矽層的單晶化雖沒有發生，將多晶矽層的堆積於前述溫度範圍外進行的比較例1至3中發生了多晶矽層的單晶化。。
又將基底氧化膜的形成以dryO2氧化進行的實施例9中，雖將多晶矽層堆積以1040℃進行，但並沒有發生多晶矽層的單晶化，這可以推測是由於基底氧化膜形成為相對厚的30nm，而沒有發生後續步驟的熱處理所致的基底氧化膜的消失。
進一步來說，進行堆積後退火處理的實施例7中，減低了晶圓的翹曲。
另外，本發明並不為前述實施例所限制。前述實施例為例示，具有與本發明的申請專利範圍所記載的技術思想為實質相同的構成，且達成同樣作用效果者，皆包含於本發明的技術範圍。

Claims (6)

  1. 一種貼合式SOI晶圓的製造方法，係關於皆以單晶矽構成的貼合晶圓及基底晶圓藉由絕緣膜16貼合的貼合式SOI晶圓的製造方法，包含下列步驟：堆積多晶矽層於該基底晶圓的貼合面側；研磨該多晶矽層的表面；於該貼合晶圓的貼合面形成該絕緣膜16；透過該絕緣膜16將該基底晶圓的該多晶矽層的研磨面與該貼合晶圓貼合；以及將經貼合的該貼合晶圓薄膜化而形成SOI層，其中，該基底晶圓係使用電阻率100Ω．cm以上的單晶矽晶圓，該堆積多晶矽層的步驟進一步包含於貼合晶圓的堆積該多晶矽層的表面預先形成氧化膜，該多晶矽層讀堆積以900℃以上的溫度進行。
  2. 如請求項1所述的貼合式SOI晶圓的製造方法，其中該氧化膜係由濕洗所形成。
  3. 如請求項2所述的貼合式SOI晶圓的製造方法，其中該多晶矽層堆積的溫度為1010℃以下。
  4. 如請求項1至3的任一項所述的貼合式SOI晶圓的製造方法，其中該多晶矽層經堆積後，以較該多晶矽層的堆積溫度更高溫的非氧化性氛圍進行熱處理，之後將該基底晶圓及該貼合晶圓貼合。
  5. 如請求項4所述的貼合式SOI晶圓的製造方法，其中該多晶矽層的貼合時的厚度在2μm以上。
  6. 一種貼合式SOI晶圓，具有：一基底晶圓，係由單晶矽所構成； 一多晶矽層，位於該基底晶圓上；一絕緣膜16，位於該多晶矽層上；以及一SOI層，位於該絕緣膜上，該基底晶圓的電阻率為100Ω．cm以上，該基底晶圓與該多晶矽層的境界部的氧氣濃度，高於該基底晶圓中的氧氣濃度及該多晶矽層中的氧氣濃度。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
JP6517360B2 (ja) 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
EP3304586B1 (en) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. A method of manufacturing silicon germanium-on-insulator
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN117198983A (zh) 2015-11-20 2023-12-08 环球晶圆股份有限公司 使半导体表面平整的制造方法
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
WO2017214084A1 (en) 2016-06-08 2017-12-14 Sunedison Semiconductor Limited High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
JP6614076B2 (ja) 2016-09-07 2019-12-04 信越半導体株式会社 貼り合わせ用基板の表面欠陥の評価方法
JP2018137278A (ja) * 2017-02-20 2018-08-30 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
WO2019236320A1 (en) 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
JP6827442B2 (ja) 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
CN115910908A (zh) * 2021-09-22 2023-04-04 苏州华太电子技术股份有限公司 半导体结构的制作方法以及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
JP2012164906A (ja) * 2011-02-09 2012-08-30 Shin Etsu Handotai Co Ltd 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631804A (en) * 1984-12-10 1986-12-30 At&T Bell Laboratories Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer
US4742020A (en) 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US4897360A (en) 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JPH0719839B2 (ja) * 1989-10-18 1995-03-06 株式会社東芝 半導体基板の製造方法
JP2766417B2 (ja) * 1992-02-10 1998-06-18 三菱マテリアル株式会社 貼り合わせ誘電体分離ウェーハの製造方法
JP2967398B2 (ja) * 1995-09-18 1999-10-25 信越半導体株式会社 シリコンウエーハ内部の不純物分析方法
JP3391184B2 (ja) * 1996-03-28 2003-03-31 信越半導体株式会社 シリコンウエーハおよびその製造方法
KR100218347B1 (ko) * 1996-12-24 1999-09-01 구본준 반도체기판 및 그 제조방법
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6815774B1 (en) * 1998-10-29 2004-11-09 Mitsubishi Materials Silicon Corporation Dielectrically separated wafer and method of the same
US6500717B2 (en) * 2000-12-01 2002-12-31 Agere Systems Inc. Method for making an integrated circuit device with dielectrically isolated tubs and related circuit
US6770966B2 (en) * 2001-07-31 2004-08-03 Intel Corporation Electronic assembly including a die having an integrated circuit and a layer of diamond to transfer heat
US6991999B2 (en) * 2001-09-07 2006-01-31 Applied Materials, Inc. Bi-layer silicon film and method of fabrication
US6964880B2 (en) * 2003-06-27 2005-11-15 Intel Corporation Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby
KR20060118437A (ko) 2003-09-26 2006-11-23 위니베르시트카솔리끄드루뱅 저항손을 감소시키는 다층 반도체 구조의 제조 방법
US6902977B1 (en) * 2003-10-03 2005-06-07 Advanced Micro Devices, Inc. Method for forming polysilicon gate on high-k dielectric and related structure
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
CN101432849B (zh) * 2006-04-27 2011-03-16 信越半导体股份有限公司 Soi晶片的制造方法
JP5356872B2 (ja) * 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
JP5532680B2 (ja) 2009-05-27 2014-06-25 信越半導体株式会社 Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8815641B2 (en) * 2010-01-29 2014-08-26 Soitec Diamond SOI with thin silicon nitride layer and related methods
US8895435B2 (en) * 2011-01-31 2014-11-25 United Microelectronics Corp. Polysilicon layer and method of forming the same
JP2012174884A (ja) * 2011-02-22 2012-09-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9356171B2 (en) * 2012-01-25 2016-05-31 The Trustees Of Dartmouth College Method of forming single-crystal semiconductor layers and photovaltaic cell thereon

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
JP2012164906A (ja) * 2011-02-09 2012-08-30 Shin Etsu Handotai Co Ltd 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法

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