KR100218347B1 - 반도체기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 종래의 실리콘 온 인슐레이터(Silicon On Insulator : SOI) 기판 구조의 문제점을 개선한 반도체 기판 및 그 제조 방법에 관한 것으로, 그 제조 방법은 제1실리콘 웨이퍼(21)가 있고, 그 제1실리콘 웨이퍼(21)위에 제1옥사이드층(23)을 성장하는 공정과; 상기 제1옥사이드층(23) 위에 도핑되지 않은 폴리실리콘층(25)을 증착하는 공정과; 상기 폴리실리콘층(25) 위에 제2옥사이드층(29)을 형성하는 공정과; 상기 제2옥사이드층(27) 위에 제2실리콘 웨이퍼(29)를 접합하는 공정과; 그리고, 상기 제1실리콘 웨이퍼(21)의 하면을 연마하는 공정을 포함하여 구성된 것을 특징으로 한다.

Description

반도체 기판 및 그 제조 방법
제1도는 종래의 SOI 기판의 및 그 제조 방법을 설명하기 위한 종단면도.
제2도는 본 발명의 최적 실시예에 따른 반도체 기판의 종단면도.
제3a도∼3e도는 본 발명의 최적 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 종단면도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1실리콘 웨이퍼 23 : 제1옥사이드층
25 : 폴리실리콘층 27 : 제2옥사이드층
29 : 제2실리콘 웨이퍼
본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로, 특히 종래의 실리콘 온 인슐레이터(Silicon On Insulator : SOI) 기판 구조의 문제점을 개선한 반도체 기판 및 그 제조 방법에 관한 것이다.
최근에는 기존의 집적회로가 갖고 있는 기판의 기생 효과를 감소시키고, 집적회로내의 소자간(間) 또는 회로간(間)의 효율적인 격리를 위해 차세대 반도체 기판 구조인 SOI 구조의 기판을 사용하고 있는 추세이다.
도 1a∼도 1c는 종래의 SOI 기판의 구조 및 제조 방법을 설명하기 위한 종단면도로서, 먼저 도 1a에 도시된 바와 같이, 집적회로를 구성할 수 있는 특성을 가진 제1실리콘 웨이퍼(11) 위에 절연체로서의 옥사이드층(13)을 성장시킨 다음, 도 1b에 도시된 바와 같이, 그 옥사이층(13)위에 열접합 방법을 이용하여 베이스 기판으로 사용되는 제2실리콘 웨이퍼(15)를 접착한다. 이어, 도 1c에 도시된 바와 같이, 상기 전체 구조를 뒤집은 후, 상기 제1실리콘 웨이퍼(11)의 상면을 적절한 두께로 연마(Polishing)하여 SOI 구조의 기판을 완성한다.
일반적으로, 실리콘 위에 고온에서 옥사이드를 성장시키는 경우에 실리콘의 표면에는 여러 가지의 전하가 형성된다. 따라서, 상기 제1실리콘 웨이퍼(11)위에 고온에서 옥사이드(13)를 성장시키는 경우에도 그 제1실리콘 웨이퍼(11)의 표면 또는 옥사이드층(13) 내부 등에는 다양한 전하층이 형성되며, 그 중에서 상기 제1실리콘 웨이퍼(11)의 표면으로부터 옥사이드층(13) 내부로 약 35Å 위치에 고정 전하가 형성되는데, 이 전하는 다른 전하들과는 달리 외부의 힘에 의한 운동성을 갖지 않는 전하이며 거의 양(+)전하이다. 이와 같은 양(+)의 고정 전하는 소자가 집적되는 상기 제1실리콘 웨이퍼(11)에 음(-)의 공핍 전하(Depletion Charge)를 형성시키며, 이 공핍 전하 영역은 회로 설계자가 원하는 소자의 내압(Breakdown Voltage) 특성에 영향을 주게 된다. 즉, 집적회로에 외부의 전원을 가하기도 전에 공핍 전하 영역이 이미 형성되어 있기 때문에, 실제로 전원이 가해지는 경우에는 특히 고내압을 요구하는 전력소자의 설계시에 그 소자의 내압을 떨어뜨리는 문제가 발생한다.
따라서, 도 1과 같은 SOI 기판을 제조함에 있어서, 실리콘 기판 위에 옥사이드를 성장시킬 때에는, 그 옥사이드의 성장면에 형성되는 고정 전하의 밀도가 소자의 문턱 전압에 거의 영향을 주지 않을 정도의 밀도(약1010cm-2이하)로 제어되도록 옥사이드를 성장시키고 있다. 그러나, 고온접합할 때의 접합면에도 상기와 같이 제어된 고정 전하의 밀도와 동일하거나 그 이하의 고정전하가 형성되도록 해야만 하는 새로운 문제가 발생하였으며, 현재까지 이 문제는 완벽하게 해결되지 못하고 있는 실정이다.
즉, 집적회로가 구성되는 제1실리콘 웨이퍼(11)와 그 위에 성장된 옥사이드층(13) 사이에 형성되는 고정 전하의 밀도는 옥사이드층(13)의 성장 조건을 조절하여) 약 1010cm-2이하가 되도록 제어할 수 있으나, 그 옥사이층(13)과 고온 접합된 제2실리콘 웨이퍼(15) 사이에 형성되는 고정 전하의 밀도는 최대 1011cm-2까지 형성되기 때문에, 상기 제1실리콘 웨이퍼(11) 위에 전압을 가하기도 전에 미리 공핍층(depletion layer)을 형성하여 집적회로내의 소자에 기생 영향을 주는 문제가 발생하였다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 SOI 기판 구조에서 집적회로가 구성될 실리콘 웨이퍼내에 공핍영역이 형성되는 것을 방지하도록 된 반도체 기판 구조 및 그 제조방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 기판은; 제1실리콘 웨이퍼와; 상기 제1실리콘 웨이퍼의 상면에 형성된 제1옥사이드층과; 상기 제1옥사이드층의 상면에 형성된 도핑되지 않은 폴리실리콘층과; 상기 폴리실리콘층의 상면에 형성된 제2옥사이드층과; 그리고, 상기 제2옥사이드층의 상면에 형성된 제2실리콘 웨이퍼를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 기판의 제조 방법은; 제1실리콘 웨이퍼가 있고, 그 제1실리콘 웨이퍼 위에 제1옥사이드층을 성장하는 공정과; 상기 제1옥사이드층 위에 도핑되지 않은 폴리실리콘층을 증착하는 공정과; 상기 폴리실리콘층 위에 제2옥사이드층을 형성하는 공정과; 상기 제2옥사이드층 위에 제2실리콘 웨이퍼를 접합하는 공정과; 그리고, 상기 제1실리콘 웨이퍼의 하면을 연마하는 공정을 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 기판과 그의 제조 방법에 대하여 상세히 설명하기로 한다.
도 2는 본 발명의 최적 실시예에 따른 반도체 기판의 종단면도로서, 이에 도시된 바와 같이, SOI층이 되는 즉, 집적 회로가 구성될 특성을 가진 제1실리콘 웨이퍼(21)가 있고, 그 제1실리콘 웨이퍼(21)의 상면에 제1옥사이드층(23)이 약 1∼3μm의 두께로 형성되어 있으며, 그 제1옥사이층(23)의 상면에는 도핑되지 않은 폴리실리콘층(25)이 약 1∼4μm의 두께로 형성되어 절연체의 역할을 하도록 되어 있다. 그 폴리실리콘층(25)의 상면에는 제2옥사이드층(27)이 약 1μm의 두께로 형성되어 있고, 그 제2옥사이드층(27)의 상면에는 베이스 기판이 되는 제2실리콘 웨이퍼(29)가 형성되어 있다. 도 2와 같이 구성된 본 발명의 반도체 기판을 사용할 때에는, 상기 구조 전체를 뒤집어서 상기 제1실리콘 웨이퍼(21)가 최상층이 되도록 한 후, 그 제1실리콘 웨이퍼(21)에 집적회로(미도시)를 형성하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 기판을 나타내는 종단면도로서, 동 도면에 도시된 바와같이, 제1 실리콘 웨이퍼(21) 상에 제1옥사이드층(23)이 형성되어 있고, 상기 제1 옥사이드층(23)상에 도핑되지 않은 폴리실리콘층(25)이 형성되어 있으며, 상기 폴리실리콘층(25) 상에 제2실리콘 웨이퍼(29)가 형성되어 있는 구조로 구성되어 있다. 즉, 도 2의 구조에서 제2 옥사이드층(27)이 없는 구조를 나타낸다.
이어, 도 4를 참조하여 본 발명의 최적 실시예에 따른 반도체 기판의 제조 방법을 설명하면 다음과 같다.
먼저, 도 4a와 같이, 제1실리콘 웨이퍼(21) 위에 제1옥사이층(23)을 약 1∼3μm의 두께로 성장시키고, 도 4b와 같이, 상기 제1옥사이드층(23) 위에 도핑되지 않은 폴리실리콘층(25)을 약 1∼4μm의 두께로 증착한다. 이때, 주의할 것은 이 폴리실리콘층(25)은 절연체의 역할을 해야 하기 때문에 도핑되지 않은 폴리실리콘이어야 한다.
이어, 도 4c와 같이, 상기 폴리실리콘층(25) 위에 제2옥사이드층(27)을 약 1μm 두께로 형성하고, 도 4d와 같이, 상기 제2옥사이드층(27) 위에 제2실리콘 웨이퍼(29)를 열압착 방법으로 접합한다. 상기 제2옥사이드층(27)을 형성하는 이유는, 상기 제2실리콘 웨이퍼(29)와 폴리실리콘(25)층이 접합될 때 발생될 소지가 있는 뒤틀림 현상을 방지하고, 그 접합면에 생성되는 비교적 높은 밀도의 고정 전하가 제1실리콘 웨이퍼(21)에 미치는 영향을 차단하기 위한 것이다.
이어, 도 4e와 같이, 상기 도 4a∼도 4d의 공정을 거쳐 제조된 전체 구조를 뒤집은 상태에서, 상기 제1실리콘 웨이퍼(21)의 상면을 연마하여 적절한 두께 즉, 주지된 SOI기판에서 집적회로가 구성되는 SOI층의 두께와 동일한 두께로 만들어 본 발명에 따른 반도체 기판을 완성한다. 도 4e에 도시된 반도체 기판은 도 2에 도시된 반도체 기판을 뒤집은 구조와 동일한 구조의 기판이다.
한편, 도 4c,d에서와 같이, 상기 폴리실리콘층(25) 위에 제2옥사이드층(27)을 형성하고 그 옥사이드층(27) 위에 제2실리콘 웨이퍼(19)를 접합하는 대신에, 도 3과 같이, 그 폴리실리콘층(25) 위에 제2실리콘 웨이퍼(29)를 직접 접합하여도 무방하다. 즉, 이 경우에도 제1실리콘 웨이퍼(21)와 제1옥사이드층(23) 사이의 계면에서의 고정전하 밀도 및 그 제1옥사이드층(23)과 폴리실리콘층(25) 사이의 계면에서의 고정전하밀도는 거의 동일하며, 폴리실리콘층(25)과 제2실리콘 웨이퍼 사이의 접합면에 생성되는 고정전하는, 절연체로서의 도핑안된 폴리실리콘층(25)에 의해 차단되기 때문에, 집적회로가 형성될 제1실리콘 웨이퍼(21)에 거의 영향을 미치지 않게 된다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 기판 및 그 제조 방법에 의하면, 제1실리콘 웨이퍼(21)와 제1옥사이드층(23)의 제1경계면과, 제1옥사이드층(23)과 폴리실리콘층(25)의 제2경계면, 및 폴리실리콘층(25)과 제2옥사이드층(27)과의 제3경계면에 있어서, 상기 제1 내지 제3경계면에서의 각 고정전하의 밀도가 거의 동일하게 형성되기 때문에, 집적회로가 형성될 제1실리콘 웨이퍼(21)에 공핍 영역이 형성되지 않는다. 따라서, 공핍영역으로 인하여 집적회로내의 소자에 미치는 기생 영향을 방지하는 효과가 있다. 또한, 제2옥사이드층(27)과 제2실리콘 웨이퍼(29)의 접합 경계면에서의 고정 전하 밀도는 상기 다른 경계면에서의 고정 전하밀도보다 높을 수 있지만, 그 고정 전하는 절연체로서의 폴리실리콘층(25)에 의해 차단되기 때문에, 집적회로가 구성될 제1실리콘 웨이퍼(21)에는 영향을 미치지 않게된다.

Claims (10)

  1. 제1실리콘 웨이퍼(21)와; 상기 제1실리콘 웨이퍼(21)의 상면에 형성된 제1옥사이드층(23)과; 상기 제1옥사이드층(23)의 상면에 형성된 도핑되지 않은 폴리실리콘층(25)과; 그리고 상기 폴리실리콘층(25)의 상면에 형성된 제2실리콘 웨이퍼(29)를 포함하여 구성된 반도체 기판.
  2. 제1항에 있어서, 상기 폴리실리콘층(25)과 제2실리콘 웨이퍼층(29) 사이에는 제2옥사이드층(27)이 부가 형성된 반도체 기판.
  3. 제1항에 있어서, 상기 제1옥사이드층(23)은 약 1∼3μm의 두께로 된 반도체 기판.
  4. 제1항에 있어서, 상기 폴리실리콘층(25)은 약 1∼4μm의 두께로 된 반도채 기판
  5. 제2항에 있어서, 상기 제2옥사이드층(27)은 약 1μm의 두께로 된 반도체 기판.
  6. 제1실리콘 웨이퍼(21)가 있고, 그 제1실리콘 웨이퍼(21) 위에 제1옥사이드층(23)을 성장하는 공정과; 상기 제1옥사이드층(23) 위에 도핑되지 않은 폴리실리콘층(25)을 증착하는 공정과; 상기 폴리실리콘층(25) 위에 제2실리콘 웨이퍼(29)를 접합하는 공정과; 그리고 상기 제1실리콘 웨이퍼(21)의 하면을 연마하는 공정을 포함하여 구성된 반도체 기판의 제조 방법.
  7. 제6항에 있어서, 상기 폴리실리콘층(25) 위에 제2옥사이드층(27)을 형성한 후, 그 제2옥사이드층(27) 위에 상기 제2실리콘 웨이퍼(29)를 접합하는 반도체 기판의 제조 방법.
  8. 제6항에 있어서, 상기 제1옥사이드층(23)은 약 1∼3μm의 두께로 성장하는 반도체 기판의 제조 방법.
  9. 제6항에 있어서, 상기 폴리실리콘층(25)은 약 1∼4μm의 두께로 증착하는 반도체 기판의 제조 방법.
  10. 제7항에 있어서, 상기 제2옥사이드층(27)은 약 1μm의 두께로 형성하는 반도체 기판의 제조 방법.
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