JP3363561B2 - 接合型電界効果トランジスタ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は接合型電界効果トランジ
スタ（Junction Field Effect Transistor)を略して以
降ＪＦＥＴと称する。またＪＦＥＴに対して、ＭＯＳ型
のＦＥＴを指してＭＯＳＦＥＴと称する。）および該装
置内蔵の半導体集積回路装置に関するものである。 【０００２】 【従来の技術】図１７（ａ）はＮチャネル型ＪＦＥＴの
原理を示す模式的断面図である。Ｎ-型半導体基板（Ｎ
- 型層）１００は対向するＮ+ 型不純物領域層１０１を
有し一方をドレイン領域もう一方をソース領域とする、
さらに図示するように反対導電型の不純物領域Ｐ+ 型層
１０３を有しゲート領域を成す。図示するようにゲート
電極１０４とソース電極１０２の間に印加した電圧で空
乏層１０８が変化することで、ドレインソース間に流れ
るチャネル電流が制御される半導体装置である。一般に
ゲート長Ｌｇが２μｍぐらいを境に長い時には飽和領域
を持つ５極管特性を示し、短い時には３極管特性を示
す。いずれにしても、例えばＶｄ一定としてドレイン電
流ＩｄのＶｇ依存性を見ると図１７（ｂ）のようにノー
マリオン型（デプレッション型とも言う）の特性を示す
ものである。図１７（ｃ）はＪＦＥＴの一般的模式的な
シンボル図である。図１８は実用化されているＪＦＥＴ
の一例としてＶ溝型のＪＦＥＴの模式的断面図である。
Ｎ- 型層１００はエピ成長等で１μｍ程度の厚みで形成
され、ＫＯＨ等による異方性エッチングでＶ字型溝１０
９が形成され１μｍ内外の要求寸法でゲート長Ｌｇとゲ
ート厚Ｔｇが制御される。 【０００３】図１９は従来のＪＦＥＴにおいて同一半導
体基板上で多素子化が困難であることを説明するための
模式的断面図である。前述してきたようにＶ溝型ＪＦＥ
Ｔにおいてゲート領域を形成するためのＶ溝１８０７よ
り深いＶ溝１８１４はゲート電極につながるゲート不純
物領域１８０４にまで達して形成され、第１のＪＦＥＴ
１８０１と第２のＪＦＥＴ１８０６と第Ｎ番目のＪＦＥ
Ｔ１８１０までをそれぞれ分離しようと形成されてい
る。１８０２は第１のＪＦＥＴのソース電極、１８０３
は第１のＪＦＥＴのドレイン電極、１８０９は第２のＪ
ＦＥＴのソース電極、１８１１は第Ｎ番目のＪＦＥＴの
ソース電極、１８１２は第Ｎ番目のＪＦＥＴのドレイン
電極ある。 【０００４】近年の半導体技術の進展に伴い、様々な方
面の半導体装置がバイポーラからＭＯＳへ、ＭＯＳから
ＣＭＯＳへ、またＩＣからＬＳＩへと変遷するなかで、
ＪＦＥＴは入力ハイインピーダンスでありながらローノ
イズ、また高速応答性に優れる等の特徴を有し単体（デ
イスクリート）しかないにもかかわらず放射線計測分野
等で根強いニーズを保ってきている。 【０００５】 【発明が解決しようとする課題】従来のＪＦＥＴは前述
してきたような構成を取っているが、以下のような解決
すべき課題があげられる。第１の問題として、まずＶ字
型溝のような手段でゲート長とゲート厚を１μｍ内外の
寸法で形成しているため製造工程上の制御性に問題が多
い。ばらつきが大きく歩留りが悪いということである。 【０００６】第２の問題として、一半導体基板上にエピ
成長でチャネル領域を形成しているため、図１９から判
るようにＶ溝１８１４で分離しようとしてもゲート不純
物領域１８０４は第１から第ＮまでのＪＦＥＴに共通の
ため、第１のＪＦＥＴのゲート電極１８０５は第１と第
２のゲート電極１８０８と第Ｎ番目のゲート電極１８１
３までは全て電気的に接続さてしまい、機能しない。し
たがって集積化できず単体の半導体装置しか実現できな
いという問題である。 【０００７】 【課題を解決するための手段】前述してきたような課題
において、解決のための手段を以下のように取った。第
１の手段として、ＪＦＥＴを形成する半導体基板とし
て、ＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒの略で、第１の半導体基板上に絶縁層を有し該絶
縁層上に薄膜の半導体基板を有する構成を取る半導体基
板のことである。薄膜の半導体基板の厚さとしては近年
では数１０オングストロームから数１００μｍまで各種
実現されている。また該半導体基板の製造方法としても
ＳＩＭＯＸ法、ＺＭＲ法、張り合わせ法、等など各種提
案実施例されている。張り合わせ法によるＳＯＩ基板が
該薄膜半導体基板として結晶性も良く、最も適してい
る。）を用いるという手段である。また、同時に同一基
板上に複数素子形成する場合、各素子が形成される薄膜
の半導体基板（以降ＳＯＩのＳｉ層と称する）を下地絶
縁層に達するＳｉＯ2 膜等でそれぞれ完全分離するとい
う手段である（以降このような分離された半導体基板を
アイランドと称する）。 【０００８】第２の手段として、ゲート長ＬｇをＶ溝で
なくフォトリソグラフィによって平面的制御で形成する
という手段である。第３の手段として、チャネル領域で
あるＮ- 型層をＳＯＩ基板の薄膜の半導体基板（アイラ
ンド）の下地ＳｉＯ2 絶縁層に接しない範囲で深さ方向
にできるだけ深く形成するという手段である。 【０００９】第４の手段として、前述してきたアイラン
ド下部にゲート領域であるＰ- 基板と電気的には接続し
てＰ+ 型層を設けるという手段である。第５の手段とし
て、ソース領域とドレイン領域の間のチャネル領域で表
面部分にゲート領域に電気的接続されたＰ±型層を設け
るという手段である。さらには、該Ｐ±型層上部の酸化
膜は厚いものとする手段である。 【００１０】第６の手段として、ソース領域とドレイン
領域の間のチャネル領域で表面部分にソース領域に電気
的接続されたＭＯＳゲート電極を設けるという手段であ
る。第７の手段として、第１の半導体基板上に光・放射
線に感度のあるＰＮ接合（一般にＰＩＮダイオードやＡ
ＰＤと称される）を有し、同半導体基板上の薄膜半導体
基板に第１から第６までのＪＦＥＴを形成するという手
段である。 【００１１】 【作用】前記、手段を取ることで以下の作用が得られ
る。第１の手段を取ることで以下の作用が得られる。す
なわち、ＳＯＩのＳｉ層でチャネル領域をエピによらず
形成することができ濃度や膜厚の自由度が増す。また、
各アイランドはそれぞれ完全に誘電体分離されるため同
一基板上に複数個のＪＦＥＴを形成したり、ＣＭＯＳの
集積回路と混在させたりすることが可能となる。また、
同様に電気的に完全に分離されたＰＮ接合は複数個直列
配列されることで従来誘電体分離基板でしかなしえなか
った高電圧を発生する光起電力素子が実現可能となる
が、さらにはＭＯＳトランジスタも同一半導体基板上に
形成可能であり、ＳＳＲ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｒ
ｅｌａｙ）用の光起電力とドライバーのＭＯＳトランジ
スタが１チップになったものが可能となる、更に本手段
でデイスチャージ用ＪＦＥＴの内蔵も可能となる。 【００１２】第２の手段を取ることで以下の作用が得ら
れる。すなわち、最新の半導体ウエハープロセスの製造
技術の恩恵に浴することで、例えばステッパーを使用し
たフォトリソグラフィでは１．０μｍから０．２μｍ程
度の解像度でソースとドレインの間のチャネル長Ｌｇを
制御性良く形成することが可能となり、より高周波特性
の良いＪＦＥＴが実現可能となる。 【００１３】第３の手段を取ることで以下の作用が得ら
れる。すなわち、Ｎ- 層の幅をＳＯＩのＳｉ層幅ぎりぎ
りまで使うことでオン抵抗の低減が可能となる。第４の
手段を取ることで以下の作用が得られる。すなわち、Ｎ
- 層下部のＰ-ゲート領域側にも伸びていた空乏層がＰ
+ 層にはほとんど伸びなくなりゲートによる電界のより
多くをチャネル領域に使用できるため実質上ゲート電圧
に対するドレイン電流の増加率すなわち電圧電流増幅率
（以降ｇｍと称する）の向上が可能となる。 【００１４】第５の手段を取ることで以下の作用が得ら
れる。すなわち、Ｐ+ 型ゲート領域をチャネル領域上部
にも持つことになるのでつまり片側のゲートが受け持つ
チャネル領域が半分になるので実質上のゲート厚Ｔｇは
半分になりｇｍは実効的に倍得られることになる。この
際、ゲート長Ｌｇは変わらないので耐圧の低下等の問題
は生じない。 【００１５】第６の手段を取ることで以下の作用が得ら
れる。すなわち、ソース領域とドレイン領域の間のチャ
ネル領域で表面部分はゲート電圧によらず常に部分的に
空乏化しているため、チャネル電流はいつも表面よりち
ょっと深い側を流れることになり、界面状態や表面状態
や外界の影響を受けにくくすることが可能となる。ま
た、このようにして界面を安定化することで、例えば耐
放射線性等の耐久信頼性も大きく向上することが可能と
なる。 【００１６】第７の手段を取ることで以下の作用が得ら
れる。すなわち、光・放射線を検出するＰＩＮダイオー
ドとその信号を最初に処理すべき回路素子であるＪＦＥ
Ｔが同一基板上に形成されることで、まず素子の集積化
が図れるということが言える。しかしながら、例えば平
面的な位置分解能を有するこのような素子（以下センサ
と称する）において、検出部位直近に初段のＪＦＥＴを
構成できるということは大変有益なことがある。つま
り、このようなセンサ多くの場合充分な２次元の分解能
を得るため単位検出要素（以下ピクセルと称する）は数
１０μｍから数μｍピッチで配列されており、数センチ
角の領域では数１０万個のピクセルがならぶことにな
る。これらピクセルからの信号線をセンサ外部へ引出し
た後、そのひとつひとつに検出回路の初段たるＪＦＥＴ
を接続していくのは大変なことである。また、同時にひ
とつのピクセルからの信号は大変小さいものであり、外
来ノイズや信号線の引き回しの影響を受け安い、そのた
めにもはやくＪＦＥＴに入力しインピーダンス変換して
やらなければならない。本手段によれば、ピクセル直近
ですぐにインピーダンス変換されるため、その後の信号
線のとりまわしは圧倒的に楽になるものである。 【００１７】 【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積装置のＪＦＥＴを示すの模式的断面図であ
る。支持基板としては、絶縁体でも半導体でもよい。半
導体の場合、その厚みや不純物の型や濃度は問題ではな
いが、例えばＮ型Ｓｉの６Ω・ｃｍで厚さ５００μｍの
半導体基板１１上に１μｍのＳｉＯ2 からなる絶縁層１
２を有し、その上に形成されたＰ- 型Ｓｉ層１４（以降
ＳＯＩのＳｉ層と称することがある）は厚さ１μｍ程度
で比抵抗１０Ω・ｃｍとする。例えば、該Ｎ- 型Ｓｉ基
板を６Ω・ｃｍ、５００μｍを熱酸化にて１μｍＳｉＯ
2 を形成し、該Ｐ- 型Ｓｉ１０Ω・ｃｍで例えば５００
μｍの基板をはり合せ、熱処理７５０°Ｃ，２時間，Ｎ
2 雰囲気，行ない、しかるのち該Ｐ- 型基板を１μｍ程
度まで研削し、鏡面仕上げとすることで形成されるＳＯ
Ｉ基板である。重要なことは、半導体層１４が絶縁体の
上に設けられていることである。今、一つの単位ＪＦＥ
Ｔが形成されている半導体層の部位をアイランドと称す
ると各アイランド同士は電気的に完全に分離されなけれ
ばならないが、図１ではＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎの略でＣＭＯＳ型半導体集積回路装置内
の素子間分離方法と一般的である。ＳｉＯ2 の厚みとし
ては、１μｍ内外が通常である。ソース・ドレイン領域
形成等と自己整合性があり、製造工程順に特長があるが
あまりにも一般的なので説明を省く）酸化膜１３にて完
全に分離されているのが判る。 【００１８】製造方法的には、各種できるが、今本実施
例では先にＳｉを０．８μｍ程エッチングし、しかるの
ち下地ＳｉＯ2 絶縁層に達するＬＯＣＯＳ酸化を行って
分離を形成したものである。Ｎ型の不純物濃度１Ｅ１９
乗から２１乗のＮ+ 型層１９であるソース領域９はＮ型
の不純物濃度１Ｅ１４乗から１８乗のチャネル領域であ
るＮ- 型層１７を介してやはりＮ+ 型のドレイン領域１
５と対峙している。各々の領域にはソース電極１８とド
レイン電極１６が設けられている。ここで、チャネル長
Ｌｇはソース領域１９およびドレイン領域１５をイオン
注入等で形成する際の両者の図面寸法的寸法で決まるわ
けだがフォトリソ工程のフォトレジストの解像力で一般
的には製造技術的には決定されるが、近年の半導体製造
技術をもってすれば、最新のステッパ技術をもってすれ
ば、１．０μｍから０．２５μｍまでのＬｇが任意に選
択可能である。今、ここではｉ線ステッパを使って０．
６μｍのＬｇ長のＪＦＥＴを作ったものとする。チャネ
ル領域の厚さはＮ- 層１７の深さＴｇになっている。 【００１９】図２（ａ）はドレインに５Ｖ、ソースおよ
びゲートは接地（以降ＧＮＤと称する）での空乏層の状
態を表す模式的断面図である、図２（ｂ）はそれに対し
てゲートに例えば−３Ｖ印加された状態を表している、
空乏層２３はチャネル部分２２をピンチオフするごとく
覆いチャネル電流は流れなくなる。図３（ａ）はその際
のＶＧ−ＩＤ特性を示す模式的グラフであるが、前述し
てきたような構成を取ることで従来のＶ溝がたのＪＦＥ
Ｔなどにくらべて同等の良好な特性が得られていること
が判る。図３（ｂ）は単にＶＧ−ＩＤ特性を測定する際
の回路図を示す模式的ブロック図である。従来のＶ溝形
ＪＦＥＴなどは平面的な１．０μｍ内外のゲート長を制
御すべき技術がなかったためしかたなくＫＯＨなどを使
ったＳｉの異方性エッチ等を利用し、１．０μｍ内外の
Ｌｇ，Ｔｇを得ていたものである。しかしながら、やは
りばらつきは大きく、特性の出来不出来が発生し歩留が
悪かった。本発明により初めて、ばらつきの少ないＪＦ
ＥＴの形成が可能になったと言える。 【００２０】また、本実施例のような構成でデイスクリ
ートのＪＦＥＴを構成してももちろん大変有益であるが
本発明の真骨頂は、各アイランドが電気的にそれぞれ完
全に分離されているため通常用いられるＪＦＥＴ以降の
信号処理回路を同一基板上に設けられる点である。つま
りオペアンプ等のアナログ処理回路はもちろんさらには
Ａ／Ｄ変換やその後のデジタルＦでの各種信号・データ
処理が容易に集積化できるという点である。これら回路
はＣＭＯＳ構成でもいいし、ＢｉＣＭＯＳ構成でもかま
わない。このような集積回路は放射線計測分野での使用
も多いためＳＯＩを使用してＣＭＯＳまたＢｉＭＯＳ回
路またＪＦＥＴ素子自体も対放射線耐量が向上している
ので大変有益である。さらには、光電気変換素子である
光起電力素子とドライバーのＭＯＳトランジスタを一体
化したＳＳＲ用素子に本発明のＪＦＥＴを内蔵すること
でより有益な本発明の実施例となる。 【００２１】図１４は本発明のＳＳＲ用素子の半導体集
積回路装置を示す模式的ブロック図である。基本的に
は、入力信号である光を受けたフォトダイオードアレイ
１２８が電圧を発生しＮｃｈＭＯＳトランジスタ１２２
と１２３のゲートを叩き端子Ａ１２４とＢ１２５間が双
方向的に導通するというものである。問題は光がオフし
た後で、ＭＯＳトランジスタのゲートは電荷の逃げ場が
ないため、いつまでも導通状態にあるということであ
る。そこで図のような回路構成とすることで、光があた
っている間フォトダイオードアレイ１２７はＪＦＥＴ１
２１のゲートをマイナスにバイアスするため、光が消え
た瞬間ＪＦＥＴ１２１はオンしフォトダイオードアレイ
１２８の出力をすばやく放電（デイスチャージ）するこ
とができる。抵抗１２６がフォトダイオードアレイ１２
７に並列設けられている。このような構成をとることで
非常に良好なオンオフ特性のしかも１チップのＳＳＲ用
素子が実現可能となる。以上、述べてきたような信号処
理回路と同一基板上に形成することやＳＳＲ用素子と同
一基板上に形成することは以降の実施例で示すようなＪ
ＦＥＴの構成方法と併せて有益であることは言うまでも
ない、たまたま第１の実施例で先に色々説明したまでで
ある。 【００２２】図４は本発明にかかる第２の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第１
の実施例で説明してきたようなＪＦＥＴのチャネル領域
である深い領域Ｎ- 型層４０をアイランドの下地ＳｉＯ
2 絶縁層に接しない範囲で深さ方向にできるだけ深く形
成したものである。図のようにＮ- 層４０は、Ｐ- Ｓｉ
層の表面に形成され、ソース領域１９及びドレイン領域
１５より深く形成されいる。こうすることで、チャネル
厚みＴｇはもともとのＳＯＩのＳｉ層の厚みで決まる値
ぎりぎりまで厚くすることができ、オン抵抗の低減が可
能となる。 【００２３】図５は本発明にかかる第３の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第２
の実施例で説明してきたようなＪＦＥＴのチャネル領域
であるＮ- 型層４０をアイランドの下地ＳｉＯ2 絶縁層
に接しない範囲で深さ方向にできるだけ深く形成するこ
とに加えてＳＯＩのＳｉの下部に予め第２のゲート領域
となる高濃度のＰ型不純物領域である埋め込みＰ+ 型層
５１を形成しておくというものである。本Ｐ+ 型層はＳ
ＯＩの半導体基板作成時に予め形成されるわけだが、ボ
ロンのイオン注入などで１Ｅ15から５Ｅ１５ａｔｍｓ／
ｃｍ2 程度のドーズ量で形成されるが、この際ＢＦ2 あ
るいはＢＦ3 などのイオン種でイオン注入が行われると
上方への拡散が進まず良好なプロファイルのＰ+ 型層が
形成できて有益である。このような構成とすることでＮ
- 層下部のＰ- ゲート領域側にも伸びていた空乏層がＰ
+ 層にはほとんど伸びなくなりゲートによる電界のより
多くをチャネル領域に使用できるため実質上ゲート電圧
に対するドレイン電流の増加率すなわち電圧電流増幅率
（以降ｇｍと称する）の向上が可能となる。 【００２４】図６は本発明にかかる第４の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第３
の実施例で説明してきた構成に加えてソース領域とドレ
イン領域の間のチャネル領域で表面部分にゲート領域に
電気的接続されたＰ±型層６１を設けるという手段を取
ったものである。図ではさらに該Ｐ±型層６１上部の酸
化膜はＬＯＣＯＳ酸化膜６２を形成した構成を示してあ
る。 【００２５】図７の（ａ）〜（ｄ）及び図８の（ｅ）〜
（ｇ）は本実施例の半導体装置のＪＦＥＴを示す製造工
程順の模式的断面図である。Ｐ- Ｓｉ型基板７０１は１
０Ω・ｃｍの比抵抗，５００μｍの厚みで熱酸化にて２
００Åの酸化膜（ＳｉＯ2 ）７０２を形成したのち、Ｂ
Ｆ2 ８０ＫｅＶ５Ｅ15／ｃｍ2 のドーズ量のイオン注入
７０３を行う（図７（ａ））。しかるのち、１μｍのＳ
ｉＯ2 膜７０７を有するＮ- Ｓｉ基板７０６（６Ω・ｃ
ｍの比抵抗，５００μｍの厚み）にＢＦ2 イオン注入層
７０５を接するようにＳｉ基板７０１を接しさせる（図
７（ｂ））。しかるのち７５０°ＣＮ2 中，２時間の熱
処理にて処理し、接着を強固なものとする（図７
（ｃ））。７５０°Ｃという低温で行うことによりＢＦ
2 イオン注入にて形成し、熱処理にて活性化されたＰ+
型層７０８の拡散深さをできるだけ少なくすることが可
能である。しかるのちＰ- 基板７０１を研削し、鏡面仕
上げを行い厚さ２μｍのＰ- Ｓｉ層７０９を得る（図７
（ｄ））。 【００２６】しかるのちリン２Ｅ13／ｃｍ2 のドーズ量
のイオン注入を行い、熱処理１０００°Ｃ１時間（Ｏ2
雰囲気）を行い、Ｎ- 型層７１０を形成する。しかるの
ちアイランド分離を行うためＳｉ面を部分的に１．８μ
ｍ程度エッチング除去（７１２）する。ＳｉＯ2 ７１１
はＮ型層熱処理の際に形成されたものである。このよう
にして図８（ｅ）のようになる。しかるのちボロン７Ｅ
13／ｃｍ2 のドーズ量のイオン注入にてＰ±型層７１３
を形成し、しかるのち１０００°Ｃ８時間Ｏ2雰囲気に
て８０００ÅのＬＯＣＯＳ酸化膜７１５を形成し、アイ
ランドは完全に電気的分離される（図８（ｆ））。この
時同時にＰ+ 型層７１３はＬＯＣＯＳ酸化膜７１５とセ
ルフアラインとなる。ＳｉＮ膜７１４はＬＯＣＯＳ酸化
時のマスクＳｉＮである。しかるのち、リン３Ｅ15／ｃ
ｍ2 のドーズ量のイオン注入にてＮ+ 型層７１４を形成
し、ボロン５Ｅ15／ｃｍ2 のドーズ量のイオン注入にて
Ｐ + 型層７１５を形成し図８（ｇ）を得る。 【００２７】図９（ａ）は本実施例の半導体装置のＪＦ
ＥＴを示す模式的平面図である。Ｐ±型層とは、Ｐ型不
純物濃度がＰ+ 型不純物濃度に比べて低く、またＰ- 型
不純物濃度より高い不純物濃度を意味しここでは、不純
物濃度がＰ+ 型＞Ｐ±型＞Ｐ - 型の関係で表わされる不
純物濃度をＰ±型と称す。図９（ｂ）は図９（ａ）のＡ
−Ａ’断面を示す模式的断面図であり、ゲート電極７１
がＰ+ 型層７６で接続されている様子を示している。第
２のゲート領域としてＰ+ 型層７６はＰ±型層６１に電
気的に接続されている。このような構成取ることで、Ｐ
+ 型ゲート領域をチャネル領域上部にも持つことになる
のでつまり片側のゲートが受け持つチャネル領域が半分
になるので実質上のゲート厚Ｔｇは半分になりｇｍは実
効的に倍得られることになる。この際、ゲート長Ｌｇは
変わらないので耐圧の低下等の問題は生じず、大変実用
的有益な実施例である。 【００２８】図１０は本発明にかかる第５の実施例の半
導体集積装置のＪＦＥＴを示すの模式的断面図である。
ソース領域１８とドレイン領域１５の間のチャネル領域
で表面部分にソース領域１８にソース電極８１で電気的
接続されたＭＯＳゲート電極８２を設けるという手段を
取ったものである。図１１はＭＯＳゲート電極部分の拡
大図である。ソース領域１８とドレイン領域１５の間の
チャネル領域で表面部分はゲート電圧ＶＧによらず常に
部分的に空乏化９１しているため、チャネル電流はいつ
も表面よりちょっと深い側を流れることになり、界面状
態や表面状態や外界の影響を受けにくくすることが可能
となる。また、このようにして界面を安定化すること
で、例えば耐放射線性等の耐久信頼性も大きく向上する
ことが可能となった。 【００２９】図１２は本発明にかかる第６の実施例の半
導体集積装置のＪＦＥＴを示すの模式的断面図である。
第１の半導体基板Ｎ- 型層１３３にＰ+ 型層１３２を形
成することで光・放射線に感度のあるＰＮ接合（一般に
ＰＩＮダイオードやＡＰＤと称される）を形成し、同半
導体基板上のＳＯＩのＳｉ層にこれまで実施例で述べて
きたようなＪＦＥＴを形成するという手段である。セン
サ出力読み出し用コンデンサＣＧ１３４はＰＩＮダイオ
ード上に設けられている。図１３は、図１２に示した構
造の集積回路であるＰＩＮダイオード１４１、抵抗１３
５、コンデンサ１３４及びＪＦＥＴ１４３とオペアンプ
１４５などから成る一般的信号処理回路を表す模式的ブ
ロック図であるが、すなわち、光電気変換素子として光
・放射線を検出するＰＩＮダイオード１４１とその信号
を最初に処理すべき回路素子であるＪＦＥＴ１４３が同
一基板上に形成されることで、まず素子の集積化が図れ
るということが言える。例えば平面的な位置分解能を有
するこのような素子（以下センサと称する）において、
検出部位直近に初段のＪＦＥＴを構成できるということ
は大変有益なことがある。 【００３０】つまり、このようなセンサの場合充分な２
次元の分解能を得るため単位検出要素（以下ピクセルと
称する）は数１０μｍから数μｍピッチで配列されてお
り、数センチ角の領域では数１０万個のピクセルがなら
ぶことになる。これらピクセルからの信号線をセンサ外
部へ引出した後、そのひとつひとつに検出回路の初段た
るＪＦＥＴを接続していくのは大変なことである。ま
た、同時にひとつのピクセルからの信号は大変小さいも
のであり、外来ノイズや信号線の引き回しの影響を受け
安い、そのためにもはやくＪＦＥＴに入力しインピーダ
ンス変換してやらなければならない。本手段によれば、
ピクセル直近ですぐにインピーダンス変換されるため、
その後の信号線のとりまわしは圧倒的に楽になるもので
ある。 【００３１】図１５は本発明にかかる台７の実施例の半
導体集積回路装置を示す模式的断面図である。ＪＦＥＴ
部１４０１とＣＭＯＳ部１４０５とバイポーラ部１４１
５とで構成された半導体集積回路装置である。ＪＦＥＴ
部１４０１はＰ- 型基板１４０２にＮ- 型層１４０３や
Ｐ+ 層１４０４等を有する本発明第４実施例で説明した
ようなＪＦＥＴであり、ＣＭＯＳ１４０５やバイポーラ
部１４１５５とはアイランドにて各基板が電気的に分離
され構成されている。もちろん回路に必要な結線はＡｌ
配線などでなされている。簡単のため断面図では省いて
ある。 【００３２】ＣＭＯＳ部１４０５はＰチャネル型ＭＯＳ
（ＭＩＣ）トランジスタＰＭＯＳトランジスタ部１４０
６とＮＭＯＳトランジスタ部１４１２等（もちろん必要
に応じて抵抗やキャパシタ要素なども有するものであ
る）で構成されている。ＰＭＯＳはゲート電極１４０９
とＰ+ 型ソース領域１４０７とＰ+ 型ドレイン領域１４
１１と基板（ＭＯＳで表現するところのＢｏｄｙとかＳ
ｕｂｓｔｒａｔｅである）であるＮ- 型層（Ｎ- 型ウェ
ル）１４１０に加えてＪＦＥＴ部同様Ｐ+ 型層１４０４
を有して構成される。Ｎ- 型層はＪＦＥＴ部Ｎ- 型層と
製造工程上同一の濃度でも良いし、変えても良い。例え
ばＰＭＯＳ用としてはリン５Ｅ12程度のドーズ量とＪＦ
ＥＴ用より低濃度にするのが良い。またＮ- 型層下部に
Ｐ+ 型層１４０４を有することでＮ- 型層の埋め込みＳ
ｉＯ2 層１４０８との界面状態で発生するジェネレーシ
ョン電流などを防止でき有益である。このＰ+ 型層１４
０４は第４実施例で説明してきたような製造工程をもっ
て形成され、兼用できまた簡便である。本実施例の半導
体集積回路装置はＪＦＥＴとＣＭＯＳとバイポーラを合
体させたものであるが製造工程的には第４実施例で説明
したものを基本にしており、それに対してＣＭＯＳとバ
イポーラのプロセスが付加されたものと考えて良い。 【００３３】ＮＭＯＳトランジスタ部１４１２はゲート
電極１４０９とＮ+ 型ソース領域１４１３とＮ+ 型ドレ
イン領域１４１５とＰ- 型層（Ｐ- 型ウェル）１４１４
とＰ + 型層１４０４等で構成されたものである。Ｐ- 型
層（Ｐ- 型ウェル）はＰ- 型基板１４０２をそのまま使
用しても良いし、Ｐ- 型基板が今１５Ω・ｃｍ程度の濃
度ならば５Ｅ12程度のドーズ量ボロンを導入し形成する
のが望ましい。ここでもＰ- 型ウェル下部のＰ+ 型層１
４０４は不要なジェネレーション電流の発生防止に役立
つと同時にＮＭＯＳにおいてはＳＯＩトランジスタ特有
の問題であるいわいるバックチャネル電流防止の役にも
立っている。このようなＣＭＯＳ構成はさらにはラッチ
アップフリーであったり、基板深部からのディフェクト
の浮き上がりないための強い耐放射線耐量を持つことが
可能で優秀である。 【００３４】バイポーラ部１４１５はＮＰＮトランジス
タ（ここではラテラル型）１４１６とＰＮＰ（ここでは
バーチカル型）トランジスタ１４２２等（ＰＮダイオー
ド、ショットキーダイオード等も通常の概念通り形成可
能である）で形成されている。ＮＰＮトランジスタ１４
１６はベース領域Ｐ- 型層１４１８とＰ+ 型のベース電
極取り出し領域１４１７とＮ+ 型エミッタ領域１４１９
とＮ+ 型コレクタ領域１４２１等で構成されている。Ｐ
- 型ベース領域１４１８はボロン１Ｅ13程度のドーズ量
の濃度で形成される。本実施例の場合基板１４０２はＰ
- 型であるためＮＰＮトランジスタはラテラル型とな
り、ベース巾は図の１４２０に示す通りエミッタ・コレ
クタ間のＬＯＣＯＳ巾が決定している。Ｐ+ 型層１４０
４はこれまで同様下部界面での不要発生電流の防止に役
立つ。 【００３５】ＰＮＰトランジスタ１４２２はＮ- 型ベー
ス領域１４２４とＰ+ 型エミッタ領域１４２３とＮ+ 型
ベース電極取り出し領域１４２５とコレクタたるＰ- 型
基板１４０２とＰ+ 型コレクタ電極取り出し領域１４２
６等から構成さている。Ｎ-型ベースはＪＦＥＴやＰＭ
ＯＳと同様でも良いがリン１Ｅ13程度のドーズ量で形成
されると良い。Ｐ+ 型層１４０４はこれまで同様界面で
の不要な発生電流の防止と同時に、Ｎ+ 型埋め込みコレ
クタとして働き、ＰＮＰトランジスタの電流駆動能力の
向上やＶCESAT の低減に寄与する。本実施例の場合基板
１４０２はＰ-型であるためバーチカル（縦型）のＰＮ
Ｐが可能となり、このようにＣＭＯＳなどと集積した場
合でも高い値のβＰＮＰトランジスタが実現可能とな
る。 【００３６】図の１６は本発明の第７の実施例の半導体
集積回路装置の回路を示す持模式的ブック図である。Ｊ
ＦＥＴ部分１５０４は複数配列され、他のＪＦＥＴとは
基板はアイランドで電気的に分離されている。また電流
制御用抵抗１５０５を介して例えば５ＶのＶdd１５０２
につながれ、ゲートは入力端子１５０３から本実施例多
数入力半導体集積回路装置１５０８の外の検出要素につ
ながっている。ここでは光・放射線の典型的な検出要素
を示しているが、１３４は結合容量、１４１は光や放射
線を検出するＰＩＮダイオードのようなフォトダイオー
ド、１３５はバイアス抵抗Ｖh １５０１は通常数１０〜
数１００Ｖの高電圧がかけられる。ＪＦＥＴの信号はそ
の後プリアンプ１５０６やサンプルホールドや波形整形
などの回路１５９７等々を介して出力端子１５０９へ出
力される。出力の形式としてはアナログデータをマルチ
プレクスして出す場合やＡ／Ｄ変換してデジタルで出す
場合など必要に応じて回路構成すれば良い。また回路構
成する方法としてはＪＦＥＴ以外を全てＣＭＯＳで組め
ば設計や製造工程の手間が大分省けるし、どうしても１
００ＭＨｚ以上の高速信号を扱いたい場合は説明してき
たようなＪＦＥＴ＋ＣＭＯＳ＋バイポーラのような構成
をとれば良い。消費電力も気にしない場合、ＪＦＥＴ＋
バイポーラでも良い。１５１０はＧＮＤ端子である。 【００３７】ここで、本発明のすくれたポイントになる
のは同一基板上（モノリシック）に複数の独立したＪＦ
ＥＴとそれにつながる信号処理回路（これは１ＪＦＥＴ
に独立して１系統づつでも良い）を合わせ持つことが可
能となるということである。繰り返すことになが放射線
計測の分野では初段のトランスインピーダンス素子はＪ
ＦＥＴがどうしても必要なものである。つまり、ハイイ
ンピーダンス入力が必要なので、まずバイポーラは使え
ない。ＭＯＳはしかしゲートがチャージアップしていっ
てしまうためやはり使えない。ＪＦＥＴでなければなら
ないのである。そういう意味でこのような分野におい
て、計測用半導体集積回路として多入力・多チャネル＋
処理回路のモノリシック化を可能とする本発明の効果は
絶大なものがあるといえる。 【００３８】 【発明の効果】この発明は、以上説明したように高周波
特性のよい、オン抵抗の低いかつ電圧電流増幅率の高い
接合型電界効果半導体装置を実現することができる。ま
た、光電気変換素子またはＭＯＳ型ＦＥＴまたはバイポ
ーラトランジスタと容易に集積化できるので、今まで実
現できなかった高速センサ集積回路を実現できる。
スタ（Junction Field Effect Transistor)を略して以
降ＪＦＥＴと称する。またＪＦＥＴに対して、ＭＯＳ型
のＦＥＴを指してＭＯＳＦＥＴと称する。）および該装
置内蔵の半導体集積回路装置に関するものである。 【０００２】 【従来の技術】図１７（ａ）はＮチャネル型ＪＦＥＴの
原理を示す模式的断面図である。Ｎ-型半導体基板（Ｎ
- 型層）１００は対向するＮ+ 型不純物領域層１０１を
有し一方をドレイン領域もう一方をソース領域とする、
さらに図示するように反対導電型の不純物領域Ｐ+ 型層
１０３を有しゲート領域を成す。図示するようにゲート
電極１０４とソース電極１０２の間に印加した電圧で空
乏層１０８が変化することで、ドレインソース間に流れ
るチャネル電流が制御される半導体装置である。一般に
ゲート長Ｌｇが２μｍぐらいを境に長い時には飽和領域
を持つ５極管特性を示し、短い時には３極管特性を示
す。いずれにしても、例えばＶｄ一定としてドレイン電
流ＩｄのＶｇ依存性を見ると図１７（ｂ）のようにノー
マリオン型（デプレッション型とも言う）の特性を示す
ものである。図１７（ｃ）はＪＦＥＴの一般的模式的な
シンボル図である。図１８は実用化されているＪＦＥＴ
の一例としてＶ溝型のＪＦＥＴの模式的断面図である。
Ｎ- 型層１００はエピ成長等で１μｍ程度の厚みで形成
され、ＫＯＨ等による異方性エッチングでＶ字型溝１０
９が形成され１μｍ内外の要求寸法でゲート長Ｌｇとゲ
ート厚Ｔｇが制御される。 【０００３】図１９は従来のＪＦＥＴにおいて同一半導
体基板上で多素子化が困難であることを説明するための
模式的断面図である。前述してきたようにＶ溝型ＪＦＥ
Ｔにおいてゲート領域を形成するためのＶ溝１８０７よ
り深いＶ溝１８１４はゲート電極につながるゲート不純
物領域１８０４にまで達して形成され、第１のＪＦＥＴ
１８０１と第２のＪＦＥＴ１８０６と第Ｎ番目のＪＦＥ
Ｔ１８１０までをそれぞれ分離しようと形成されてい
る。１８０２は第１のＪＦＥＴのソース電極、１８０３
は第１のＪＦＥＴのドレイン電極、１８０９は第２のＪ
ＦＥＴのソース電極、１８１１は第Ｎ番目のＪＦＥＴの
ソース電極、１８１２は第Ｎ番目のＪＦＥＴのドレイン
電極ある。 【０００４】近年の半導体技術の進展に伴い、様々な方
面の半導体装置がバイポーラからＭＯＳへ、ＭＯＳから
ＣＭＯＳへ、またＩＣからＬＳＩへと変遷するなかで、
ＪＦＥＴは入力ハイインピーダンスでありながらローノ
イズ、また高速応答性に優れる等の特徴を有し単体（デ
イスクリート）しかないにもかかわらず放射線計測分野
等で根強いニーズを保ってきている。 【０００５】 【発明が解決しようとする課題】従来のＪＦＥＴは前述
してきたような構成を取っているが、以下のような解決
すべき課題があげられる。第１の問題として、まずＶ字
型溝のような手段でゲート長とゲート厚を１μｍ内外の
寸法で形成しているため製造工程上の制御性に問題が多
い。ばらつきが大きく歩留りが悪いということである。 【０００６】第２の問題として、一半導体基板上にエピ
成長でチャネル領域を形成しているため、図１９から判
るようにＶ溝１８１４で分離しようとしてもゲート不純
物領域１８０４は第１から第ＮまでのＪＦＥＴに共通の
ため、第１のＪＦＥＴのゲート電極１８０５は第１と第
２のゲート電極１８０８と第Ｎ番目のゲート電極１８１
３までは全て電気的に接続さてしまい、機能しない。し
たがって集積化できず単体の半導体装置しか実現できな
いという問題である。 【０００７】 【課題を解決するための手段】前述してきたような課題
において、解決のための手段を以下のように取った。第
１の手段として、ＪＦＥＴを形成する半導体基板とし
て、ＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒの略で、第１の半導体基板上に絶縁層を有し該絶
縁層上に薄膜の半導体基板を有する構成を取る半導体基
板のことである。薄膜の半導体基板の厚さとしては近年
では数１０オングストロームから数１００μｍまで各種
実現されている。また該半導体基板の製造方法としても
ＳＩＭＯＸ法、ＺＭＲ法、張り合わせ法、等など各種提
案実施例されている。張り合わせ法によるＳＯＩ基板が
該薄膜半導体基板として結晶性も良く、最も適してい
る。）を用いるという手段である。また、同時に同一基
板上に複数素子形成する場合、各素子が形成される薄膜
の半導体基板（以降ＳＯＩのＳｉ層と称する）を下地絶
縁層に達するＳｉＯ2 膜等でそれぞれ完全分離するとい
う手段である（以降このような分離された半導体基板を
アイランドと称する）。 【０００８】第２の手段として、ゲート長ＬｇをＶ溝で
なくフォトリソグラフィによって平面的制御で形成する
という手段である。第３の手段として、チャネル領域で
あるＮ- 型層をＳＯＩ基板の薄膜の半導体基板（アイラ
ンド）の下地ＳｉＯ2 絶縁層に接しない範囲で深さ方向
にできるだけ深く形成するという手段である。 【０００９】第４の手段として、前述してきたアイラン
ド下部にゲート領域であるＰ- 基板と電気的には接続し
てＰ+ 型層を設けるという手段である。第５の手段とし
て、ソース領域とドレイン領域の間のチャネル領域で表
面部分にゲート領域に電気的接続されたＰ±型層を設け
るという手段である。さらには、該Ｐ±型層上部の酸化
膜は厚いものとする手段である。 【００１０】第６の手段として、ソース領域とドレイン
領域の間のチャネル領域で表面部分にソース領域に電気
的接続されたＭＯＳゲート電極を設けるという手段であ
る。第７の手段として、第１の半導体基板上に光・放射
線に感度のあるＰＮ接合（一般にＰＩＮダイオードやＡ
ＰＤと称される）を有し、同半導体基板上の薄膜半導体
基板に第１から第６までのＪＦＥＴを形成するという手
段である。 【００１１】 【作用】前記、手段を取ることで以下の作用が得られ
る。第１の手段を取ることで以下の作用が得られる。す
なわち、ＳＯＩのＳｉ層でチャネル領域をエピによらず
形成することができ濃度や膜厚の自由度が増す。また、
各アイランドはそれぞれ完全に誘電体分離されるため同
一基板上に複数個のＪＦＥＴを形成したり、ＣＭＯＳの
集積回路と混在させたりすることが可能となる。また、
同様に電気的に完全に分離されたＰＮ接合は複数個直列
配列されることで従来誘電体分離基板でしかなしえなか
った高電圧を発生する光起電力素子が実現可能となる
が、さらにはＭＯＳトランジスタも同一半導体基板上に
形成可能であり、ＳＳＲ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｒ
ｅｌａｙ）用の光起電力とドライバーのＭＯＳトランジ
スタが１チップになったものが可能となる、更に本手段
でデイスチャージ用ＪＦＥＴの内蔵も可能となる。 【００１２】第２の手段を取ることで以下の作用が得ら
れる。すなわち、最新の半導体ウエハープロセスの製造
技術の恩恵に浴することで、例えばステッパーを使用し
たフォトリソグラフィでは１．０μｍから０．２μｍ程
度の解像度でソースとドレインの間のチャネル長Ｌｇを
制御性良く形成することが可能となり、より高周波特性
の良いＪＦＥＴが実現可能となる。 【００１３】第３の手段を取ることで以下の作用が得ら
れる。すなわち、Ｎ- 層の幅をＳＯＩのＳｉ層幅ぎりぎ
りまで使うことでオン抵抗の低減が可能となる。第４の
手段を取ることで以下の作用が得られる。すなわち、Ｎ
- 層下部のＰ-ゲート領域側にも伸びていた空乏層がＰ
+ 層にはほとんど伸びなくなりゲートによる電界のより
多くをチャネル領域に使用できるため実質上ゲート電圧
に対するドレイン電流の増加率すなわち電圧電流増幅率
（以降ｇｍと称する）の向上が可能となる。 【００１４】第５の手段を取ることで以下の作用が得ら
れる。すなわち、Ｐ+ 型ゲート領域をチャネル領域上部
にも持つことになるのでつまり片側のゲートが受け持つ
チャネル領域が半分になるので実質上のゲート厚Ｔｇは
半分になりｇｍは実効的に倍得られることになる。この
際、ゲート長Ｌｇは変わらないので耐圧の低下等の問題
は生じない。 【００１５】第６の手段を取ることで以下の作用が得ら
れる。すなわち、ソース領域とドレイン領域の間のチャ
ネル領域で表面部分はゲート電圧によらず常に部分的に
空乏化しているため、チャネル電流はいつも表面よりち
ょっと深い側を流れることになり、界面状態や表面状態
や外界の影響を受けにくくすることが可能となる。ま
た、このようにして界面を安定化することで、例えば耐
放射線性等の耐久信頼性も大きく向上することが可能と
なる。 【００１６】第７の手段を取ることで以下の作用が得ら
れる。すなわち、光・放射線を検出するＰＩＮダイオー
ドとその信号を最初に処理すべき回路素子であるＪＦＥ
Ｔが同一基板上に形成されることで、まず素子の集積化
が図れるということが言える。しかしながら、例えば平
面的な位置分解能を有するこのような素子（以下センサ
と称する）において、検出部位直近に初段のＪＦＥＴを
構成できるということは大変有益なことがある。つま
り、このようなセンサ多くの場合充分な２次元の分解能
を得るため単位検出要素（以下ピクセルと称する）は数
１０μｍから数μｍピッチで配列されており、数センチ
角の領域では数１０万個のピクセルがならぶことにな
る。これらピクセルからの信号線をセンサ外部へ引出し
た後、そのひとつひとつに検出回路の初段たるＪＦＥＴ
を接続していくのは大変なことである。また、同時にひ
とつのピクセルからの信号は大変小さいものであり、外
来ノイズや信号線の引き回しの影響を受け安い、そのた
めにもはやくＪＦＥＴに入力しインピーダンス変換して
やらなければならない。本手段によれば、ピクセル直近
ですぐにインピーダンス変換されるため、その後の信号
線のとりまわしは圧倒的に楽になるものである。 【００１７】 【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる第１の実施例
の半導体集積装置のＪＦＥＴを示すの模式的断面図であ
る。支持基板としては、絶縁体でも半導体でもよい。半
導体の場合、その厚みや不純物の型や濃度は問題ではな
いが、例えばＮ型Ｓｉの６Ω・ｃｍで厚さ５００μｍの
半導体基板１１上に１μｍのＳｉＯ2 からなる絶縁層１
２を有し、その上に形成されたＰ- 型Ｓｉ層１４（以降
ＳＯＩのＳｉ層と称することがある）は厚さ１μｍ程度
で比抵抗１０Ω・ｃｍとする。例えば、該Ｎ- 型Ｓｉ基
板を６Ω・ｃｍ、５００μｍを熱酸化にて１μｍＳｉＯ
2 を形成し、該Ｐ- 型Ｓｉ１０Ω・ｃｍで例えば５００
μｍの基板をはり合せ、熱処理７５０°Ｃ，２時間，Ｎ
2 雰囲気，行ない、しかるのち該Ｐ- 型基板を１μｍ程
度まで研削し、鏡面仕上げとすることで形成されるＳＯ
Ｉ基板である。重要なことは、半導体層１４が絶縁体の
上に設けられていることである。今、一つの単位ＪＦＥ
Ｔが形成されている半導体層の部位をアイランドと称す
ると各アイランド同士は電気的に完全に分離されなけれ
ばならないが、図１ではＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎの略でＣＭＯＳ型半導体集積回路装置内
の素子間分離方法と一般的である。ＳｉＯ2 の厚みとし
ては、１μｍ内外が通常である。ソース・ドレイン領域
形成等と自己整合性があり、製造工程順に特長があるが
あまりにも一般的なので説明を省く）酸化膜１３にて完
全に分離されているのが判る。 【００１８】製造方法的には、各種できるが、今本実施
例では先にＳｉを０．８μｍ程エッチングし、しかるの
ち下地ＳｉＯ2 絶縁層に達するＬＯＣＯＳ酸化を行って
分離を形成したものである。Ｎ型の不純物濃度１Ｅ１９
乗から２１乗のＮ+ 型層１９であるソース領域９はＮ型
の不純物濃度１Ｅ１４乗から１８乗のチャネル領域であ
るＮ- 型層１７を介してやはりＮ+ 型のドレイン領域１
５と対峙している。各々の領域にはソース電極１８とド
レイン電極１６が設けられている。ここで、チャネル長
Ｌｇはソース領域１９およびドレイン領域１５をイオン
注入等で形成する際の両者の図面寸法的寸法で決まるわ
けだがフォトリソ工程のフォトレジストの解像力で一般
的には製造技術的には決定されるが、近年の半導体製造
技術をもってすれば、最新のステッパ技術をもってすれ
ば、１．０μｍから０．２５μｍまでのＬｇが任意に選
択可能である。今、ここではｉ線ステッパを使って０．
６μｍのＬｇ長のＪＦＥＴを作ったものとする。チャネ
ル領域の厚さはＮ- 層１７の深さＴｇになっている。 【００１９】図２（ａ）はドレインに５Ｖ、ソースおよ
びゲートは接地（以降ＧＮＤと称する）での空乏層の状
態を表す模式的断面図である、図２（ｂ）はそれに対し
てゲートに例えば−３Ｖ印加された状態を表している、
空乏層２３はチャネル部分２２をピンチオフするごとく
覆いチャネル電流は流れなくなる。図３（ａ）はその際
のＶＧ−ＩＤ特性を示す模式的グラフであるが、前述し
てきたような構成を取ることで従来のＶ溝がたのＪＦＥ
Ｔなどにくらべて同等の良好な特性が得られていること
が判る。図３（ｂ）は単にＶＧ−ＩＤ特性を測定する際
の回路図を示す模式的ブロック図である。従来のＶ溝形
ＪＦＥＴなどは平面的な１．０μｍ内外のゲート長を制
御すべき技術がなかったためしかたなくＫＯＨなどを使
ったＳｉの異方性エッチ等を利用し、１．０μｍ内外の
Ｌｇ，Ｔｇを得ていたものである。しかしながら、やは
りばらつきは大きく、特性の出来不出来が発生し歩留が
悪かった。本発明により初めて、ばらつきの少ないＪＦ
ＥＴの形成が可能になったと言える。 【００２０】また、本実施例のような構成でデイスクリ
ートのＪＦＥＴを構成してももちろん大変有益であるが
本発明の真骨頂は、各アイランドが電気的にそれぞれ完
全に分離されているため通常用いられるＪＦＥＴ以降の
信号処理回路を同一基板上に設けられる点である。つま
りオペアンプ等のアナログ処理回路はもちろんさらには
Ａ／Ｄ変換やその後のデジタルＦでの各種信号・データ
処理が容易に集積化できるという点である。これら回路
はＣＭＯＳ構成でもいいし、ＢｉＣＭＯＳ構成でもかま
わない。このような集積回路は放射線計測分野での使用
も多いためＳＯＩを使用してＣＭＯＳまたＢｉＭＯＳ回
路またＪＦＥＴ素子自体も対放射線耐量が向上している
ので大変有益である。さらには、光電気変換素子である
光起電力素子とドライバーのＭＯＳトランジスタを一体
化したＳＳＲ用素子に本発明のＪＦＥＴを内蔵すること
でより有益な本発明の実施例となる。 【００２１】図１４は本発明のＳＳＲ用素子の半導体集
積回路装置を示す模式的ブロック図である。基本的に
は、入力信号である光を受けたフォトダイオードアレイ
１２８が電圧を発生しＮｃｈＭＯＳトランジスタ１２２
と１２３のゲートを叩き端子Ａ１２４とＢ１２５間が双
方向的に導通するというものである。問題は光がオフし
た後で、ＭＯＳトランジスタのゲートは電荷の逃げ場が
ないため、いつまでも導通状態にあるということであ
る。そこで図のような回路構成とすることで、光があた
っている間フォトダイオードアレイ１２７はＪＦＥＴ１
２１のゲートをマイナスにバイアスするため、光が消え
た瞬間ＪＦＥＴ１２１はオンしフォトダイオードアレイ
１２８の出力をすばやく放電（デイスチャージ）するこ
とができる。抵抗１２６がフォトダイオードアレイ１２
７に並列設けられている。このような構成をとることで
非常に良好なオンオフ特性のしかも１チップのＳＳＲ用
素子が実現可能となる。以上、述べてきたような信号処
理回路と同一基板上に形成することやＳＳＲ用素子と同
一基板上に形成することは以降の実施例で示すようなＪ
ＦＥＴの構成方法と併せて有益であることは言うまでも
ない、たまたま第１の実施例で先に色々説明したまでで
ある。 【００２２】図４は本発明にかかる第２の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第１
の実施例で説明してきたようなＪＦＥＴのチャネル領域
である深い領域Ｎ- 型層４０をアイランドの下地ＳｉＯ
2 絶縁層に接しない範囲で深さ方向にできるだけ深く形
成したものである。図のようにＮ- 層４０は、Ｐ- Ｓｉ
層の表面に形成され、ソース領域１９及びドレイン領域
１５より深く形成されいる。こうすることで、チャネル
厚みＴｇはもともとのＳＯＩのＳｉ層の厚みで決まる値
ぎりぎりまで厚くすることができ、オン抵抗の低減が可
能となる。 【００２３】図５は本発明にかかる第３の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第２
の実施例で説明してきたようなＪＦＥＴのチャネル領域
であるＮ- 型層４０をアイランドの下地ＳｉＯ2 絶縁層
に接しない範囲で深さ方向にできるだけ深く形成するこ
とに加えてＳＯＩのＳｉの下部に予め第２のゲート領域
となる高濃度のＰ型不純物領域である埋め込みＰ+ 型層
５１を形成しておくというものである。本Ｐ+ 型層はＳ
ＯＩの半導体基板作成時に予め形成されるわけだが、ボ
ロンのイオン注入などで１Ｅ15から５Ｅ１５ａｔｍｓ／
ｃｍ2 程度のドーズ量で形成されるが、この際ＢＦ2 あ
るいはＢＦ3 などのイオン種でイオン注入が行われると
上方への拡散が進まず良好なプロファイルのＰ+ 型層が
形成できて有益である。このような構成とすることでＮ
- 層下部のＰ- ゲート領域側にも伸びていた空乏層がＰ
+ 層にはほとんど伸びなくなりゲートによる電界のより
多くをチャネル領域に使用できるため実質上ゲート電圧
に対するドレイン電流の増加率すなわち電圧電流増幅率
（以降ｇｍと称する）の向上が可能となる。 【００２４】図６は本発明にかかる第４の実施例の半導
体集積装置のＪＦＥＴを示す模式的断面図である。第３
の実施例で説明してきた構成に加えてソース領域とドレ
イン領域の間のチャネル領域で表面部分にゲート領域に
電気的接続されたＰ±型層６１を設けるという手段を取
ったものである。図ではさらに該Ｐ±型層６１上部の酸
化膜はＬＯＣＯＳ酸化膜６２を形成した構成を示してあ
る。 【００２５】図７の（ａ）〜（ｄ）及び図８の（ｅ）〜
（ｇ）は本実施例の半導体装置のＪＦＥＴを示す製造工
程順の模式的断面図である。Ｐ- Ｓｉ型基板７０１は１
０Ω・ｃｍの比抵抗，５００μｍの厚みで熱酸化にて２
００Åの酸化膜（ＳｉＯ2 ）７０２を形成したのち、Ｂ
Ｆ2 ８０ＫｅＶ５Ｅ15／ｃｍ2 のドーズ量のイオン注入
７０３を行う（図７（ａ））。しかるのち、１μｍのＳ
ｉＯ2 膜７０７を有するＮ- Ｓｉ基板７０６（６Ω・ｃ
ｍの比抵抗，５００μｍの厚み）にＢＦ2 イオン注入層
７０５を接するようにＳｉ基板７０１を接しさせる（図
７（ｂ））。しかるのち７５０°ＣＮ2 中，２時間の熱
処理にて処理し、接着を強固なものとする（図７
（ｃ））。７５０°Ｃという低温で行うことによりＢＦ
2 イオン注入にて形成し、熱処理にて活性化されたＰ+
型層７０８の拡散深さをできるだけ少なくすることが可
能である。しかるのちＰ- 基板７０１を研削し、鏡面仕
上げを行い厚さ２μｍのＰ- Ｓｉ層７０９を得る（図７
（ｄ））。 【００２６】しかるのちリン２Ｅ13／ｃｍ2 のドーズ量
のイオン注入を行い、熱処理１０００°Ｃ１時間（Ｏ2
雰囲気）を行い、Ｎ- 型層７１０を形成する。しかるの
ちアイランド分離を行うためＳｉ面を部分的に１．８μ
ｍ程度エッチング除去（７１２）する。ＳｉＯ2 ７１１
はＮ型層熱処理の際に形成されたものである。このよう
にして図８（ｅ）のようになる。しかるのちボロン７Ｅ
13／ｃｍ2 のドーズ量のイオン注入にてＰ±型層７１３
を形成し、しかるのち１０００°Ｃ８時間Ｏ2雰囲気に
て８０００ÅのＬＯＣＯＳ酸化膜７１５を形成し、アイ
ランドは完全に電気的分離される（図８（ｆ））。この
時同時にＰ+ 型層７１３はＬＯＣＯＳ酸化膜７１５とセ
ルフアラインとなる。ＳｉＮ膜７１４はＬＯＣＯＳ酸化
時のマスクＳｉＮである。しかるのち、リン３Ｅ15／ｃ
ｍ2 のドーズ量のイオン注入にてＮ+ 型層７１４を形成
し、ボロン５Ｅ15／ｃｍ2 のドーズ量のイオン注入にて
Ｐ + 型層７１５を形成し図８（ｇ）を得る。 【００２７】図９（ａ）は本実施例の半導体装置のＪＦ
ＥＴを示す模式的平面図である。Ｐ±型層とは、Ｐ型不
純物濃度がＰ+ 型不純物濃度に比べて低く、またＰ- 型
不純物濃度より高い不純物濃度を意味しここでは、不純
物濃度がＰ+ 型＞Ｐ±型＞Ｐ - 型の関係で表わされる不
純物濃度をＰ±型と称す。図９（ｂ）は図９（ａ）のＡ
−Ａ’断面を示す模式的断面図であり、ゲート電極７１
がＰ+ 型層７６で接続されている様子を示している。第
２のゲート領域としてＰ+ 型層７６はＰ±型層６１に電
気的に接続されている。このような構成取ることで、Ｐ
+ 型ゲート領域をチャネル領域上部にも持つことになる
のでつまり片側のゲートが受け持つチャネル領域が半分
になるので実質上のゲート厚Ｔｇは半分になりｇｍは実
効的に倍得られることになる。この際、ゲート長Ｌｇは
変わらないので耐圧の低下等の問題は生じず、大変実用
的有益な実施例である。 【００２８】図１０は本発明にかかる第５の実施例の半
導体集積装置のＪＦＥＴを示すの模式的断面図である。
ソース領域１８とドレイン領域１５の間のチャネル領域
で表面部分にソース領域１８にソース電極８１で電気的
接続されたＭＯＳゲート電極８２を設けるという手段を
取ったものである。図１１はＭＯＳゲート電極部分の拡
大図である。ソース領域１８とドレイン領域１５の間の
チャネル領域で表面部分はゲート電圧ＶＧによらず常に
部分的に空乏化９１しているため、チャネル電流はいつ
も表面よりちょっと深い側を流れることになり、界面状
態や表面状態や外界の影響を受けにくくすることが可能
となる。また、このようにして界面を安定化すること
で、例えば耐放射線性等の耐久信頼性も大きく向上する
ことが可能となった。 【００２９】図１２は本発明にかかる第６の実施例の半
導体集積装置のＪＦＥＴを示すの模式的断面図である。
第１の半導体基板Ｎ- 型層１３３にＰ+ 型層１３２を形
成することで光・放射線に感度のあるＰＮ接合（一般に
ＰＩＮダイオードやＡＰＤと称される）を形成し、同半
導体基板上のＳＯＩのＳｉ層にこれまで実施例で述べて
きたようなＪＦＥＴを形成するという手段である。セン
サ出力読み出し用コンデンサＣＧ１３４はＰＩＮダイオ
ード上に設けられている。図１３は、図１２に示した構
造の集積回路であるＰＩＮダイオード１４１、抵抗１３
５、コンデンサ１３４及びＪＦＥＴ１４３とオペアンプ
１４５などから成る一般的信号処理回路を表す模式的ブ
ロック図であるが、すなわち、光電気変換素子として光
・放射線を検出するＰＩＮダイオード１４１とその信号
を最初に処理すべき回路素子であるＪＦＥＴ１４３が同
一基板上に形成されることで、まず素子の集積化が図れ
るということが言える。例えば平面的な位置分解能を有
するこのような素子（以下センサと称する）において、
検出部位直近に初段のＪＦＥＴを構成できるということ
は大変有益なことがある。 【００３０】つまり、このようなセンサの場合充分な２
次元の分解能を得るため単位検出要素（以下ピクセルと
称する）は数１０μｍから数μｍピッチで配列されてお
り、数センチ角の領域では数１０万個のピクセルがなら
ぶことになる。これらピクセルからの信号線をセンサ外
部へ引出した後、そのひとつひとつに検出回路の初段た
るＪＦＥＴを接続していくのは大変なことである。ま
た、同時にひとつのピクセルからの信号は大変小さいも
のであり、外来ノイズや信号線の引き回しの影響を受け
安い、そのためにもはやくＪＦＥＴに入力しインピーダ
ンス変換してやらなければならない。本手段によれば、
ピクセル直近ですぐにインピーダンス変換されるため、
その後の信号線のとりまわしは圧倒的に楽になるもので
ある。 【００３１】図１５は本発明にかかる台７の実施例の半
導体集積回路装置を示す模式的断面図である。ＪＦＥＴ
部１４０１とＣＭＯＳ部１４０５とバイポーラ部１４１
５とで構成された半導体集積回路装置である。ＪＦＥＴ
部１４０１はＰ- 型基板１４０２にＮ- 型層１４０３や
Ｐ+ 層１４０４等を有する本発明第４実施例で説明した
ようなＪＦＥＴであり、ＣＭＯＳ１４０５やバイポーラ
部１４１５５とはアイランドにて各基板が電気的に分離
され構成されている。もちろん回路に必要な結線はＡｌ
配線などでなされている。簡単のため断面図では省いて
ある。 【００３２】ＣＭＯＳ部１４０５はＰチャネル型ＭＯＳ
（ＭＩＣ）トランジスタＰＭＯＳトランジスタ部１４０
６とＮＭＯＳトランジスタ部１４１２等（もちろん必要
に応じて抵抗やキャパシタ要素なども有するものであ
る）で構成されている。ＰＭＯＳはゲート電極１４０９
とＰ+ 型ソース領域１４０７とＰ+ 型ドレイン領域１４
１１と基板（ＭＯＳで表現するところのＢｏｄｙとかＳ
ｕｂｓｔｒａｔｅである）であるＮ- 型層（Ｎ- 型ウェ
ル）１４１０に加えてＪＦＥＴ部同様Ｐ+ 型層１４０４
を有して構成される。Ｎ- 型層はＪＦＥＴ部Ｎ- 型層と
製造工程上同一の濃度でも良いし、変えても良い。例え
ばＰＭＯＳ用としてはリン５Ｅ12程度のドーズ量とＪＦ
ＥＴ用より低濃度にするのが良い。またＮ- 型層下部に
Ｐ+ 型層１４０４を有することでＮ- 型層の埋め込みＳ
ｉＯ2 層１４０８との界面状態で発生するジェネレーシ
ョン電流などを防止でき有益である。このＰ+ 型層１４
０４は第４実施例で説明してきたような製造工程をもっ
て形成され、兼用できまた簡便である。本実施例の半導
体集積回路装置はＪＦＥＴとＣＭＯＳとバイポーラを合
体させたものであるが製造工程的には第４実施例で説明
したものを基本にしており、それに対してＣＭＯＳとバ
イポーラのプロセスが付加されたものと考えて良い。 【００３３】ＮＭＯＳトランジスタ部１４１２はゲート
電極１４０９とＮ+ 型ソース領域１４１３とＮ+ 型ドレ
イン領域１４１５とＰ- 型層（Ｐ- 型ウェル）１４１４
とＰ + 型層１４０４等で構成されたものである。Ｐ- 型
層（Ｐ- 型ウェル）はＰ- 型基板１４０２をそのまま使
用しても良いし、Ｐ- 型基板が今１５Ω・ｃｍ程度の濃
度ならば５Ｅ12程度のドーズ量ボロンを導入し形成する
のが望ましい。ここでもＰ- 型ウェル下部のＰ+ 型層１
４０４は不要なジェネレーション電流の発生防止に役立
つと同時にＮＭＯＳにおいてはＳＯＩトランジスタ特有
の問題であるいわいるバックチャネル電流防止の役にも
立っている。このようなＣＭＯＳ構成はさらにはラッチ
アップフリーであったり、基板深部からのディフェクト
の浮き上がりないための強い耐放射線耐量を持つことが
可能で優秀である。 【００３４】バイポーラ部１４１５はＮＰＮトランジス
タ（ここではラテラル型）１４１６とＰＮＰ（ここでは
バーチカル型）トランジスタ１４２２等（ＰＮダイオー
ド、ショットキーダイオード等も通常の概念通り形成可
能である）で形成されている。ＮＰＮトランジスタ１４
１６はベース領域Ｐ- 型層１４１８とＰ+ 型のベース電
極取り出し領域１４１７とＮ+ 型エミッタ領域１４１９
とＮ+ 型コレクタ領域１４２１等で構成されている。Ｐ
- 型ベース領域１４１８はボロン１Ｅ13程度のドーズ量
の濃度で形成される。本実施例の場合基板１４０２はＰ
- 型であるためＮＰＮトランジスタはラテラル型とな
り、ベース巾は図の１４２０に示す通りエミッタ・コレ
クタ間のＬＯＣＯＳ巾が決定している。Ｐ+ 型層１４０
４はこれまで同様下部界面での不要発生電流の防止に役
立つ。 【００３５】ＰＮＰトランジスタ１４２２はＮ- 型ベー
ス領域１４２４とＰ+ 型エミッタ領域１４２３とＮ+ 型
ベース電極取り出し領域１４２５とコレクタたるＰ- 型
基板１４０２とＰ+ 型コレクタ電極取り出し領域１４２
６等から構成さている。Ｎ-型ベースはＪＦＥＴやＰＭ
ＯＳと同様でも良いがリン１Ｅ13程度のドーズ量で形成
されると良い。Ｐ+ 型層１４０４はこれまで同様界面で
の不要な発生電流の防止と同時に、Ｎ+ 型埋め込みコレ
クタとして働き、ＰＮＰトランジスタの電流駆動能力の
向上やＶCESAT の低減に寄与する。本実施例の場合基板
１４０２はＰ-型であるためバーチカル（縦型）のＰＮ
Ｐが可能となり、このようにＣＭＯＳなどと集積した場
合でも高い値のβＰＮＰトランジスタが実現可能とな
る。 【００３６】図の１６は本発明の第７の実施例の半導体
集積回路装置の回路を示す持模式的ブック図である。Ｊ
ＦＥＴ部分１５０４は複数配列され、他のＪＦＥＴとは
基板はアイランドで電気的に分離されている。また電流
制御用抵抗１５０５を介して例えば５ＶのＶdd１５０２
につながれ、ゲートは入力端子１５０３から本実施例多
数入力半導体集積回路装置１５０８の外の検出要素につ
ながっている。ここでは光・放射線の典型的な検出要素
を示しているが、１３４は結合容量、１４１は光や放射
線を検出するＰＩＮダイオードのようなフォトダイオー
ド、１３５はバイアス抵抗Ｖh １５０１は通常数１０〜
数１００Ｖの高電圧がかけられる。ＪＦＥＴの信号はそ
の後プリアンプ１５０６やサンプルホールドや波形整形
などの回路１５９７等々を介して出力端子１５０９へ出
力される。出力の形式としてはアナログデータをマルチ
プレクスして出す場合やＡ／Ｄ変換してデジタルで出す
場合など必要に応じて回路構成すれば良い。また回路構
成する方法としてはＪＦＥＴ以外を全てＣＭＯＳで組め
ば設計や製造工程の手間が大分省けるし、どうしても１
００ＭＨｚ以上の高速信号を扱いたい場合は説明してき
たようなＪＦＥＴ＋ＣＭＯＳ＋バイポーラのような構成
をとれば良い。消費電力も気にしない場合、ＪＦＥＴ＋
バイポーラでも良い。１５１０はＧＮＤ端子である。 【００３７】ここで、本発明のすくれたポイントになる
のは同一基板上（モノリシック）に複数の独立したＪＦ
ＥＴとそれにつながる信号処理回路（これは１ＪＦＥＴ
に独立して１系統づつでも良い）を合わせ持つことが可
能となるということである。繰り返すことになが放射線
計測の分野では初段のトランスインピーダンス素子はＪ
ＦＥＴがどうしても必要なものである。つまり、ハイイ
ンピーダンス入力が必要なので、まずバイポーラは使え
ない。ＭＯＳはしかしゲートがチャージアップしていっ
てしまうためやはり使えない。ＪＦＥＴでなければなら
ないのである。そういう意味でこのような分野におい
て、計測用半導体集積回路として多入力・多チャネル＋
処理回路のモノリシック化を可能とする本発明の効果は
絶大なものがあるといえる。 【００３８】 【発明の効果】この発明は、以上説明したように高周波
特性のよい、オン抵抗の低いかつ電圧電流増幅率の高い
接合型電界効果半導体装置を実現することができる。ま
た、光電気変換素子またはＭＯＳ型ＦＥＴまたはバイポ
ーラトランジスタと容易に集積化できるので、今まで実
現できなかった高速センサ集積回路を実現できる。
【図面の簡単な説明】
【図１】本発明にかかる第１の実施例のＪＦＥＴを示す
の模式的断面図である。 【図２】（ａ）は本発明の第１の実施例のＪＦＥＴにお
いて、ドレインに５Ｖ、ソースおよびゲートは接地（以
降ＧＮＤと称する）での空乏層の状態を表す模式的断面
図である。（ｂ）はそれに対してゲートに例えば−３Ｖ
印加された状態の模式的断面図である。 【図３】（ａ）は本発明の第１の実施例のＪＦＥＴのＶ
Ｇ−ＩＤ特性を示す模式的グラフである。（ｂ）はＶＧ
−ＩＤ特性を測定する際の回路図である。 【図４】本発明にかかる第２の実施例のＪＦＥＴを示す
の模式的断面図である。 【図５】本発明にかかる第３の実施例のＪＦＥＴを示す
の模式的断面図である。 【図６】本発明にかかる第４の実施例のＪＦＥＴを示す
の模式的断面図である。 【図７】本発明にかかる第４の実施例の発明の半導体装
置のＪＦＥＴを示す製造工程の模式的断面図である。 【図８】本発明にかかる第４の実施例の発明の半導体装
置のＪＦＥＴを示す製造工程の模式的断面図である。 【図９】（ａ）は第４実施例のＪＦＥＴを示す模式的平
面図である。（ｂ）は（ａ）のＡ−Ａ’断面を示す模式
的断面図である。 【図１０】本発明にかかる第５の実施例のＪＦＥＴを示
すの模式的断面図である。 【図１１】本発明の第５の実施例のＪＦＥＴのＭＯＳゲ
ート電極部分を拡大した模式的断面図である。 【図１２】本発明にかかる第６の実施例の半導体集積回
路装置の模式的図である。 【図１３】ＰＩＮダイオード及び一般的信号処理回路か
らなる半導体集積回路装置の模式的回路図である。 【図１４】本発明のＳＳＲ用の半導体集積回路装置の模
式的回路図である。 【図１５】本発明にかかる第７の実施例の発明の半導体
集積回路装置の回路を示す模式的断面図である。 【図１６】本発明にかかる第７の実施例の発明の半導体
集積回路装置の回路を示す模式的ブロック図である。 【図１７】（ａ）は従来のＮチャネル型ＪＦＥＴの原理
を示す模式的断面図である。（ｂ）は従来のノーマリオ
ン型（デプレッション型とも言う）ＪＦＥＴの電気特性
を示すグラフである。（ｃ）はＪＦＥＴの一般的模式的
なシンボル図である。 【図１８】実用化されている従来のＶ溝型のＪＦＥＴの
模式的断面図である。 【図１９】従来のＪＦＥＴにおいて同一半導体基板上で
多素子化が困難であることを説明するための模式的断面
図である。 【符号の説明】 １１ 半導体基板 １２ ＳｉＯ2 絶縁層 １３ ＬＯＣＯＳ酸化膜 １４ Ｐ- 型Ｓｉ層 １５ Ｎ+ 型層 １６ ドレイン電極 １７ Ｎ- 型層 １８ ソース電極 １９ Ｎ+ 型層 ２０ ゲート電極 ２１ Ｐ+ 型層 ２２ チャネル部分 ２３ チャネル長Ｌｇ ２４ チャネル厚みＴｇ
の模式的断面図である。 【図２】（ａ）は本発明の第１の実施例のＪＦＥＴにお
いて、ドレインに５Ｖ、ソースおよびゲートは接地（以
降ＧＮＤと称する）での空乏層の状態を表す模式的断面
図である。（ｂ）はそれに対してゲートに例えば−３Ｖ
印加された状態の模式的断面図である。 【図３】（ａ）は本発明の第１の実施例のＪＦＥＴのＶ
Ｇ−ＩＤ特性を示す模式的グラフである。（ｂ）はＶＧ
−ＩＤ特性を測定する際の回路図である。 【図４】本発明にかかる第２の実施例のＪＦＥＴを示す
の模式的断面図である。 【図５】本発明にかかる第３の実施例のＪＦＥＴを示す
の模式的断面図である。 【図６】本発明にかかる第４の実施例のＪＦＥＴを示す
の模式的断面図である。 【図７】本発明にかかる第４の実施例の発明の半導体装
置のＪＦＥＴを示す製造工程の模式的断面図である。 【図８】本発明にかかる第４の実施例の発明の半導体装
置のＪＦＥＴを示す製造工程の模式的断面図である。 【図９】（ａ）は第４実施例のＪＦＥＴを示す模式的平
面図である。（ｂ）は（ａ）のＡ−Ａ’断面を示す模式
的断面図である。 【図１０】本発明にかかる第５の実施例のＪＦＥＴを示
すの模式的断面図である。 【図１１】本発明の第５の実施例のＪＦＥＴのＭＯＳゲ
ート電極部分を拡大した模式的断面図である。 【図１２】本発明にかかる第６の実施例の半導体集積回
路装置の模式的図である。 【図１３】ＰＩＮダイオード及び一般的信号処理回路か
らなる半導体集積回路装置の模式的回路図である。 【図１４】本発明のＳＳＲ用の半導体集積回路装置の模
式的回路図である。 【図１５】本発明にかかる第７の実施例の発明の半導体
集積回路装置の回路を示す模式的断面図である。 【図１６】本発明にかかる第７の実施例の発明の半導体
集積回路装置の回路を示す模式的ブロック図である。 【図１７】（ａ）は従来のＮチャネル型ＪＦＥＴの原理
を示す模式的断面図である。（ｂ）は従来のノーマリオ
ン型（デプレッション型とも言う）ＪＦＥＴの電気特性
を示すグラフである。（ｃ）はＪＦＥＴの一般的模式的
なシンボル図である。 【図１８】実用化されている従来のＶ溝型のＪＦＥＴの
模式的断面図である。 【図１９】従来のＪＦＥＴにおいて同一半導体基板上で
多素子化が困難であることを説明するための模式的断面
図である。 【符号の説明】 １１ 半導体基板 １２ ＳｉＯ2 絶縁層 １３ ＬＯＣＯＳ酸化膜 １４ Ｐ- 型Ｓｉ層 １５ Ｎ+ 型層 １６ ドレイン電極 １７ Ｎ- 型層 １８ ソース電極 １９ Ｎ+ 型層 ２０ ゲート電極 ２１ Ｐ+ 型層 ２２ チャネル部分 ２３ チャネル長Ｌｇ ２４ チャネル厚みＴｇ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/808
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/337
H01L 27/098
H01L 29/80 - 29/812
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 基板と、 前記基板上に絶縁膜を介して設けられ、且つ周囲を前記
絶縁膜で囲われたアイランド状の第1導電型半導体膜
と、 前記第1導電型半導体膜の表面に形成され、前記第１導
電型半導体膜の厚みより浅い接合深さを有する第２導電
型のソース領域とドレイン領域と、 前記第1導電型半導体膜表面に形成され、少なくとも前
記ソース領域と前記ドレイン領域との間に連続的に延び
ており、不純物濃度は前記ソース領域と前記ドレイン領
域より低い第2導電型のチャネル領域と、 前記第1導電型半導体膜表面に形成され、前記ソース拡
散層と前記ドレイン拡散層とから間を置いて離れ、前記
第1導電型半導体膜よりも高い不純物濃度を有する第１
導電型のゲート拡散層とからなり、 前記チャネル領域は、前記ソース領域とドレイン領域よ
りも深く、そして前記ソース領域とドレイン領域の側面
から下側に延びて形成されていることを特徴とする接合
型電界効果トランジスタ。
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|---|---|---|---|
| JP00547994A JP3363561B2 (ja) | 1993-03-01 | 1994-01-21 | 接合型電界効果トランジスタ |
| EP94102914A EP0614229A3 (en) | 1993-03-01 | 1994-02-25 | Junction field-effect transistor (jfet), semiconductor integrated circuit device including jfet, and method of manufacturing the same. |
| US08/651,637 US5786615A (en) | 1993-03-01 | 1996-05-22 | Junction field-effect transistor (JFET) semiconductor integrated circuit device including JFET |
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|---|---|---|---|
| JP4031993 | 1993-03-01 | ||
| JP5-40319 | 1993-03-01 | ||
| JP00547994A JP3363561B2 (ja) | 1993-03-01 | 1994-01-21 | 接合型電界効果トランジスタ |
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| KR100851494B1 (ko) | 2007-05-14 | 2008-08-08 | 매그나칩 반도체 유한회사 | 수직적으로 집적된 세트 및 리셋 다이오드를 갖는 ｃｍｏｓ이미지 센서를 위한 소형 픽셀 |
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| US4237473A (en) * | 1978-12-22 | 1980-12-02 | Honeywell Inc. | Gallium phosphide JFET |
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| JPS62196360U (ja) * | 1986-06-05 | 1987-12-14 | ||
| US5343064A (en) * | 1988-03-18 | 1994-08-30 | Spangler Leland J | Fully integrated single-crystal silicon-on-insulator process, sensors and circuits |
| FR2663464B1 (fr) * | 1990-06-19 | 1992-09-11 | Commissariat Energie Atomique | Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication. |
| US5296727A (en) * | 1990-08-24 | 1994-03-22 | Fujitsu Limited | Double gate FET and process for manufacturing same |
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| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
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1994
- 1994-01-21 JP JP00547994A patent/JP3363561B2/ja not_active Expired - Fee Related
- 1994-02-25 EP EP94102914A patent/EP0614229A3/en not_active Ceased
-
1996
- 1996-05-22 US US08/651,637 patent/US5786615A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0614229A2 (en) | 1994-09-07 |
| EP0614229A3 (en) | 1995-10-04 |
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| JPH06314699A (ja) | 1994-11-08 |
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