JP2002222814A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】低消費電力でしきい値電圧の制御が容易であ
り、製造工程数の少ない相補型論理ゲートを有する半導
体装置およびその製造方法を提供する。 【解決手段】第１導電型チャネルを有する電界効果トラ
ンジスタ１０１と、半導体基板１０２に形成された第１
導電型ウェル領域２０２と、その表層に形成された第２
導電型導電層２０３と、第２導電型導電層２０３の一端
２０４を第１導電型ドレイン領域１０６に接続する第１
の配線１１２と、第２導電型導電層２０３の他端２０５
を第１の電源に接続する第２の配線２０８と、ウェル領
域２０２を、第１の電源と同じ極性を有する第２の電源
に接続する第３の配線２０８とを有する半導体装置およ
びその製造方法。
り、製造工程数の少ない相補型論理ゲートを有する半導
体装置およびその製造方法を提供する。 【解決手段】第１導電型チャネルを有する電界効果トラ
ンジスタ１０１と、半導体基板１０２に形成された第１
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導電型導電層２０３と、第２導電型導電層２０３の一端
２０４を第１導電型ドレイン領域１０６に接続する第１
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域２０２を、第１の電源と同じ極性を有する第２の電源
に接続する第３の配線２０８とを有する半導体装置およ
びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、相補型論理ゲートを有する
半導体装置およびその製造方法に関する。
その製造方法に関し、特に、相補型論理ゲートを有する
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】シリコン集積回路においては、ＣＭＯＳ
（comprementary metal-oxide semiconductor)型の論理
ゲートが広く用いられているが、化合物半導体集積回路
においては、ＣＭＯＳよりも構造が簡単なＤＣＦＬ（di
rect coupled field-effect transistor logic）が多用
されている。化合物半導体集積回路の中でも、特にＭＭ
ＩＣ（monolithic microwave IC ）においては、デコー
ダ回路をはじめとする論理回路を内蔵したＲＦスイッチ
回路などが実用化されており、それらにもＤＣＦＬ回路
が利用されている。
（comprementary metal-oxide semiconductor)型の論理
ゲートが広く用いられているが、化合物半導体集積回路
においては、ＣＭＯＳよりも構造が簡単なＤＣＦＬ（di
rect coupled field-effect transistor logic）が多用
されている。化合物半導体集積回路の中でも、特にＭＭ
ＩＣ（monolithic microwave IC ）においては、デコー
ダ回路をはじめとする論理回路を内蔵したＲＦスイッチ
回路などが実用化されており、それらにもＤＣＦＬ回路
が利用されている。
【０００３】これらのＭＭＩＣは、携帯電話などの移動
体無線端末に利用されるため、その消費電力は端末の電
池寿命に影響を及ぼす一要因である。電池寿命を延ば
し、端末利用者の利便性を向上させるために、端末の低
消費電力化が求められている。したがって、上記の論理
回路の低消費電力化も、重要な課題の一つとなってい
る。
体無線端末に利用されるため、その消費電力は端末の電
池寿命に影響を及ぼす一要因である。電池寿命を延ば
し、端末利用者の利便性を向上させるために、端末の低
消費電力化が求められている。したがって、上記の論理
回路の低消費電力化も、重要な課題の一つとなってい
る。
【０００４】上記のように使用されているＤＣＦＬ型論
理回路の基本構成について、図面を参照して説明する。
図６（ａ）は、ＤＣＦＬ型インバータの回路図であり、
図６（ｂ）は、ＧａＡｓ半絶縁性基板上に形成されたＤ
ＣＦＬ型インバータの断面図である。図６（ｂ）におい
て、簡単とするため、上層配線については断面構造を省
略し、配線を表す線のみ示した。
理回路の基本構成について、図面を参照して説明する。
図６（ａ）は、ＤＣＦＬ型インバータの回路図であり、
図６（ｂ）は、ＧａＡｓ半絶縁性基板上に形成されたＤ
ＣＦＬ型インバータの断面図である。図６（ｂ）におい
て、簡単とするため、上層配線については断面構造を省
略し、配線を表す線のみ示した。
【０００５】図６（ａ）および（ｂ）に示すように、Ｄ
ＣＦＬ型論理ゲートはプルダウントランジスタ３０１と
プルアップ抵抗４０１の２素子から構成される。図６
（ｂ）に示すプルダウントランジスタ３０１はｎチャネ
ル型ＪＦＥＴ（junction FET）であり、ＧａＡｓ基板３
０２の表層に形成されたｎ型チャネル層３０３を有す
る。ｎ型チャネル層３０３は、例えばＳｉがイオン注入
された層である。
ＣＦＬ型論理ゲートはプルダウントランジスタ３０１と
プルアップ抵抗４０１の２素子から構成される。図６
（ｂ）に示すプルダウントランジスタ３０１はｎチャネ
ル型ＪＦＥＴ（junction FET）であり、ＧａＡｓ基板３
０２の表層に形成されたｎ型チャネル層３０３を有す
る。ｎ型チャネル層３０３は、例えばＳｉがイオン注入
された層である。
【０００６】ｎ型チャネル層３０３の表層にｐ型ゲート
拡散層３０４が形成されている。ｐ型ゲート拡散層３０
４は、例えばＺｎが拡散された層である。ｎ型チャネル
層３０３の表層に、ｐ型ゲート拡散層３０４を挟むよう
にｎ型ソースコンタクト領域３０５とｎ型ドレインコン
タクト領域３０６が形成されている。ｎ型ソースコンタ
クト領域３０５およびｎ型ドレインコンタクト領域３０
６は、例えば高濃度にＳｉがイオン注入された層であ
る。
拡散層３０４が形成されている。ｐ型ゲート拡散層３０
４は、例えばＺｎが拡散された層である。ｎ型チャネル
層３０３の表層に、ｐ型ゲート拡散層３０４を挟むよう
にｎ型ソースコンタクト領域３０５とｎ型ドレインコン
タクト領域３０６が形成されている。ｎ型ソースコンタ
クト領域３０５およびｎ型ドレインコンタクト領域３０
６は、例えば高濃度にＳｉがイオン注入された層であ
る。
【０００７】ＧａＡｓ基板３０２上には絶縁膜３０７が
形成されている。絶縁膜３０７は例えばシリコン窒化膜
である。ｎ型ソースコンタクト領域３０５上の絶縁膜３
０７には、ソースオーミック電極３０８が形成されてい
る。ｎ型ドレインコンタクト領域３０６上の絶縁膜３０
７には、ドレインオーミック電極３０９が形成されてい
る。ソースオーミック電極３０８およびドレインオーミ
ック電極３０９は、例えばＡｕＧｅ／Ｎｉを合金化させ
てオーミック接合を形成したものである。
形成されている。絶縁膜３０７は例えばシリコン窒化膜
である。ｎ型ソースコンタクト領域３０５上の絶縁膜３
０７には、ソースオーミック電極３０８が形成されてい
る。ｎ型ドレインコンタクト領域３０６上の絶縁膜３０
７には、ドレインオーミック電極３０９が形成されてい
る。ソースオーミック電極３０８およびドレインオーミ
ック電極３０９は、例えばＡｕＧｅ／Ｎｉを合金化させ
てオーミック接合を形成したものである。
【０００８】ｐ型ゲート拡散層３０４に接続するよう
に、ゲート配線３１０が形成されている。ソースオーミ
ック電極３０８に接続するように、ソース配線３１１が
形成されている。ドレインオーミック電極３０９に接続
するように、ドレイン配線３１２が形成されている。ゲ
ート配線３１０、ソース配線３１１およびドレイン配線
３１２は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
に、ゲート配線３１０が形成されている。ソースオーミ
ック電極３０８に接続するように、ソース配線３１１が
形成されている。ドレインオーミック電極３０９に接続
するように、ドレイン配線３１２が形成されている。ゲ
ート配線３１０、ソース配線３１１およびドレイン配線
３１２は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
【０００９】一方、プルアップ抵抗４０１は、ＧａＡｓ
基板３０２の表層に形成されたｎ型導電層４０２を有す
る。ｎ型導電層４０２は、例えばＳｉがイオン注入され
た層である。ｎ型導電層４０２の表層にｎ型コンタクト
領域４０３、４０４が形成されている。ｎ型コンタクト
領域４０３、４０４は、例えば高濃度にＳｉがイオン注
入された層である。
基板３０２の表層に形成されたｎ型導電層４０２を有す
る。ｎ型導電層４０２は、例えばＳｉがイオン注入され
た層である。ｎ型導電層４０２の表層にｎ型コンタクト
領域４０３、４０４が形成されている。ｎ型コンタクト
領域４０３、４０４は、例えば高濃度にＳｉがイオン注
入された層である。
【００１０】ｎ型コンタクト領域４０３、４０４上の絶
縁膜３０７には、それぞれオーミック電極４０５、４０
６が形成されている。オーミック電極４０５、４０６
は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接
合を形成したものである。絶縁膜３０７上には層間絶縁
膜３１３が形成されている。オーミック電極４０５に接
続するように、金属配線４０７（ドレイン配線３１２）
が形成されている。オーミック電極４０６に接続するよ
うに、金属配線４０８が形成されている。金属配線４０
７、４０８は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる
金属薄膜である。
縁膜３０７には、それぞれオーミック電極４０５、４０
６が形成されている。オーミック電極４０５、４０６
は、例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接
合を形成したものである。絶縁膜３０７上には層間絶縁
膜３１３が形成されている。オーミック電極４０５に接
続するように、金属配線４０７（ドレイン配線３１２）
が形成されている。オーミック電極４０６に接続するよ
うに、金属配線４０８が形成されている。金属配線４０
７、４０８は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる
金属薄膜である。
【００１１】図６に示す論理ゲートを製造するには、ま
ず、図７（ａ）に示すように、ＧａＡｓ基板３０２上に
イオン注入用のスルー膜３１４として、例えばシリコン
窒化膜またはシリコン酸化膜を形成する。プルアップ抵
抗４０１形成領域のＧａＡｓ基板３０２にｎ型導電層４
０２を形成するためのｎ型不純物をイオン注入する。
ず、図７（ａ）に示すように、ＧａＡｓ基板３０２上に
イオン注入用のスルー膜３１４として、例えばシリコン
窒化膜またはシリコン酸化膜を形成する。プルアップ抵
抗４０１形成領域のＧａＡｓ基板３０２にｎ型導電層４
０２を形成するためのｎ型不純物をイオン注入する。
【００１２】次に、図７（ｂ）に示すように、プルダウ
ントランジスタ３０１形成領域のＧａＡｓ基板３０２に
ｎ型チャネル層３０３を形成するためのｎ型不純物をイ
オン注入する。あるいは、ｎ型チャネル層３０３形成領
域にイオン注入を行った後、ｎ型導電層４０２形成領域
にイオン注入を行う。
ントランジスタ３０１形成領域のＧａＡｓ基板３０２に
ｎ型チャネル層３０３を形成するためのｎ型不純物をイ
オン注入する。あるいは、ｎ型チャネル層３０３形成領
域にイオン注入を行った後、ｎ型導電層４０２形成領域
にイオン注入を行う。
【００１３】次に、図７（ｃ）に示すように、ＧａＡｓ
基板３０２にｎ型ソースコンタクト領域３０５、ｎ型ド
レインコンタクト領域３０６およびｎ型コンタクト領域
４０３、４０４を形成するためのｎ型不純物をイオン注
入する。次に、図７（ｄ）に示すように、スルー膜３１
４を除去し、イオン注入された不純物をアニールにより
活性化させる。
基板３０２にｎ型ソースコンタクト領域３０５、ｎ型ド
レインコンタクト領域３０６およびｎ型コンタクト領域
４０３、４０４を形成するためのｎ型不純物をイオン注
入する。次に、図７（ｄ）に示すように、スルー膜３１
４を除去し、イオン注入された不純物をアニールにより
活性化させる。
【００１４】次に、図８（ｅ）に示すように、ＧａＡｓ
基板３０２上に絶縁膜３０７として、例えばシリコン窒
化膜を形成する。次に、図８（ｆ）に示すように、絶縁
膜３０７に開口部を設ける。開口部を介してｐ型不純物
を拡散させ、ｐ型ゲート拡散層３０４を形成する。次
に、図８（ｇ）に示すように、ｐ型ゲート拡散層３０４
上にゲート配線３１０を形成する。
基板３０２上に絶縁膜３０７として、例えばシリコン窒
化膜を形成する。次に、図８（ｆ）に示すように、絶縁
膜３０７に開口部を設ける。開口部を介してｐ型不純物
を拡散させ、ｐ型ゲート拡散層３０４を形成する。次
に、図８（ｇ）に示すように、ｐ型ゲート拡散層３０４
上にゲート配線３１０を形成する。
【００１５】次に、図８（ｈ）に示すように、ｎ型ソー
スコンタクト領域３０５、ｎ型ドレインコンタクト領域
３０６およびｎ型コンタクト領域４０３、４０４上の絶
縁膜３０７にそれぞれ開口部を設ける。開口部にソース
オーミック電極３０８、ドレインオーミック電極３０９
およびオーミック電極４０５、４０６を形成する。その
後、図６（ｂ）に示すように、層間絶縁膜３１３を形成
する。層間絶縁膜３１３にコンタクトホールを形成し、
ソース配線３１１、ドレイン配線３１２および金属配線
４０７、４０８を形成する。
スコンタクト領域３０５、ｎ型ドレインコンタクト領域
３０６およびｎ型コンタクト領域４０３、４０４上の絶
縁膜３０７にそれぞれ開口部を設ける。開口部にソース
オーミック電極３０８、ドレインオーミック電極３０９
およびオーミック電極４０５、４０６を形成する。その
後、図６（ｂ）に示すように、層間絶縁膜３１３を形成
する。層間絶縁膜３１３にコンタクトホールを形成し、
ソース配線３１１、ドレイン配線３１２および金属配線
４０７、４０８を形成する。
【００１６】上記の構成のＤＣＦＬ型論理ゲートは、Ｓ
ＣＦＬ（source coupled FET logic）などの他のゲート
構成と比較すると、使用ゲート数が少ない。したがっ
て、基板占有面積が小さく、集積回路の高集積化に適し
ている。また、プルダウントランジスタ３０１がオフの
時には、静的な消費電流が低く抑えられるため、消費電
力が低いという特長を有する。
ＣＦＬ（source coupled FET logic）などの他のゲート
構成と比較すると、使用ゲート数が少ない。したがっ
て、基板占有面積が小さく、集積回路の高集積化に適し
ている。また、プルダウントランジスタ３０１がオフの
時には、静的な消費電流が低く抑えられるため、消費電
力が低いという特長を有する。
【００１７】しかしながら、ＣＭＯＳと比較すると消費
電力は高い。これは、図６に示す論理ゲートにおいて、
プルダウントランジスタ３０１がオンの時には、プルア
ップ抵抗４０１を通して静的な電流を消費するためであ
る。それに対し、図９に示すように、プルアップ抵抗４
０１をｐチャネル型ＦＥＴに置き換えた場合には、プル
ダウントランジスタ３０１のオン時の静的な消費電流を
低減できる。したがって、図９に示す構造によれば、Ｃ
ＭＯＳと比較すると消費電力は高いが、ＣＭＯＳの消費
電力に近づけることができる。
電力は高い。これは、図６に示す論理ゲートにおいて、
プルダウントランジスタ３０１がオンの時には、プルア
ップ抵抗４０１を通して静的な電流を消費するためであ
る。それに対し、図９に示すように、プルアップ抵抗４
０１をｐチャネル型ＦＥＴに置き換えた場合には、プル
ダウントランジスタ３０１のオン時の静的な消費電流を
低減できる。したがって、図９に示す構造によれば、Ｃ
ＭＯＳと比較すると消費電力は高いが、ＣＭＯＳの消費
電力に近づけることができる。
【００１８】図９（ａ）はプルアップトランジスタ５０
１としてｐチャネル型トランジスタを有する相補型論理
ゲートの回路図であり、図９（ｂ）はその断面図であ
る。図９（ｂ）に示すように、プルダウントランジスタ
３０１部分の構造は図６（ｂ）と同様であるため、説明
を省略する。
１としてｐチャネル型トランジスタを有する相補型論理
ゲートの回路図であり、図９（ｂ）はその断面図であ
る。図９（ｂ）に示すように、プルダウントランジスタ
３０１部分の構造は図６（ｂ）と同様であるため、説明
を省略する。
【００１９】プルアップトランジスタ５０１は、ＧａＡ
ｓ基板３０２の表層に形成されたｎ型ウェル領域５０２
を有する。ｎ型ウェル領域５０２は、例えばＳｉがイオ
ン注入された層である。ｎ型ウェル領域５０２の表層に
ｐ型チャネル層５０３が形成されている。ｐ型チャネル
層５０３は、例えばＺｎが拡散された層である。ｐ型チ
ャネル層５０３の表層にｎ型ゲート拡散層５０４が形成
されている。ｎ型ゲート拡散層５０４は、例えばＳｉが
イオン注入された層である。
ｓ基板３０２の表層に形成されたｎ型ウェル領域５０２
を有する。ｎ型ウェル領域５０２は、例えばＳｉがイオ
ン注入された層である。ｎ型ウェル領域５０２の表層に
ｐ型チャネル層５０３が形成されている。ｐ型チャネル
層５０３は、例えばＺｎが拡散された層である。ｐ型チ
ャネル層５０３の表層にｎ型ゲート拡散層５０４が形成
されている。ｎ型ゲート拡散層５０４は、例えばＳｉが
イオン注入された層である。
【００２０】ｐ型チャネル層５０３の表層に、ｎ型ゲー
ト拡散層５０４を挟むようにｐ型ソースコンタクト領域
５０５とｐ型ドレインコンタクト領域５０６が形成され
ている。ｐ型ソースコンタクト領域５０５およびｐ型ド
レインコンタクト領域５０６は、例えばＺｎが拡散され
た層である。
ト拡散層５０４を挟むようにｐ型ソースコンタクト領域
５０５とｐ型ドレインコンタクト領域５０６が形成され
ている。ｐ型ソースコンタクト領域５０５およびｐ型ド
レインコンタクト領域５０６は、例えばＺｎが拡散され
た層である。
【００２１】ｐ型ソースコンタクト領域５０５上の絶縁
膜３０７には、ソースオーミック電極５０７が形成され
ている。ｐ型ドレインコンタクト領域５０６上の絶縁膜
３０７には、ドレインオーミック電極５０８が形成され
ている。ソースオーミック電極５０７およびドレインオ
ーミック電極５０８は、例えばＡｕＧｅ／Ｎｉを合金化
させてオーミック接合を形成したものである。
膜３０７には、ソースオーミック電極５０７が形成され
ている。ｐ型ドレインコンタクト領域５０６上の絶縁膜
３０７には、ドレインオーミック電極５０８が形成され
ている。ソースオーミック電極５０７およびドレインオ
ーミック電極５０８は、例えばＡｕＧｅ／Ｎｉを合金化
させてオーミック接合を形成したものである。
【００２２】ｎ型ゲート拡散層５０４に接続するよう
に、ゲート配線５０９が形成されている。ソースオーミ
ック電極５０７に接続するように、ソース配線５１０が
形成されている。ドレインオーミック電極５０８に接続
するように、ドレイン配線５１１が形成されている。ゲ
ート配線５０９、ソース配線５１０およびドレイン配線
５１１は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
に、ゲート配線５０９が形成されている。ソースオーミ
ック電極５０７に接続するように、ソース配線５１０が
形成されている。ドレインオーミック電極５０８に接続
するように、ドレイン配線５１１が形成されている。ゲ
ート配線５０９、ソース配線５１０およびドレイン配線
５１１は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
【００２３】また、ｐ型チャネル層５０３以外の部分の
ｎウェル領域５０２表層には、ｎ型不純物を高濃度に含
有するｎウェルコンタクト領域５１２が形成されてい
る。ｎウェルコンタクト領域５１２上にはオーミック電
極５１３が形成されている。但し、ＧａＡｓ基板３０２
でなくシリコン基板を用いる場合には、シリコン基板上
に金属配線を形成することによりオーミック接合が形成
されるため、通常、ｎウェルコンタクト領域に高濃度の
ｎ型不純物を含有させる必要はない。
ｎウェル領域５０２表層には、ｎ型不純物を高濃度に含
有するｎウェルコンタクト領域５１２が形成されてい
る。ｎウェルコンタクト領域５１２上にはオーミック電
極５１３が形成されている。但し、ＧａＡｓ基板３０２
でなくシリコン基板を用いる場合には、シリコン基板上
に金属配線を形成することによりオーミック接合が形成
されるため、通常、ｎウェルコンタクト領域に高濃度の
ｎ型不純物を含有させる必要はない。
【００２４】図９に示す論理ゲートを製造するには、ま
ず、図１０（ａ）に示すように、ＧａＡｓ基板３０２上
にイオン注入用のスルー膜３１４として、例えばシリコ
ン窒化膜またはシリコン酸化膜を形成する。プルアップ
トランジスタ５０１形成領域のＧａＡｓ基板３０２にｎ
型ウェル領域５０２を形成するためのｎ型不純物をイオ
ン注入する。
ず、図１０（ａ）に示すように、ＧａＡｓ基板３０２上
にイオン注入用のスルー膜３１４として、例えばシリコ
ン窒化膜またはシリコン酸化膜を形成する。プルアップ
トランジスタ５０１形成領域のＧａＡｓ基板３０２にｎ
型ウェル領域５０２を形成するためのｎ型不純物をイオ
ン注入する。
【００２５】次に、図１０（ｂ）に示すように、プルダ
ウントランジスタ３０１形成領域のＧａＡｓ基板３０２
にｎ型チャネル層３０３を形成するためのｎ型不純物を
イオン注入する。あるいは、ｎ型チャネル層３０３形成
領域にイオン注入を行った後、ｎ型ウェル領域５０２形
成領域にイオン注入を行う。
ウントランジスタ３０１形成領域のＧａＡｓ基板３０２
にｎ型チャネル層３０３を形成するためのｎ型不純物を
イオン注入する。あるいは、ｎ型チャネル層３０３形成
領域にイオン注入を行った後、ｎ型ウェル領域５０２形
成領域にイオン注入を行う。
【００２６】次に、図１０（ｃ）に示すように、プルア
ップトランジスタ５０１形成領域のｎ型ウェル領域５０
２にｐ型チャネル層５０３を形成するためのｐ型不純物
をイオン注入する。あるいは、ｐ型チャネル層５０３形
成領域にイオン注入を行った後、ｎ型チャネル層３０３
形成領域にイオン注入を行う。
ップトランジスタ５０１形成領域のｎ型ウェル領域５０
２にｐ型チャネル層５０３を形成するためのｐ型不純物
をイオン注入する。あるいは、ｐ型チャネル層５０３形
成領域にイオン注入を行った後、ｎ型チャネル層３０３
形成領域にイオン注入を行う。
【００２７】次に、図１０（ｄ）に示すように、ＧａＡ
ｓ基板３０２にｎ型ソースコンタクト領域３０５、ｎ型
ドレインコンタクト領域３０６およびｎウェルコンタク
ト領域５１２を形成するためのｎ型不純物をイオン注入
する。次に、図１０（ｅ）に示すように、スルー膜３１
４を除去し、イオン注入された不純物をアニールにより
活性化させる。
ｓ基板３０２にｎ型ソースコンタクト領域３０５、ｎ型
ドレインコンタクト領域３０６およびｎウェルコンタク
ト領域５１２を形成するためのｎ型不純物をイオン注入
する。次に、図１０（ｅ）に示すように、スルー膜３１
４を除去し、イオン注入された不純物をアニールにより
活性化させる。
【００２８】次に、図１１（ｆ）に示すように、ＧａＡ
ｓ基板３０２上に絶縁膜３０７として、例えばシリコン
窒化膜を形成する。次に、図１１（ｇ）に示すように、
絶縁膜３０７に開口部を設ける。開口部を介してｐ型不
純物を拡散させ、ｐ型ゲート拡散層３０４、ｐ型ソース
コンタクト領域５０５およびｐ型ドレインコンタクト領
域５０６を形成する。
ｓ基板３０２上に絶縁膜３０７として、例えばシリコン
窒化膜を形成する。次に、図１１（ｇ）に示すように、
絶縁膜３０７に開口部を設ける。開口部を介してｐ型不
純物を拡散させ、ｐ型ゲート拡散層３０４、ｐ型ソース
コンタクト領域５０５およびｐ型ドレインコンタクト領
域５０６を形成する。
【００２９】次に、図１１（ｈ）に示すように、ｐ型ゲ
ート拡散層３０４上にゲート配線３１０を形成する。ま
た、ｐ型ソースコンタクト領域５０５上にソースオーミ
ック電極５０７を形成し、ｐ型ドレインコンタクト領域
５０６上にドレインオーミック電極５０８を形成する。
次に、図１１（ｉ）に示すように、プルアップトランジ
スタ５０１形成領域の絶縁膜３０７に開口部を設ける。
開口部を介してｎ型不純物を拡散させ、ｎ型ゲート拡散
層５０４を形成する。
ート拡散層３０４上にゲート配線３１０を形成する。ま
た、ｐ型ソースコンタクト領域５０５上にソースオーミ
ック電極５０７を形成し、ｐ型ドレインコンタクト領域
５０６上にドレインオーミック電極５０８を形成する。
次に、図１１（ｉ）に示すように、プルアップトランジ
スタ５０１形成領域の絶縁膜３０７に開口部を設ける。
開口部を介してｎ型不純物を拡散させ、ｎ型ゲート拡散
層５０４を形成する。
【００３０】次に、図１１（ｊ）に示すように、ｎ型ゲ
ート拡散層５０４上にゲート配線５０９を形成する。ま
た、ｎウェルコンタクト領域５１２上にオーミック電極
５１３を形成する。さらに、ｎ型ソースコンタクト領域
３０５上にソースオーミック電極３０８を形成し、ｎ型
ドレインコンタクト領域３０６上にドレインオーミック
電極３０９を形成する。その後、図９（ｂ）に示すよう
に、層間絶縁膜３１３を形成する。層間絶縁膜３１３に
コンタクトホールを形成し、ソース配線３１１、５１
０、ドレイン配線３１２、５１１等を形成する。
ート拡散層５０４上にゲート配線５０９を形成する。ま
た、ｎウェルコンタクト領域５１２上にオーミック電極
５１３を形成する。さらに、ｎ型ソースコンタクト領域
３０５上にソースオーミック電極３０８を形成し、ｎ型
ドレインコンタクト領域３０６上にドレインオーミック
電極３０９を形成する。その後、図９（ｂ）に示すよう
に、層間絶縁膜３１３を形成する。層間絶縁膜３１３に
コンタクトホールを形成し、ソース配線３１１、５１
０、ドレイン配線３１２、５１１等を形成する。
【００３１】
【発明が解決しようとする課題】上記のように、図９に
示すプルアップトランジスタを有する構造によれば、図
６に示すプルアップ抵抗を有する構造に比較して、消費
電力を低減できるが、ウェルおよびゲート拡散層の形成
工程を製造工程に追加する必要がある。したがって、半
導体装置の製造コストが上昇する。
示すプルアップトランジスタを有する構造によれば、図
６に示すプルアップ抵抗を有する構造に比較して、消費
電力を低減できるが、ウェルおよびゲート拡散層の形成
工程を製造工程に追加する必要がある。したがって、半
導体装置の製造コストが上昇する。
【００３２】また、図９に示す構造の場合、不純物のイ
オン注入により形成されたｎ型ウェル領域５０２内に、
不純物のイオン注入によりｐ型チャネル層５０３を形成
し、ｐ型チャネル層５０３にさらに不純物をイオン注入
することによりｎ型ゲート拡散層５０４を形成する。し
たがって、ｎ型ゲート拡散層５０４の不純物濃度は複数
のイオン注入工程の条件の影響を受けて変動する。これ
により、特にプルアップトランジスタ５０１のしきい値
電圧の制御が比較的難しくなり、歩留りを低下させる要
因となる。このような歩留りの低下による製造コストの
上昇も問題となる。
オン注入により形成されたｎ型ウェル領域５０２内に、
不純物のイオン注入によりｐ型チャネル層５０３を形成
し、ｐ型チャネル層５０３にさらに不純物をイオン注入
することによりｎ型ゲート拡散層５０４を形成する。し
たがって、ｎ型ゲート拡散層５０４の不純物濃度は複数
のイオン注入工程の条件の影響を受けて変動する。これ
により、特にプルアップトランジスタ５０１のしきい値
電圧の制御が比較的難しくなり、歩留りを低下させる要
因となる。このような歩留りの低下による製造コストの
上昇も問題となる。
【００３３】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、消費電力が低く、しき
い値電圧の高精度な制御が容易である相補型論理ゲート
を有する半導体装置を提供することを目的とする。ま
た、本発明は、上記のような半導体装置を少ない製造工
程で形成できる半導体装置の製造方法を提供することを
目的とする。
のであり、したがって本発明は、消費電力が低く、しき
い値電圧の高精度な制御が容易である相補型論理ゲート
を有する半導体装置を提供することを目的とする。ま
た、本発明は、上記のような半導体装置を少ない製造工
程で形成できる半導体装置の製造方法を提供することを
目的とする。
【００３４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板の表層に形成さ
れた第１導電型チャネルを有する電界効果トランジスタ
と、前記電界効果トランジスタの一部であり、前記第１
導電型チャネルの両端に形成された第１導電型ソース領
域および第１導電型ドレイン領域と、前記半導体基板の
表層に前記電界効果トランジスタと隔てて形成された第
１導電型ウェル領域と、前記第１導電型ウェル領域の表
層に形成された第２導電型導電層と、前記第２導電型導
電層の一端を前記第１導電型ドレイン領域に接続する第
１の配線と、前記第２導電型導電層の他端を第１の電源
に接続する第２の配線と、前記第１導電型ウェル領域
を、前記第１の電源と同じ極性を有する第２の電源に接
続する第３の配線とを有することを特徴とする。
め、本発明の半導体装置は、半導体基板の表層に形成さ
れた第１導電型チャネルを有する電界効果トランジスタ
と、前記電界効果トランジスタの一部であり、前記第１
導電型チャネルの両端に形成された第１導電型ソース領
域および第１導電型ドレイン領域と、前記半導体基板の
表層に前記電界効果トランジスタと隔てて形成された第
１導電型ウェル領域と、前記第１導電型ウェル領域の表
層に形成された第２導電型導電層と、前記第２導電型導
電層の一端を前記第１導電型ドレイン領域に接続する第
１の配線と、前記第２導電型導電層の他端を第１の電源
に接続する第２の配線と、前記第１導電型ウェル領域
を、前記第１の電源と同じ極性を有する第２の電源に接
続する第３の配線とを有することを特徴とする。
【００３５】本発明の半導体装置は、好適には、前記電
界効果トランジスタは、前記半導体基板の表層に形成さ
れた第１導電型チャネル層と、前記第１導電型チャネル
層の表層に形成された第２導電型ゲート拡散層とを有
し、前記第１導電型ソース領域および第１導電型ドレイ
ン領域は、前記第２導電型ゲート拡散層を挟むように前
記第１導電型チャネル層の両端に形成されていることを
特徴とする。
界効果トランジスタは、前記半導体基板の表層に形成さ
れた第１導電型チャネル層と、前記第１導電型チャネル
層の表層に形成された第２導電型ゲート拡散層とを有
し、前記第１導電型ソース領域および第１導電型ドレイ
ン領域は、前記第２導電型ゲート拡散層を挟むように前
記第１導電型チャネル層の両端に形成されていることを
特徴とする。
【００３６】本発明の半導体装置は、好適には、前記第
１導電型ウェル領域の表層に前記第２導電型導電層と隔
てて形成され、前記第１導電型ウェル領域よりも高濃度
に第１導電型不純物を含有し、かつ前記第３の配線に接
続するウェルコンタクト領域をさらに有することを特徴
とする。
１導電型ウェル領域の表層に前記第２導電型導電層と隔
てて形成され、前記第１導電型ウェル領域よりも高濃度
に第１導電型不純物を含有し、かつ前記第３の配線に接
続するウェルコンタクト領域をさらに有することを特徴
とする。
【００３７】本発明の半導体装置は、好適には、前記第
３の配線は前記第２の配線に接続し、前記第２の電源は
前記第１の電源と同一の電源であり、前記第１導電型ウ
ェル領域は、前記第２および第３の配線を介して前記第
１の電源に接続されていることを特徴とする。本発明の
半導体装置は、好適には、前記半導体基板は化合物半導
体基板であることを特徴とする。
３の配線は前記第２の配線に接続し、前記第２の電源は
前記第１の電源と同一の電源であり、前記第１導電型ウ
ェル領域は、前記第２および第３の配線を介して前記第
１の電源に接続されていることを特徴とする。本発明の
半導体装置は、好適には、前記半導体基板は化合物半導
体基板であることを特徴とする。
【００３８】これにより、ローレベル出力時の静的な消
費電流がほとんど流れない、低消費電力の相補型論理ゲ
ートが実現される。また、本発明の半導体装置によれ
ば、第１導電型ウェル領域をゲートとして作用させるた
め、ウェル領域中のチャネル層の表層にゲート拡散層を
形成する場合に比較して、ゲートの不純物濃度を決定す
るイオン注入工程の工程数を削減できる。したがって、
しきい値電圧の制御が容易となる。
費電流がほとんど流れない、低消費電力の相補型論理ゲ
ートが実現される。また、本発明の半導体装置によれ
ば、第１導電型ウェル領域をゲートとして作用させるた
め、ウェル領域中のチャネル層の表層にゲート拡散層を
形成する場合に比較して、ゲートの不純物濃度を決定す
るイオン注入工程の工程数を削減できる。したがって、
しきい値電圧の制御が容易となる。
【００３９】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板の表層に第１
導電型ソース領域、第１導電型ドレイン領域および第１
導電型チャネルを有する電界効果トランジスタを形成す
る工程と、前記半導体基板の表層に前記電界効果トラン
ジスタと隔てて第１導電型ウェル領域を形成する工程
と、前記第１導電型ウェル領域の表層に第２導電型導電
層を形成する工程と、前記第２導電型導電層の一端と前
記第１導電型ドレイン領域とに接続する第１の配線を形
成する工程と、前記第２導電型導電層の他端と第１の電
源とに接続する第２の配線を形成する工程と、前記第１
導電型ウェル領域を、前記第１の電源と同じ極性を有す
る第２の電源に接続する第３の配線を形成する工程とを
有することを特徴とする。
明の半導体装置の製造方法は、半導体基板の表層に第１
導電型ソース領域、第１導電型ドレイン領域および第１
導電型チャネルを有する電界効果トランジスタを形成す
る工程と、前記半導体基板の表層に前記電界効果トラン
ジスタと隔てて第１導電型ウェル領域を形成する工程
と、前記第１導電型ウェル領域の表層に第２導電型導電
層を形成する工程と、前記第２導電型導電層の一端と前
記第１導電型ドレイン領域とに接続する第１の配線を形
成する工程と、前記第２導電型導電層の他端と第１の電
源とに接続する第２の配線を形成する工程と、前記第１
導電型ウェル領域を、前記第１の電源と同じ極性を有す
る第２の電源に接続する第３の配線を形成する工程とを
有することを特徴とする。
【００４０】本発明の半導体装置の製造方法は、好適に
は、前記電界効果トランジスタを形成する工程は、前記
半導体基板の表層に第１導電型チャネル層を形成する工
程と、前記第１導電型チャネル層の表層に前記第１導電
型ソース領域および前記第１導電型ドレイン領域を形成
する工程と、前記第１導電型ソース領域と前記第１導電
型ドレイン領域との間の前記第１導電型チャネル層の表
層に、第２導電型ゲート拡散層を形成する工程とを有す
ることを特徴とする。
は、前記電界効果トランジスタを形成する工程は、前記
半導体基板の表層に第１導電型チャネル層を形成する工
程と、前記第１導電型チャネル層の表層に前記第１導電
型ソース領域および前記第１導電型ドレイン領域を形成
する工程と、前記第１導電型ソース領域と前記第１導電
型ドレイン領域との間の前記第１導電型チャネル層の表
層に、第２導電型ゲート拡散層を形成する工程とを有す
ることを特徴とする。
【００４１】本発明の半導体装置の製造方法は、好適に
は、前記第２導電型導電層を形成後、前記第３の配線を
形成する前に、前記第１導電型ウェル領域の表層に前記
第２導電型導電層と隔てて、前記第１導電型ウェル領域
よりも高濃度に第１導電型不純物を含有するウェルコン
タクト領域を形成する工程をさらに有することを特徴と
する。
は、前記第２導電型導電層を形成後、前記第３の配線を
形成する前に、前記第１導電型ウェル領域の表層に前記
第２導電型導電層と隔てて、前記第１導電型ウェル領域
よりも高濃度に第１導電型不純物を含有するウェルコン
タクト領域を形成する工程をさらに有することを特徴と
する。
【００４２】これにより、第１導電型チャネルの表層に
イオン注入を行ってゲート拡散層を形成せずに相補型論
理ゲートを形成でき、製造工程数の削減が可能となる。
また、しきい値電圧に影響するイオン注入工程の工程数
が減少するため、しきい値電圧の制御が容易となる。こ
れにより、しきい値電圧に起因する不良が低減し、半導
体装置の歩留りが向上する。製造工程数の削減と、歩留
りの向上により、製造コストの低減が可能となる。
イオン注入を行ってゲート拡散層を形成せずに相補型論
理ゲートを形成でき、製造工程数の削減が可能となる。
また、しきい値電圧に影響するイオン注入工程の工程数
が減少するため、しきい値電圧の制御が容易となる。こ
れにより、しきい値電圧に起因する不良が低減し、半導
体装置の歩留りが向上する。製造工程数の削減と、歩留
りの向上により、製造コストの低減が可能となる。
【００４３】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。図１（ａ）は、本実施形態のＤＣＦＬ型イン
バータの回路図であり、図１（ｂ）は、本実施形態のＤ
ＣＦＬ型インバータの断面図である。図１（ｂ）におい
て、簡単とするため、上層配線については断面構造を省
略し、配線を表す線のみ示した。
びその製造方法の実施の形態について、図面を参照して
説明する。図１（ａ）は、本実施形態のＤＣＦＬ型イン
バータの回路図であり、図１（ｂ）は、本実施形態のＤ
ＣＦＬ型インバータの断面図である。図１（ｂ）におい
て、簡単とするため、上層配線については断面構造を省
略し、配線を表す線のみ示した。
【００４４】図１（ａ）および（ｂ）に示すように、Ｄ
ＣＦＬ型論理ゲートはプルダウントランジスタ１０１と
プルアップトランジスタ２０１の２素子から構成され
る。図１（ｂ）に示すプルダウントランジスタ１０１は
ｎチャネル型ＪＦＥＴである。プルアップトランジスタ
２０１は、ｎ型ウェル領域２０２をゲートとして作用さ
せ、実効的にｐチャネル型ＪＦＥＴとしたものである。
ＣＦＬ型論理ゲートはプルダウントランジスタ１０１と
プルアップトランジスタ２０１の２素子から構成され
る。図１（ｂ）に示すプルダウントランジスタ１０１は
ｎチャネル型ＪＦＥＴである。プルアップトランジスタ
２０１は、ｎ型ウェル領域２０２をゲートとして作用さ
せ、実効的にｐチャネル型ＪＦＥＴとしたものである。
【００４５】プルダウントランジスタ１０１は、ＧａＡ
ｓ基板１０２の表層に形成されたｎ型チャネル層１０３
を有する。ｎ型チャネル層１０３は、例えばＳｉがイオ
ン注入された層である。ｎ型チャネル層１０３の表層に
ｐ型ゲート拡散層１０４が形成されている。ｐ型ゲート
拡散層１０４は、例えばＺｎが拡散された層である。ｎ
型チャネル層１０３の表層に、ｐ型ゲート拡散層１０４
を挟むようにｎ型ソースコンタクト領域１０５とｎ型ド
レインコンタクト領域１０６が形成されている。ｎ型ソ
ースコンタクト領域１０５およびｎ型ドレインコンタク
ト領域１０６は、例えば高濃度にＳｉがイオン注入され
た層である。
ｓ基板１０２の表層に形成されたｎ型チャネル層１０３
を有する。ｎ型チャネル層１０３は、例えばＳｉがイオ
ン注入された層である。ｎ型チャネル層１０３の表層に
ｐ型ゲート拡散層１０４が形成されている。ｐ型ゲート
拡散層１０４は、例えばＺｎが拡散された層である。ｎ
型チャネル層１０３の表層に、ｐ型ゲート拡散層１０４
を挟むようにｎ型ソースコンタクト領域１０５とｎ型ド
レインコンタクト領域１０６が形成されている。ｎ型ソ
ースコンタクト領域１０５およびｎ型ドレインコンタク
ト領域１０６は、例えば高濃度にＳｉがイオン注入され
た層である。
【００４６】ＧａＡｓ基板１０２上には絶縁膜１０７が
形成されている。絶縁膜１０７は例えばシリコン窒化膜
である。ｎ型ソースコンタクト領域１０５上の絶縁膜１
０７には、ソースオーミック電極１０８が形成されてい
る。ｎ型ドレインコンタクト領域１０６上の絶縁膜１０
７には、ドレインオーミック電極１０９が形成されてい
る。ソースオーミック電極１０８およびドレインオーミ
ック電極１０９は、例えばＡｕＧｅ／Ｎｉを合金化させ
てオーミック接合を形成したものである。
形成されている。絶縁膜１０７は例えばシリコン窒化膜
である。ｎ型ソースコンタクト領域１０５上の絶縁膜１
０７には、ソースオーミック電極１０８が形成されてい
る。ｎ型ドレインコンタクト領域１０６上の絶縁膜１０
７には、ドレインオーミック電極１０９が形成されてい
る。ソースオーミック電極１０８およびドレインオーミ
ック電極１０９は、例えばＡｕＧｅ／Ｎｉを合金化させ
てオーミック接合を形成したものである。
【００４７】ｐ型ゲート拡散層１０４に接続するよう
に、ゲート配線１１０が形成されている。ソースオーミ
ック電極１０８に接続するように、ソース配線１１１が
形成されている。ドレインオーミック電極１０９に接続
するように、ドレイン配線１１２が形成されている。ゲ
ート配線１１０、ソース配線１１１およびドレイン配線
１１２は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
に、ゲート配線１１０が形成されている。ソースオーミ
ック電極１０８に接続するように、ソース配線１１１が
形成されている。ドレインオーミック電極１０９に接続
するように、ドレイン配線１１２が形成されている。ゲ
ート配線１１０、ソース配線１１１およびドレイン配線
１１２は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金属
薄膜である。
【００４８】一方、プルアップトランジスタ２０１は、
ＧａＡｓ基板１０２の表層に形成されたｎ型ウェル領域
２０２を有する。ｎ型ウェル領域２０２は、例えばＳｉ
がイオン注入された層である。ｎ型ウェル領域２０２の
表層にｐ型チャネル層２０３が形成されている。ｐ型チ
ャネル層２０３は、ｐ型不純物として例えばＭｇ、Ｃま
たはＺｎがイオン注入された層である。ｐ型チャネル層
２０３の表層にｐ型オーミックコンタクト領域２０４、
２０５が形成されている。ｐ型オーミックコンタクト領
域２０４、２０５は、例えばＭｇ、ＣまたはＺｎが高濃
度にイオン注入された層である。
ＧａＡｓ基板１０２の表層に形成されたｎ型ウェル領域
２０２を有する。ｎ型ウェル領域２０２は、例えばＳｉ
がイオン注入された層である。ｎ型ウェル領域２０２の
表層にｐ型チャネル層２０３が形成されている。ｐ型チ
ャネル層２０３は、ｐ型不純物として例えばＭｇ、Ｃま
たはＺｎがイオン注入された層である。ｐ型チャネル層
２０３の表層にｐ型オーミックコンタクト領域２０４、
２０５が形成されている。ｐ型オーミックコンタクト領
域２０４、２０５は、例えばＭｇ、ＣまたはＺｎが高濃
度にイオン注入された層である。
【００４９】ｐ型オーミックコンタクト領域２０４、２
０５上の絶縁膜１０７には、それぞれオーミック電極２
０６、２０７が形成されている。オーミック電極２０
６、２０７は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる
金属薄膜である。絶縁膜１０７上には層間絶縁膜１１３
が形成されている。ＶOUT 側のオーミック電極２０６
は、プルダウントランジスタ１０１のドレイン配線１１
２に接続されている。電源ＶDD側のオーミック電極２０
７に接続するように、電源配線（Ｖ DD電極）２０８が形
成されている。電源配線２０８は、プルダウントランジ
スタ１０１のソース配線１１１およびドレイン配線１１
２と同様に、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金
属薄膜である。
０５上の絶縁膜１０７には、それぞれオーミック電極２
０６、２０７が形成されている。オーミック電極２０
６、２０７は、例えばＴｉ／Ｐｔ／Ａｕの３層からなる
金属薄膜である。絶縁膜１０７上には層間絶縁膜１１３
が形成されている。ＶOUT 側のオーミック電極２０６
は、プルダウントランジスタ１０１のドレイン配線１１
２に接続されている。電源ＶDD側のオーミック電極２０
７に接続するように、電源配線（Ｖ DD電極）２０８が形
成されている。電源配線２０８は、プルダウントランジ
スタ１０１のソース配線１１１およびドレイン配線１１
２と同様に、例えばＴｉ／Ｐｔ／Ａｕの３層からなる金
属薄膜である。
【００５０】また、ｐ型チャネル層２０３以外の部分の
ｎ型ウェル領域２０２表層には、ｎ型不純物を高濃度に
含有するｎウェルコンタクト領域２０９が形成されてい
る。ｎウェルコンタクト領域２０９上にはオーミック電
極２１０が形成されている。オーミック電極２１０は、
例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を
形成したものである。オーミック電極２１０は電源配線
２０８に接続されている。
ｎ型ウェル領域２０２表層には、ｎ型不純物を高濃度に
含有するｎウェルコンタクト領域２０９が形成されてい
る。ｎウェルコンタクト領域２０９上にはオーミック電
極２１０が形成されている。オーミック電極２１０は、
例えばＡｕＧｅ／Ｎｉを合金化させてオーミック接合を
形成したものである。オーミック電極２１０は電源配線
２０８に接続されている。
【００５１】上記の本実施形態の半導体装置の動作につ
いて、図２および図３を参照して説明する。図２は、図
１に示すプルダウントランジスタ１０１とプルアップト
ランジスタ２０１との間の伝達特性を示す曲線である。
図３（ａ）〜（ｃ）はそれぞれ図２の点Ａ〜Ｃにおける
空乏層の拡がりを模式的に表した断面図である。
いて、図２および図３を参照して説明する。図２は、図
１に示すプルダウントランジスタ１０１とプルアップト
ランジスタ２０１との間の伝達特性を示す曲線である。
図３（ａ）〜（ｃ）はそれぞれ図２の点Ａ〜Ｃにおける
空乏層の拡がりを模式的に表した断面図である。
【００５２】図２の点Ａにおいては、ＶINがローレベル
であるため、プルダウントランジスタ（ｎチャネル型Ｊ
ＦＥＴ）１０１がオフ状態となり、ＶOUT にハイレベル
電圧が出力される。このとき、プルアップトランジスタ
（ｐチャネル型ＪＦＥＴ）２０１のＶOUT はほぼ電源電
圧ＶDDである。したがって、図３（ａ）に示すように、
ｎ型ウェル領域２０２とｐ型チャネル層２０３との間の
ｐｎ接合は、ＶDD側からＶOUT 側（プルダウントランジ
スタ１０１側）にわたってほぼゼロバイアスの状態とな
る。これにより、ｐ型チャネル層２０３のコンダクタン
スは最大となる。
であるため、プルダウントランジスタ（ｎチャネル型Ｊ
ＦＥＴ）１０１がオフ状態となり、ＶOUT にハイレベル
電圧が出力される。このとき、プルアップトランジスタ
（ｐチャネル型ＪＦＥＴ）２０１のＶOUT はほぼ電源電
圧ＶDDである。したがって、図３（ａ）に示すように、
ｎ型ウェル領域２０２とｐ型チャネル層２０３との間の
ｐｎ接合は、ＶDD側からＶOUT 側（プルダウントランジ
スタ１０１側）にわたってほぼゼロバイアスの状態とな
る。これにより、ｐ型チャネル層２０３のコンダクタン
スは最大となる。
【００５３】図２の点Ｂにおいては、ＶINがハイレベル
とローレベルの中間電位にある。このとき、ＶOUT はｎ
チャネル型ＪＦＥＴ１０１とｐチャネル型ＪＦＥＴ２０
１のコンダタンス比に応じた、ＶDDより低い電圧とな
る。これにより、図３（ｂ）に示すように、ｐ型チャネ
ル層２０３のＶOUT 側はｎ型ウェル領域２０２に対し、
（ＶDD−ＶOUT ）だけの逆方向バイアスが印加され、コ
ンダクタンスが減少する。
とローレベルの中間電位にある。このとき、ＶOUT はｎ
チャネル型ＪＦＥＴ１０１とｐチャネル型ＪＦＥＴ２０
１のコンダタンス比に応じた、ＶDDより低い電圧とな
る。これにより、図３（ｂ）に示すように、ｐ型チャネ
ル層２０３のＶOUT 側はｎ型ウェル領域２０２に対し、
（ＶDD−ＶOUT ）だけの逆方向バイアスが印加され、コ
ンダクタンスが減少する。
【００５４】図２の点Ｃにおいては、ＶINがハイレベル
となってｎチャネル型ＪＦＥＴ１０１がオン状態とな
る。これにより、ＶOUT はローレベルに近づく。このと
き、図３（ｃ）に示すように、ｐ型チャネル層２０３の
ＶOUT 側の端部は、ｎ型ウェル領域２０２に対してＶDD
という電圧で逆バイアスされている。したがって、ｎ型
ウェル領域２０２からの空乏層によってｐ型チャネルが
消失し、コンダクタンスはきわめて小さくなる。その結
果、ローレベル出力時の静的な消費電流がほとんど流れ
なくなり、低消費電力の相補型論理ゲートが実現され
る。このように消費電力の低い相補型論理ゲートは、携
帯端末等のＭＭＩＣに好適に適用される。
となってｎチャネル型ＪＦＥＴ１０１がオン状態とな
る。これにより、ＶOUT はローレベルに近づく。このと
き、図３（ｃ）に示すように、ｐ型チャネル層２０３の
ＶOUT 側の端部は、ｎ型ウェル領域２０２に対してＶDD
という電圧で逆バイアスされている。したがって、ｎ型
ウェル領域２０２からの空乏層によってｐ型チャネルが
消失し、コンダクタンスはきわめて小さくなる。その結
果、ローレベル出力時の静的な消費電流がほとんど流れ
なくなり、低消費電力の相補型論理ゲートが実現され
る。このように消費電力の低い相補型論理ゲートは、携
帯端末等のＭＭＩＣに好適に適用される。
【００５５】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図４（ａ）に示すよう
に、ＧａＡｓ基板１０２上にイオン注入用のスルー膜１
１４として、例えばシリコン窒化膜またはシリコン酸化
膜を形成する。シリコン窒化膜からなるスルー膜１１４
は、例えば、ＳｉＨ4 およびＮ2 を原料ガスとするプラ
ズマＣＶＤにより形成することができる。
造方法について説明する。まず、図４（ａ）に示すよう
に、ＧａＡｓ基板１０２上にイオン注入用のスルー膜１
１４として、例えばシリコン窒化膜またはシリコン酸化
膜を形成する。シリコン窒化膜からなるスルー膜１１４
は、例えば、ＳｉＨ4 およびＮ2 を原料ガスとするプラ
ズマＣＶＤにより形成することができる。
【００５６】スルー膜１１４は、イオン注入による基板
の損傷を防止する目的で設けられる。したがって、スル
ー膜１１４の膜厚は所望のＦＥＴ特性を得るために必要
なイオン注入のエネルギー等を考慮して決定する。スル
ー膜１１４としてシリコン窒化膜を形成する場合、膜厚
は例えば５０ｎｍとする。
の損傷を防止する目的で設けられる。したがって、スル
ー膜１１４の膜厚は所望のＦＥＴ特性を得るために必要
なイオン注入のエネルギー等を考慮して決定する。スル
ー膜１１４としてシリコン窒化膜を形成する場合、膜厚
は例えば５０ｎｍとする。
【００５７】次に、図４（ｂ）に示すように、プルアッ
プトランジスタ２０１形成領域のＧａＡｓ基板１０２に
ｎ型ウェル領域２０２を形成するためのｎ型不純物をイ
オン注入する。ｎ型不純物としては、例えばＳｉを用い
る。次に、図４（ｃ）に示すように、プルダウントラン
ジスタ１０１形成領域のＧａＡｓ基板１０２にｎ型チャ
ネル層１０３を形成するためのｎ型不純物をイオン注入
する。
プトランジスタ２０１形成領域のＧａＡｓ基板１０２に
ｎ型ウェル領域２０２を形成するためのｎ型不純物をイ
オン注入する。ｎ型不純物としては、例えばＳｉを用い
る。次に、図４（ｃ）に示すように、プルダウントラン
ジスタ１０１形成領域のＧａＡｓ基板１０２にｎ型チャ
ネル層１０３を形成するためのｎ型不純物をイオン注入
する。
【００５８】あるいは、ｎ型チャネル層１０３形成領域
にイオン注入を行った後、ｎ型ウェル領域２０２形成領
域にイオン注入を行う。ｎ型不純物としては、例えばＳ
ｉを用いる。ｎ型チャネル層１０３の不純物プロファイ
ルは、ｎチャネル型ＪＦＥＴ１０１の所望の特性に応じ
て決定する。
にイオン注入を行った後、ｎ型ウェル領域２０２形成領
域にイオン注入を行う。ｎ型不純物としては、例えばＳ
ｉを用いる。ｎ型チャネル層１０３の不純物プロファイ
ルは、ｎチャネル型ＪＦＥＴ１０１の所望の特性に応じ
て決定する。
【００５９】次に、図４（ｄ）に示すように、プルアッ
プトランジスタ２０１形成領域のｎ型ウェル領域２０２
にｐ型チャネル層２０３を形成するためのｐ型不純物を
イオン注入する。あるいは、ｐ型チャネル層２０３形成
領域にイオン注入を行った後、ｎ型チャネル層１０３形
成領域にイオン注入を行う。
プトランジスタ２０１形成領域のｎ型ウェル領域２０２
にｐ型チャネル層２０３を形成するためのｐ型不純物を
イオン注入する。あるいは、ｐ型チャネル層２０３形成
領域にイオン注入を行った後、ｎ型チャネル層１０３形
成領域にイオン注入を行う。
【００６０】プルアップトランジスタ２０１のｎ型ウェ
ル領域２０２およびｐ型チャネル層２０３の不純物プロ
ファイルは、図１に示す論理ゲートがローレベル電圧を
出力するときに、ｐ型チャネル層２０３のＶOUT 端子側
が、ｎ型ウェル領域２０２との逆バイアスによって空乏
化して、ピンチオフするように決定する。ｎ型ウェル領
域２０２の濃度は、基板側からの空乏化によって、ｐ型
チャネルのピンチオフ電圧が受ける影響を低減するた
め、ＧａＡｓ基板１０２に存在する浅いアクセプタ準位
と深いアクセプタ準位の濃度の総和よりも高く設定する
ことが好ましい。
ル領域２０２およびｐ型チャネル層２０３の不純物プロ
ファイルは、図１に示す論理ゲートがローレベル電圧を
出力するときに、ｐ型チャネル層２０３のＶOUT 端子側
が、ｎ型ウェル領域２０２との逆バイアスによって空乏
化して、ピンチオフするように決定する。ｎ型ウェル領
域２０２の濃度は、基板側からの空乏化によって、ｐ型
チャネルのピンチオフ電圧が受ける影響を低減するた
め、ＧａＡｓ基板１０２に存在する浅いアクセプタ準位
と深いアクセプタ準位の濃度の総和よりも高く設定する
ことが好ましい。
【００６１】次に、図４（ｅ）に示すように、ＧａＡｓ
基板１０２にｎ型ソースコンタクト領域１０５、ｎ型ド
レインコンタクト領域１０６およびｎウェルコンタクト
領域２０９を形成するためのｎ型不純物をイオン注入す
る。ｎ型ソースコンタクト領域１０５およびｎ型ドレイ
ンコンタクト領域１０６の不純物プロファイルは、ｎチ
ャネル型ＪＦＥＴ１０１の所望の特性に応じて決定す
る。例えば、ｎ型不純物としてＳｉを、イオンエネルギ
ー１５０ｋｅＶ、ドーズ量２×１０13ｉｏｎｓ／ｃｍ2
でイオン注入する。ｎウェルコンタクト領域２０９は、
ｎ型ソースコンタクト領域１０５およびｎ型ドレインコ
ンタクト領域１０６と同時に形成することができる。
基板１０２にｎ型ソースコンタクト領域１０５、ｎ型ド
レインコンタクト領域１０６およびｎウェルコンタクト
領域２０９を形成するためのｎ型不純物をイオン注入す
る。ｎ型ソースコンタクト領域１０５およびｎ型ドレイ
ンコンタクト領域１０６の不純物プロファイルは、ｎチ
ャネル型ＪＦＥＴ１０１の所望の特性に応じて決定す
る。例えば、ｎ型不純物としてＳｉを、イオンエネルギ
ー１５０ｋｅＶ、ドーズ量２×１０13ｉｏｎｓ／ｃｍ2
でイオン注入する。ｎウェルコンタクト領域２０９は、
ｎ型ソースコンタクト領域１０５およびｎ型ドレインコ
ンタクト領域１０６と同時に形成することができる。
【００６２】次に、図５（ｆ）に示すように、スルー膜
１１４を除去し、イオン注入された不純物をアニールに
より活性化させる。スルー膜１１４は例えば、フッ酸
（ＨＦ）系エッチング液で除去できる。ＧａＡｓ基板１
０２のアニール温度は８００〜８５０℃程度が好まし
い。アニール時にＧａＡｓ基板１０２からヒ素（Ａｓ）
が揮発して脱離するのを防止するため、アルシンを所定
の分圧となるように供給する。
１１４を除去し、イオン注入された不純物をアニールに
より活性化させる。スルー膜１１４は例えば、フッ酸
（ＨＦ）系エッチング液で除去できる。ＧａＡｓ基板１
０２のアニール温度は８００〜８５０℃程度が好まし
い。アニール時にＧａＡｓ基板１０２からヒ素（Ａｓ）
が揮発して脱離するのを防止するため、アルシンを所定
の分圧となるように供給する。
【００６３】次に、図５（ｇ）に示すように、ＧａＡｓ
基板１０２上に絶縁膜１０７を形成する。絶縁膜１０７
としてはシリコン窒化膜が好ましく、絶縁膜１０７の膜
厚は例えば３００ｎｍとする。シリコン窒化膜からなる
絶縁膜１０７は、例えば、ＳｉＨ4 およびＮ2 を原料ガ
スとするプラズマＣＶＤにより形成することができる。
基板１０２上に絶縁膜１０７を形成する。絶縁膜１０７
としてはシリコン窒化膜が好ましく、絶縁膜１０７の膜
厚は例えば３００ｎｍとする。シリコン窒化膜からなる
絶縁膜１０７は、例えば、ＳｉＨ4 およびＮ2 を原料ガ
スとするプラズマＣＶＤにより形成することができる。
【００６４】次に、図５（ｈ）に示すように、絶縁膜１
０７に開口部を設ける。開口部はプルダウントランジス
タ１０１のｐ型ゲート拡散層１０４形成領域と、プルア
ップトランジスタ２０１のｐ型オーミックコンタクト領
域２０４、２０５形成領域に設ける。開口部の形成は、
例えば反応性イオンエッチング（ＲＩＥ）等の異方性エ
ッチングにより行う。ＲＩＥにはエッチングガスとして
例えばＣＦ4 とＨ2 の混合ガスを用いる。
０７に開口部を設ける。開口部はプルダウントランジス
タ１０１のｐ型ゲート拡散層１０４形成領域と、プルア
ップトランジスタ２０１のｐ型オーミックコンタクト領
域２０４、２０５形成領域に設ける。開口部の形成は、
例えば反応性イオンエッチング（ＲＩＥ）等の異方性エ
ッチングにより行う。ＲＩＥにはエッチングガスとして
例えばＣＦ4 とＨ2 の混合ガスを用いる。
【００６５】続いて、絶縁膜１０７に設けられた開口部
を介してｐ型不純物を拡散させ、プルダウントランジス
タ１０１にｐ型ゲート拡散層１０４を形成し、プルアッ
プトランジスタ２０１のｐ型チャネル層２０３にｐ型オ
ーミックコンタクト領域２０４、２０５を形成する。
を介してｐ型不純物を拡散させ、プルダウントランジス
タ１０１にｐ型ゲート拡散層１０４を形成し、プルアッ
プトランジスタ２０１のｐ型チャネル層２０３にｐ型オ
ーミックコンタクト領域２０４、２０５を形成する。
【００６６】ここで、ｐ型不純物として好適にはＺｎを
用いる。Ｚｎの拡散源としてジエチルジンクガスを用
い、例えば開管式気相拡散法によりＺｎを基板に拡散さ
せる。Ｚｎ拡散時の加熱によって基板からヒ素が脱離す
るのを防止する目的で、アルシンを所定の分圧となるよ
うに添加する。Ｚｎ拡散時の加熱は６００℃前後が好ま
しい。
用いる。Ｚｎの拡散源としてジエチルジンクガスを用
い、例えば開管式気相拡散法によりＺｎを基板に拡散さ
せる。Ｚｎ拡散時の加熱によって基板からヒ素が脱離す
るのを防止する目的で、アルシンを所定の分圧となるよ
うに添加する。Ｚｎ拡散時の加熱は６００℃前後が好ま
しい。
【００６７】次に、図５（ｉ）に示すように、ゲート配
線１１０およびオーミック電極２０６、２０７を形成す
る。ゲート配線１１０はｐ型ゲート拡散層１０４に対し
てオーミック接合を形成する。オーミック電極２０６、
２０７はそれぞれｐ型オーミックコンタクト領域２０
４、２０５に対してオーミック接合を形成する。
線１１０およびオーミック電極２０６、２０７を形成す
る。ゲート配線１１０はｐ型ゲート拡散層１０４に対し
てオーミック接合を形成する。オーミック電極２０６、
２０７はそれぞれｐ型オーミックコンタクト領域２０
４、２０５に対してオーミック接合を形成する。
【００６８】ゲート配線１１０およびオーミック電極２
０６、２０７を形成するには、まず、開口部内を含む絶
縁膜１０７上の全面に、電極材料となる金属薄膜を堆積
させる。電極材料は例えばＴｉ／Ｐｔ／Ａｕの３層膜と
し、膜厚は例えば、Ｔｉ層を３０ｎｍ、Ｐｔ層を５０ｎ
ｍ、Ａｕ層を２００ｎｍとする。これらの金属薄膜は、
例えば電子線蒸着法またはスパッタ法により形成でき
る。
０６、２０７を形成するには、まず、開口部内を含む絶
縁膜１０７上の全面に、電極材料となる金属薄膜を堆積
させる。電極材料は例えばＴｉ／Ｐｔ／Ａｕの３層膜と
し、膜厚は例えば、Ｔｉ層を３０ｎｍ、Ｐｔ層を５０ｎ
ｍ、Ａｕ層を２００ｎｍとする。これらの金属薄膜は、
例えば電子線蒸着法またはスパッタ法により形成でき
る。
【００６９】次に、金属薄膜をレジストで被覆し、光学
露光により配線パターンをレジストに転写する。続い
て、パターニングされたレジストをマスクとして金属薄
膜をエッチングする。エッチングは例えばＲＩＥまたは
イオンミリングにより行うことができる。その後、レジ
ストを除去する。
露光により配線パターンをレジストに転写する。続い
て、パターニングされたレジストをマスクとして金属薄
膜をエッチングする。エッチングは例えばＲＩＥまたは
イオンミリングにより行うことができる。その後、レジ
ストを除去する。
【００７０】次に、図５（ｊ）に示すように、プルダウ
ントランジスタ１０１のソースオーミック電極１０８お
よびドレインオーミック電極１０９と、プルアップトラ
ンジスタ２０１のオーミック電極２１０を形成する。こ
れらのオーミック電極１０８、１０９、２１０を形成す
るには、まず、これらを形成する部分の絶縁膜１０７に
開口部を設ける。開口部の形成は、ＲＩＥ等の異方性エ
ッチングにより行うことができる。ＲＩＥのエッチング
ガスとしては、例えばＣＦ4 とＯ2 の混合ガスを用い
る。
ントランジスタ１０１のソースオーミック電極１０８お
よびドレインオーミック電極１０９と、プルアップトラ
ンジスタ２０１のオーミック電極２１０を形成する。こ
れらのオーミック電極１０８、１０９、２１０を形成す
るには、まず、これらを形成する部分の絶縁膜１０７に
開口部を設ける。開口部の形成は、ＲＩＥ等の異方性エ
ッチングにより行うことができる。ＲＩＥのエッチング
ガスとしては、例えばＣＦ4 とＯ2 の混合ガスを用い
る。
【００７１】次に、開口部を形成する際のエッチングに
使用したレジストを残したまま、電極材料となる金属薄
膜を全面に堆積させる。電極材料には、例えばＡｕＧｅ
合金とニッケルの２層膜を用い、膜厚は例えばＡｕＧｅ
層を１７０ｎｍ、ニッケル層を４０ｎｍとする。これら
の金属薄膜は、例えば抵抗加熱蒸着法により形成でき
る。
使用したレジストを残したまま、電極材料となる金属薄
膜を全面に堆積させる。電極材料には、例えばＡｕＧｅ
合金とニッケルの２層膜を用い、膜厚は例えばＡｕＧｅ
層を１７０ｎｍ、ニッケル層を４０ｎｍとする。これら
の金属薄膜は、例えば抵抗加熱蒸着法により形成でき
る。
【００７２】その後、基板をアセトンまたはレジスト剥
離液に浸漬し、レジスト上に形成された不要な金属薄膜
をリフトオフにより除去する。さらに、フォーミングガ
ス中で熱処理を行う。これにより、ＡｕＧｅ合金とＮｉ
の２層からなる金属薄膜と基板のコンタクト領域との間
に、合金化オーミック接合が形成される。合金化のため
の熱処理は、例えば４５０℃で６０秒程度行う。
離液に浸漬し、レジスト上に形成された不要な金属薄膜
をリフトオフにより除去する。さらに、フォーミングガ
ス中で熱処理を行う。これにより、ＡｕＧｅ合金とＮｉ
の２層からなる金属薄膜と基板のコンタクト領域との間
に、合金化オーミック接合が形成される。合金化のため
の熱処理は、例えば４５０℃で６０秒程度行う。
【００７３】次に、図１（ｂ）に示すように、プルダウ
ントランジスタ１０１のソース配線１１１、ドレイン配
線１１２およびプルアップトランジスタ２０１の電源配
線２０８を形成する。これらの金属配線を形成するに
は、まず、基板全面を被覆する層間絶縁膜１１３を形成
する。層間絶縁膜１１３としては、シリコン窒化膜ある
いはシリコン酸化膜が好ましい。シリコン窒化膜からな
る層間絶縁膜１１３は、例えば原料ガスとしてＳｉＨ4
とＮＨ3 の混合ガスを用いたプラズマＣＶＤにより形成
できる。層間絶縁膜１１３の膜厚は例えば１００ｎｍと
する。
ントランジスタ１０１のソース配線１１１、ドレイン配
線１１２およびプルアップトランジスタ２０１の電源配
線２０８を形成する。これらの金属配線を形成するに
は、まず、基板全面を被覆する層間絶縁膜１１３を形成
する。層間絶縁膜１１３としては、シリコン窒化膜ある
いはシリコン酸化膜が好ましい。シリコン窒化膜からな
る層間絶縁膜１１３は、例えば原料ガスとしてＳｉＨ4
とＮＨ3 の混合ガスを用いたプラズマＣＶＤにより形成
できる。層間絶縁膜１１３の膜厚は例えば１００ｎｍと
する。
【００７４】続いて、プルダウントランジスタ１０１の
ｐ型ゲート拡散層１０４上、ソースオーミック電極１０
８上、ドレインオーミック電極１０９上、およびプルア
ップトランジスタ２０１のオーミック電極２０６、２０
７、２１０上の層間絶縁膜１１３にコンタクトホールを
形成する。コンタクトホールの形成は、図５（ｈ）に示
す、絶縁膜１０７に開口部を設ける工程と同様に、例え
ばＲＩＥによって行うことができる。
ｐ型ゲート拡散層１０４上、ソースオーミック電極１０
８上、ドレインオーミック電極１０９上、およびプルア
ップトランジスタ２０１のオーミック電極２０６、２０
７、２１０上の層間絶縁膜１１３にコンタクトホールを
形成する。コンタクトホールの形成は、図５（ｈ）に示
す、絶縁膜１０７に開口部を設ける工程と同様に、例え
ばＲＩＥによって行うことができる。
【００７５】その後、コンタクトホール内を含む層間絶
縁膜１１３上の全面に、金属薄膜を形成する。図５
（ｉ）に示す工程と同様に、例えばＲＩＥにより金属薄
膜を配線パターンに加工する。金属薄膜は例えばＴｉ／
Ｐｔ／Ａｕの３層膜とし、膜厚は例えばＴｉ層を５０ｎ
ｍ、Ｐｔ層を５０ｎｍ、Ａｕ層を６００ｎｍとする。以
上の工程により、本実施形態の相補型論理ゲートの要部
が完成する。
縁膜１１３上の全面に、金属薄膜を形成する。図５
（ｉ）に示す工程と同様に、例えばＲＩＥにより金属薄
膜を配線パターンに加工する。金属薄膜は例えばＴｉ／
Ｐｔ／Ａｕの３層膜とし、膜厚は例えばＴｉ層を５０ｎ
ｍ、Ｐｔ層を５０ｎｍ、Ａｕ層を６００ｎｍとする。以
上の工程により、本実施形態の相補型論理ゲートの要部
が完成する。
【００７６】上記の本発明の実施形態の半導体装置の製
造方法によれば、従来の製造方法のように、プルアップ
トランジスタのチャネル層の表層にイオン注入を行って
ゲート拡散層を形成せずに、相補型論理ゲートを形成で
きる。これにより、製造工程数が削減される。
造方法によれば、従来の製造方法のように、プルアップ
トランジスタのチャネル層の表層にイオン注入を行って
ゲート拡散層を形成せずに、相補型論理ゲートを形成で
きる。これにより、製造工程数が削減される。
【００７７】また、しきい値電圧に影響するイオン注入
工程の工程数が減少するため、しきい値電圧の制御が容
易となる。これにより、しきい値電圧に起因する不良が
低減し、半導体装置の歩留りが向上する。製造工程数の
削減と、歩留りの向上により、製造コストが低減され
る。
工程の工程数が減少するため、しきい値電圧の制御が容
易となる。これにより、しきい値電圧に起因する不良が
低減し、半導体装置の歩留りが向上する。製造工程数の
削減と、歩留りの向上により、製造コストが低減され
る。
【００７８】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態においては、ｎ型ウェル領域２０２とｐ型チ
ャネル層２０３とが同一の電源ＶDDに接続されるが、ｎ
型ウェル領域２０２とｐ型チャネル層２０３を同じ極性
を有する異なる電源に接続してもよい。その他、本発明
の要旨を逸脱しない範囲で、種々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態においては、ｎ型ウェル領域２０２とｐ型チ
ャネル層２０３とが同一の電源ＶDDに接続されるが、ｎ
型ウェル領域２０２とｐ型チャネル層２０３を同じ極性
を有する異なる電源に接続してもよい。その他、本発明
の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７９】
【発明の効果】本発明の半導体装置によれば、相補型論
理ゲートの消費電力を低減し、しきい値電圧の高精度な
制御が容易となる。また、本発明の半導体装置の製造方
法によれば、消費電力が低く、しきい値電圧の高精度な
制御が容易である半導体装置を、少ない製造工程で形成
できる。
理ゲートの消費電力を低減し、しきい値電圧の高精度な
制御が容易となる。また、本発明の半導体装置の製造方
法によれば、消費電力が低く、しきい値電圧の高精度な
制御が容易である半導体装置を、少ない製造工程で形成
できる。
【図１】図１（ａ）は本発明の半導体装置の回路図であ
り、図１（ｂ）は図１（ａ）に対応する断面図である。
り、図１（ｂ）は図１（ａ）に対応する断面図である。
【図２】図２は本発明の半導体装置の相補型論理ゲート
の伝達特性を示す図である。
の伝達特性を示す図である。
【図３】図３（ａ）〜（ｃ）は本発明の半導体装置の相
補型論理ゲートの動作を示す断面図である。
補型論理ゲートの動作を示す断面図である。
【図４】図４（ａ）〜（ｅ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図５】図５（ｆ）〜（ｊ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図６】図６（ａ）は従来の半導体装置の回路図であ
り、図６（ｂ）は図６（ａ）に対応する断面図である。
り、図６（ｂ）は図６（ａ）に対応する断面図である。
【図７】図７（ａ）〜（ｄ）は従来の半導体装置の製造
方法の製造工程を示す断面図である。
方法の製造工程を示す断面図である。
【図８】図８（ｅ）〜（ｈ）は従来の半導体装置の製造
方法の製造工程を示す断面図である。
方法の製造工程を示す断面図である。
【図９】図９（ａ）は従来の半導体装置の回路図であ
り、図９（ｂ）は図９（ａ）に対応する断面図である。
り、図９（ｂ）は図９（ａ）に対応する断面図である。
【図１０】図１０（ａ）〜（ｅ）は従来の半導体装置の
製造方法の製造工程を示す断面図である。
製造方法の製造工程を示す断面図である。
【図１１】図１１（ｆ）〜（ｊ）は従来の半導体装置の
製造方法の製造工程を示す断面図である。
製造方法の製造工程を示す断面図である。
１０１、３０１…プルダウントランジスタ、１０２、３
０２…ＧａＡｓ基板、１０３、３０３…ｎ型チャネル
層、１０４、３０４…ｐ型ゲート拡散層、１０５、３０
５…ｎ型ソースコンタクト領域、１０６、３０６…ｎ型
ドレインコンタクト領域、１０７、３０７…絶縁膜、１
０８、３０８、５０７…ソースオーミック電極、１０
９、３０９、５０８…ドレインオーミック電極、１１
０、３１０、５０９…ゲート配線、１１１、３１１、５
１０…ソース配線、１１２、３１２、５１１…ドレイン
配線、１１３、３１３…層間絶縁膜、１１４、３１４…
スルー膜、２０１、５０１…プルアップトランジスタ、
２０２、５０２…ｎ型ウェル領域、２０３、５０３…ｐ
型チャネル層、２０４、２０５…ｐ型オーミックコンタ
クト領域、２０６、２０７、２１０、４０５、４０６、
５１３…オーミック電極、２０８…電源配線、２０９、
５１２…ｎウェルコンタクト領域、４０１…プルアップ
抵抗、４０２…ｎ型導電層、４０３、４０４…ｎ型コン
タクト領域、４０７、４０８…金属配線、５０４…ｎ型
ゲート拡散層、５０５…ｐ型ソースコンタクト領域、５
０６…ｐ型ドレインコンタクト領域。
０２…ＧａＡｓ基板、１０３、３０３…ｎ型チャネル
層、１０４、３０４…ｐ型ゲート拡散層、１０５、３０
５…ｎ型ソースコンタクト領域、１０６、３０６…ｎ型
ドレインコンタクト領域、１０７、３０７…絶縁膜、１
０８、３０８、５０７…ソースオーミック電極、１０
９、３０９、５０８…ドレインオーミック電極、１１
０、３１０、５０９…ゲート配線、１１１、３１１、５
１０…ソース配線、１１２、３１２、５１１…ドレイン
配線、１１３、３１３…層間絶縁膜、１１４、３１４…
スルー膜、２０１、５０１…プルアップトランジスタ、
２０２、５０２…ｎ型ウェル領域、２０３、５０３…ｐ
型チャネル層、２０４、２０５…ｐ型オーミックコンタ
クト領域、２０６、２０７、２１０、４０５、４０６、
５１３…オーミック電極、２０８…電源配線、２０９、
５１２…ｎウェルコンタクト領域、４０１…プルアップ
抵抗、４０２…ｎ型導電層、４０３、４０４…ｎ型コン
タクト領域、４０７、４０８…金属配線、５０４…ｎ型
ゲート拡散層、５０５…ｐ型ソースコンタクト領域、５
０６…ｐ型ドレインコンタクト領域。
Claims (8)
- 【請求項１】半導体基板の表層に形成された第１導電型
チャネルを有する電界効果トランジスタと、 前記電界効果トランジスタの一部であり、前記第１導電
型チャネルの両端に形成された第１導電型ソース領域お
よび第１導電型ドレイン領域と、 前記半導体基板の表層に前記電界効果トランジスタと隔
てて形成された第１導電型ウェル領域と、 前記第１導電型ウェル領域の表層に形成された第２導電
型導電層と、 前記第２導電型導電層の一端を前記第１導電型ドレイン
領域に接続する第１の配線と、 前記第２導電型導電層の他端を第１の電源に接続する第
２の配線と、 前記第１導電型ウェル領域を、前記第１の電源と同じ極
性を有する第２の電源に接続する第３の配線とを有する
半導体装置。 - 【請求項２】前記電界効果トランジスタは、前記半導体
基板の表層に形成された第１導電型チャネル層と、 前記第１導電型チャネル層の表層に形成された第２導電
型ゲート拡散層とを有し、 前記第１導電型ソース領域および第１導電型ドレイン領
域は、前記第２導電型ゲート拡散層を挟むように前記第
１導電型チャネル層の両端に形成されている請求項１記
載の半導体装置。 - 【請求項３】前記第１導電型ウェル領域の表層に前記第
２導電型導電層と隔てて形成され、前記第１導電型ウェ
ル領域よりも高濃度に第１導電型不純物を含有し、かつ
前記第３の配線に接続するウェルコンタクト領域をさら
に有する請求項１記載の半導体装置。 - 【請求項４】前記第３の配線は前記第２の配線に接続
し、前記第２の電源は前記第１の電源と同一の電源であ
り、前記第１導電型ウェル領域は、前記第２および第３
の配線を介して前記第１の電源に接続されている請求項
１記載の半導体装置。 - 【請求項５】前記半導体基板は化合物半導体基板である
請求項１記載の半導体装置。 - 【請求項６】半導体基板の表層に第１導電型ソース領
域、第１導電型ドレイン領域および第１導電型チャネル
を有する電界効果トランジスタを形成する工程と、 前記半導体基板の表層に前記電界効果トランジスタと隔
てて第１導電型ウェル領域を形成する工程と、 前記第１導電型ウェル領域の表層に第２導電型導電層を
形成する工程と、 前記第２導電型導電層の一端と前記第１導電型ドレイン
領域とに接続する第１の配線を形成する工程と、 前記第２導電型導電層の他端と第１の電源とに接続する
第２の配線を形成する工程と、 前記第１導電型ウェル領域を、前記第１の電源と同じ極
性を有する第２の電源に接続する第３の配線を形成する
工程とを有する半導体装置の製造方法。 - 【請求項７】前記電界効果トランジスタを形成する工程
は、前記半導体基板の表層に第１導電型チャネル層を形
成する工程と、 前記第１導電型チャネル層の表層に前記第１導電型ソー
ス領域および前記第１導電型ドレイン領域を形成する工
程と、 前記第１導電型ソース領域と前記第１導電型ドレイン領
域との間の前記第１導電型チャネル層の表層に、第２導
電型ゲート拡散層を形成する工程とを有する請求項６記
載の半導体装置の製造方法。 - 【請求項８】前記第２導電型導電層を形成後、前記第３
の配線を形成する前に、前記第１導電型ウェル領域の表
層に前記第２導電型導電層と隔てて、前記第１導電型ウ
ェル領域よりも高濃度に第１導電型不純物を含有するウ
ェルコンタクト領域を形成する工程をさらに有する請求
項６記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014987A JP2002222814A (ja) | 2001-01-23 | 2001-01-23 | 半導体装置およびその製造方法 |
| KR1020027011902A KR100805647B1 (ko) | 2001-01-23 | 2002-01-16 | 반도체 장치 및 그 제조 방법 |
| PCT/JP2002/000249 WO2002059972A1 (fr) | 2001-01-23 | 2002-01-16 | Dispositif semi-conducteur et procédé de fabrication |
| JP2002560200A JPWO2002059972A1 (ja) | 2001-01-23 | 2002-01-16 | 半導体装置およびその製造方法 |
| US10/239,534 US20030155619A1 (en) | 2001-01-23 | 2002-01-16 | Semiconductor device and manufacturing method |
| US10/956,774 US20050104132A1 (en) | 2001-01-23 | 2004-10-01 | Semiconductor device and manufacturing method thereof |
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| JP2001014987A JP2002222814A (ja) | 2001-01-23 | 2001-01-23 | 半導体装置およびその製造方法 |
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|---|---|
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|---|---|---|---|
| JP2001014987A Pending JP2002222814A (ja) | 2001-01-23 | 2001-01-23 | 半導体装置およびその製造方法 |
| JP2002560200A Pending JPWO2002059972A1 (ja) | 2001-01-23 | 2002-01-16 | 半導体装置およびその製造方法 |
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|---|---|---|---|
| JP2002560200A Pending JPWO2002059972A1 (ja) | 2001-01-23 | 2002-01-16 | 半導体装置およびその製造方法 |
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|---|---|
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| KR (1) | KR100805647B1 (ja) |
| WO (1) | WO2002059972A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110014090A (ko) * | 2009-08-03 | 2011-02-10 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3858888B2 (ja) * | 2003-12-02 | 2006-12-20 | ソニー株式会社 | エッチング方法及び半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4117587A (en) * | 1973-11-30 | 1978-10-03 | Matsushita Electronics Corporation | Negative-resistance semiconductor device |
| JPS60247956A (ja) * | 1984-05-23 | 1985-12-07 | Seiko Epson Corp | 電界効果トランジスタ |
| JPS61150380A (ja) * | 1984-12-25 | 1986-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0763050B2 (ja) * | 1985-05-22 | 1995-07-05 | 株式会社日立製作所 | 半導体装置 |
| US5298808A (en) * | 1992-01-23 | 1994-03-29 | Vitesse Semiconductor Corporation | Digital logic protocol interface for different semiconductor technologies |
| JP3363561B2 (ja) * | 1993-03-01 | 2003-01-08 | セイコーインスツルメンツ株式会社 | 接合型電界効果トランジスタ |
| JPH06314773A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 半導体装置 |
| US6281705B1 (en) * | 1998-12-11 | 2001-08-28 | Lovoltech, Inc. | Power supply module in integrated circuits |
| US6307223B1 (en) * | 1998-12-11 | 2001-10-23 | Lovoltech, Inc. | Complementary junction field effect transistors |
-
2001
- 2001-01-23 JP JP2001014987A patent/JP2002222814A/ja active Pending
-
2002
- 2002-01-16 US US10/239,534 patent/US20030155619A1/en not_active Abandoned
- 2002-01-16 KR KR1020027011902A patent/KR100805647B1/ko not_active IP Right Cessation
- 2002-01-16 JP JP2002560200A patent/JPWO2002059972A1/ja active Pending
- 2002-01-16 WO PCT/JP2002/000249 patent/WO2002059972A1/ja active Application Filing
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110014090A (ko) * | 2009-08-03 | 2011-02-10 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2011192952A (ja) * | 2009-08-03 | 2011-09-29 | Sony Corp | 半導体装置およびその製造方法 |
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| JPWO2002059972A1 (ja) | 2004-05-27 |
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