KR101656531B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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소니 주식회사
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Abstract

본 발명의 반도체 장치는 화합물 반도체 기판과, 상기 화합물 반도체 기판의 위에 형성되고, 제 1 채널층과, 상기 제 1 채널층에 헤테로 접합하고, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 1 장벽층과, 상기 n형의 제 1 장벽층에 대해 pn접합형의 전위 장벽을 갖는 p형의 게이트 영역을 구비하는 n채널 전계효과 트랜지스터 영역과, 상기 화합물 반도체 기판의 위에 형성되고, p형의 제 2 채널층과, 상기 p형의 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖는 n형의 게이트 영역을 포함하는 p채널 전계효과 트랜지스터 영역으로 구성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 화합물 반도체계의 전계효과 트랜지스터에 관한 것으로, 특히, n형의 고(high) 전자 이동도 트랜지스터와 p형의 전계효과 트랜지스터를 동일한 화합물 반도체 기판상에 형성한 반도체 장치에 관한 것이다.
GaAs계 등의 화합물 반도체층을 갖는 전계효과 트랜지스터는 전자 이동도가 높고, 양호한 주파수 특성을 갖기 때문에, n채널을 사용하여 휴대전화 등의 고주파 영역의 분야에서 널리 이용되고 있다. 현재, 고주파수대에 이용되는 n채널 FET(Field Effect Transistor)는, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)가 이용되고 있다. 또한, 그 변형례인, 에피택셜 성장에 의한 어느 정도의 격자 부정합을 허용하여 더욱 높은 전자 이동도를 실현하는 의사 격자 접합 고전자 이동도 트랜지스터(PHEMT: Pseudomorphic HEMT)가 알려져 있다. 또한, 게이트부에 pn접합을 형성한 JPHEMT(Junction Pseudomorphic HEMT)(예를 들면, JP-A-11-150264호 공보를 참조)가 알려져 있다. JPHEMT는, 게이트에 큰 정(正)전압을 인가하여 채널층에 형성되는 캐리어 결핍 영역을 축소하고, 채널층의 기생 저항 성분을 감소시키고 있다.
이와 같이, n채널 FET의 고성능화가 진전되고 있고, 그에 더하여, 금후는 고집적화가 요구되고 있고, 화합물 반도체를 이용한 상보형 소자의 개발이 필요해지고 있다. 일반적으로, 화합물 반도체상에 n채널과 p채널의 FET를 동시에 형성하는 방법으로서, 이온 주입 기술을 사용하는 수법이 알려져 있다. 동일 기판상에 p형 도펀트와 n형 도펀트를 선택 주입하여, n채널형성 영역과 p채널형성 영역을 형성한다. 그러나, 이 이온 기술 주입법을 이용하는 경우는, 주입한 도펀트를 활성화시키기 위해, 이온 주입 후에 적어도 800℃ 이상의 고온 어닐을 행할 필요가 있다.
JP-A-61-67275호 공보에는 화합물 반도체상에 n채널 FET와 p채널 FET를 동시에 형성하는 방법이 기재되어 있다. GaAs로 이루어지는 화합물 반도체 기판상에, 2차원 전자 가스를 캐리어로 하는 n채널형 헤테로 접합 전계효과 트랜지스터와, 2차원 정공 가스를 캐리어로 하는 p채널형 헤테로 접합 전계효과 트랜지스터를 형성하는 것이 기재되어 있다. n채널형 헤테로 접합 전계효과 트랜지스터는, 논 도프 GaAs층, 논 도프 AlGaAs층, n형 불순물 도프 AlGaAs층, n형 불순물 도프 GaAs층을 구비하고 있다. 각 층은 에피택셜 성장법에 의해 적층 형성되어 있다. n형 불순물 도프 AlGaAs층에는 알루미늄 또는 티탄/백금/금을 이용한 게이트 전극이, n형 불순물 도프 GaAs층에는 금 게르마늄/금을 이용한 소스·드레인 전극이 각각 형성되어 있다. p채널형 헤테로 접합 전계효과 트랜지스터는, 상기 적층 구조의 위에 논 도프 GaAs층, 논 도프 AlGaAs층, p형 불순물 도프 AlGaAs층, p형 불순물 도프 GaAs층의 각 층이 에피택셜 성장법에 의해 적층 형성되어 있다. p형 불순물 도프의 AlGaAs층에는 Al 또는 티탄/백금/금을 이용한 게이트 전극이, p형 불순물 도프의 GaAs층의 위에는 금/아연/금을 이용한 소스·드레인 전극이 각각 형성되어 있다.
이온 주입 기술을 HEMT에 이용하고자 하면, 도펀트의 도핑 후에 800℃ 이상의 온도로 열처리가 필요해진다. 그러나, 헤테로 접합은 온도 600℃ 정도의 에피택셜 성장법에 의해 형성되기 때문에, 800℃ 이상의 어닐 온도에서는 헤테로 접합 계면에서 화합물 조성 원소나 불순물 원소의 상호 확산이 생겨서, 의도하는 헤테로 접합을 실현하는 것이 곤란하였다.
또한, JP-A-61-67275호 공보에 기재된 각 전계효과 트랜지스터는, 각 게이트가 쇼트 키 접합형이다. 이 때문에, 임계치 전압을 제어하는 것, 또는 p채널의 전계효과 트랜지스터를 인핸스먼트 모드로 동작시키기가 어렵다. 그 때문에, n채널 전계효과 트랜지스터와 p채널 전계효과 트랜지스터를 동일 기판에 형성하여 리크 전류가 작은 상보형 트랜지스터를 구성하기가 어렵다는 과제가 있다.
본 발명에서는 상기 과제를 해결하기 위해 이하의 수단을 강구하였다.
본 발명의 반도체 장치는 화합물 반도체 기판과, 상기 화합물 반도체 기판의 위에 형성되고, 제 1 채널층과, 상기 제 1 채널층에 헤테로 접합하고, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 1 장벽층과, 상기 n형의 제 1 장벽층에 대해 pn접합형의 전위 장벽을 갖는 p형의 게이트 영역을 구비하는 n채널 전계효과 트랜지스터 영역과, 상기 화합물 반도체 기판의 위에 형성되고, p형의 제 2 채널층과, 상기 p형의 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖는 n형의 게이트 영역을 포함하는 p채널 전계효과 트랜지스터 영역으로 구성된다.
본 발명의 반도체 장치는, 상기 p채널 전계효과 트랜지스터 영역은, 상기 화합물 반도체 기판의 상방에, 상기 제 1 채널층, 상기 n형의 제 1 장벽층, 상기 제 2 채널층의 순서로 적층하여 형성되어 있다.
본 발명의 반도체 장치는, 상기 n채널 전계효과 트랜지스터 영역은, 상기 화합물 반도체 기판의 상방에, 상기 p형의 제 2 채널층, 상기 n형의 게이트 영역과 동시에 형성된 n형의 게이트층, 상기 제 1 채널층, 상기 n형의 제 1 장벽층의 순서로 적층하여 형성되어 있다.
본 발명의 반도체 장치는, 상기 n형의 게이트 영역과 상기 p형의 제 2 채널층의 사이에 게이트 리크 방지층이 형성되어 있다.
본 발명의 반도체 장치는, 상기 p형의 제 2 채널층에는, Zn의 확산층으로 이루어지는 p형의 소스 영역과 드레인 영역이, 상기 n형의 게이트 영역을 끼우도록 서로 이간하여 형성되어 있다.
본 발명의 반도체 장치는, 상기 화합물 반도체 기판과 상기 제 1 채널층의 사이에, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 2 장벽층이 형성되어 있다.
본 발명의 반도체 장치는, 상기 p채널 전계효과 트랜지스터 영역에는, 백 게이트 전극이 형성되어 있다.
본 발명의 반도체 장치는, 상기 p채널 전계효과 트랜지스터의 백 게이트 전극은, 상기 상기 n형의 제 1 장벽층상에 형성되어 있다.
본 발명의 반도체 장치의 제조 방법은, 화합물 반도체 기판상에, 제 1 버퍼층과, 제 1 채널층과, n형의 제 1 장벽층과, 제 2 버퍼층과, p형의 제 2 채널층과, n형의 게이트층을 순차로 에피택셜 성장시켜서 다층막을 형성하는 공정과, 상기 n형의 게이트층을 선택적으로 제거하여 p채널 전계효과 트랜지스터용의 n형의 게이트 영역을 형성하는 공정과, 상기 p형의 제 2 채널층을 선택적으로 제거하여, 상기 n형의 게이트 영역을 포함하는 상기 p형의 제 2 채널층이 잔류하는 p채널 전계효과 트랜지스터 영역과, 상기 n형의 제 1 장벽층이 잔류하는 n채널 전계효과 트랜지스터 영역을 구획하는 공정과, 상기 p채널 전계효과 트랜지스터 영역과 상기 n채널 전계효과 트랜지스터 영역의 노출면에 절연막을 동시에 형성하고, 상기 절연막에 제 1 개구부를 형성하는 공정과, 상기 제 1 개구부로부터 Zn 불순물을 확산시켜서, p채널 전계효과 트랜지스터용의 소스 영역 및 드레인 영역과 n채널 전계효과 트랜지스터용의 게이트 영역을 동시에 형성하는 공정과, 상기 p채널 전계효과 트랜지스터 영역과 상기 n채널 전계효과 트랜지스터 영역을 전기적으로 분리하기 위한 소자 분리 영역을 형성하는 공정과, 상기 p채널 전계효과 트랜지스터용의 상기 소스 영역 및 드레인 영역과 상기 n채널 전계효과 트랜지스터용의 게이트 영역에 금속 전극을 형성하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 상기 n채널 전계효과 트랜지스터용의 소스 영역 및 드레인 영역에 금속 전극을 형성할 때에 동시에, 상기 n형의 제 1 장벽층상에 상기 p채널 전계효과 트랜지스터의 백 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 화합물 반도체 기판상에, 제 1 버퍼층과, p형의 제 2 채널층과, n형의 게이트층과, n형의 제 2 장벽층과, 제 1 채널층과, n형의 제 1 장벽층을 순차로 에피택셜 성장시켜서 다층막을 형성하는 공정과, p채널 전계효과 트랜지스터 영역과 n채널 전계효과 트랜지스터 영역을 전기적으로 분리하기 위한 소자 분리 영역을 형성하는 공정과, 상기 p채널 전계효과 트랜지스터 영역의 상기 n형의 제 1 장벽층, 상기 제 1 채널층 및 상기 n형의 제 2 장벽층을 선택적으로 제거하는 공정과, 상기 p채널 전계효과 트랜지스터 영역의 상기 n형의 게이트층을 선택적으로 제거하여 p채널 전계효과 트랜지스터용의 n형의 게이트 영역을 형성하는 공정과, 상기 p채널 전계효과 트랜지스터 영역과 상기 n채널 전계효과 트랜지스터 영역의 노출면에 절연막을 동시에 형성하고, 상기 절연막에 개구부를 형성하는 공정과, 상기 개구부로부터 Zn 불순물을 확산시켜서, p채널 전계효과 트랜지스터용의 소스 영역 및 드레인 영역과 n채널 전계효과 트랜지스터용의 게이트 영역을 동시에 형성하는 공정과, 상기 p채널 전계효과 트랜지스터용의 상기 소스 영역 및 드레인 영역과 상기 n채널 전계효과 트랜지스터용의 게이트 영역에 금속 전극을 형성하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 상기 n채널 전계효과 트랜지스터용의 소스 영역 및 드레인 영역에 금속 전극을 형성할 때에 동시에, 상기 n형의 제 1 장벽층상에 상기 p채널 전계효과 트랜지스터의 백 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 반도체 장치는, n채널 고전자 이동도 트랜지스터와 p채널 전계효과 트랜지스터를 동일한 화합물 반도체 기판상에 형성하였다. n채널 전계효과 트랜지스터는, 제 1 채널층과, 이 제 1 채널층에 헤테로 접합하고, 제 1 채널층에 n형의 전하를 공급하는 n형의 제 1 장벽층과, n형의 제 1 장벽층에 대해 pn접합형의 전위 장벽을 갖는 p형의 게이트 영역을 구비하고 있다. p채널 전계효과 트랜지스터는, p형의 제 2 채널층과, 이 p형의 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖는 n형의 게이트 영역을 구비하고 있다. 이에 의해, 각 트랜지스터의 게이트 영역은 pn접합형의 전위 장벽을 갖고 있기 때문에, 쇼트 키 접합에 비하여 턴온 전압을 높게 하는 것이 가능해지고, 게이트 역방향 리크 전류를 감소시킬 수 있음과 함께, 임계치 전압의 제어나 인핸스먼트 모드에서의 동작을 용이하게 실현할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치의 모식적인 종단면도.
도 2는 본 발명의 다른 실시 형태에 관한 반도체 장치의 모식적인 종단면도.
도 3은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 4는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 5는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 6은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 7은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 8은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 9는 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 10은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 11은 본 발명의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 12는 본 발명의 또 다른 실시 형태에 관한 반도체 장치의 모식적인 종단면도.
도 13은 본 발명의 또 다른 실시 형태에 관한 반도체 장치의 특성을 도시하는 도면.
도 14는 본 발명의 또 다른 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 15는 본 발명의 또 다른 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 모식도.
도 16은 본 발명의 다른 실시 형태에 관한 반도체 장치의 모식적인 종단면도.
본 발명에 관한 반도체 장치는, 하나의 화합물 반도체 기판상에 p채널 전계효과 트랜지스터가 형성되는 영역(이하, pFET 영역이라고 한다)과 n채널 전계효과 트랜지스터가 형성되는 영역(이하, nFET 영역이라고 한다)을 구비하고 있다.
nFET 영역은, 화합물 반도체 기판상에 형성되는 n형 제 2 장벽층과, 제 1 채널층과, n형 제 1 장벽층과, 이 n형 제 1 장벽층에 형성된 p형 게이트 영역과, 게이트 전극을 구비하고 있다. 또한, n형 제 2 장벽층은 생략할 수 있다.
n형 제 2 장벽층과 제 1 채널층의 사이, 및 제 1 채널층과 n형 제 1 장벽층의 사이는 헤테로 접합 계면을 구성한다. n형 제 1 장벽층 및 n형 제 2 장벽층은 제 1 채널층보다도 넓은 밴드 갭을 갖고 있다. n형 제 1 장벽층과 p형 게이트 영역의 사이는 pn접합형의 전위 장벽이 생기고 있다. pn접합에 의거한 전위 장벽은 쇼트 키 장벽보다도 빌트인 전압이 크다. 그 때문에, p형 게이트 영역에, 보다 큰 정전압을 인가할 수 있다. p형 게이트 영역에 정전압을 인가하면, 제 1 채널층과 n형 제 1 장벽층 또는 n형 제 2 장벽층의 계면에 우물형 포텐셜이 구성된다. n형 제 1 장벽층 또는 n형 제 2 장벽층으로부터 이 우물형 포텐셜에 공급된 전자는 고이동도의 2차원 전자 가스로서 행동한다. 그 결과, 도시하지 않은 소스 영역과 드레인 영역 사이를 전자의 고속 이동이 가능해지고, 고속 동작의 스위칭 소자를 실현할 수 있다.
pFET 영역은, n형 제 1 장벽층의 위에 형성되는 게이트 리크 방지층과, 제 2 채널층과, n형 게이트 영역과, 소스 영역 및 드레인 영역을 구비하고 있다. 게이트 리크 방지층을 형성하였기 때문에 게이트의 리크 전류를 저감할 수 있다. 또한, 게이트 리크 방지층은 생략할 수 있다. pFET 영역(3)과 nFET 영역(4)은 소자 분리 영역(12)에 의해 전기적으로 분리되어 있다.
n형 게이트 영역은, 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖고 있다. 그 때문에, 쇼트 키형 게이트에 의한 전계효과 트랜지스터와 비교하여 게이트에 인가하는 게이트 전압을 낮게 한 인핸스먼트 모드로 구동할 수 있다. 또한, n형 게이트 영역의 불순물 농도를 조정함에 의해, 트랜지스터의 임계치 전압 제어성을 높일 수 있다. n형 게이트 영역에 부전압을 인가하여 제 2 채널층에 형성되는 공핍층의 깊이를 변화시켜서, 소스·드레인 사이에 흐르는 전류(정공)를 제어한다.
이와 같이, 화합물 반도체를 이용하여 pn접합형 게이트 영역을 갖는 nFET와 pFET를 동일 기판상에 형성하였기 때문에, 리크 전류가 적고 고속 동작이 가능한 상보형 FET를 고밀도로 구성할 수 있다.
또한, pFET를 n형 제 1 장벽층의 위에 형성하는 것에 대신하여, 화합물 반도체 기판상에 우선 제 2 채널층과 n형 게이트층 등으로 이루어지는 pFET를 형성하고, n형 게이트층의 위에 n형 제 2 장벽층, 제 1 채널층, n형 제 1 장벽층 등으로 이루어지는 nFET를 형성할 수가 있다.
본 발명의 반도체 장치의 제조 방법은, 우선, 화합물 반도체 기판상에 제 1 버퍼층, 제 1 채널층, n형 제 1 장벽층, 제 2 버퍼층, p형의 제 2 채널층, 및 n형 게이트층을 순차로 적층 형성한다. 또한, n형 게이트 영역을 선택적으로 형성하여 p채널 FET용의 n형 게이트 영역을 형성하는 공정, 제 2 채널층을 선택적으로 제거하여, pFET 영역과 nFET 영역을 구획하는 공정, 표면에 절연막을 형성하는 공정을 구비하고 있다. 또한, 해당 절연막에 개구부를 형성하여 Zn 불순물을 확산시켜서 pFET용의 소스 영역과 드레인 영역과 nFET용의 게이트 영역을 동시에 형성하는 공정, pFET 영역과 nFET 영역을 분리하기 위한 소자 분리 영역을 형성하는 공정, pFET 영역에 pFET용의 소스 전극 및 드레인 전극과, nFET용의 게이트 영역에 게이트 전극을 동시에 형성하는 공정을 구비하고 있다.
그 결과, 단차부의 상단측에 pFET 영역이 형성되고, 단차부의 하단측에 nFET 영역이 형성된다. 또한, 화합물 반도체 기판(2)상에 순차로 적층하는 순번을, p형의 제 2 채널층, n형 게이트층을 우선 퇴적하고, 다음에, n형 제 2 장벽층, 제 1 채널층, n형 제 1 장벽층의 순서로 적층 형성할 수가 있다. 이 경우는, 단차부의 상단측에 nFET 영역이 형성되고, 하단측에 pFET 영역이 형성된다.
이와 같이, pFET와 nFET를 같은 공정에서 동시에 형성할 수 있기 때문에, 제조 공수의 증가를 억제하고 저비용으로 제조할 수 있다.
(제 1 실시 형태)
도 1은, 본 발명의 제 1 실시 형태에 관한 반도체 장치의 모식적인 종단면도를 도시한다. 이하, 화합물 반도체로서 Ⅲ-V속 화합물을 이용한 예에 관해 구체적으로 설명한다. 최초에 nFET 영역(4)에 관해 설명한다. 화합물 반도체 기판(2)으로서 GaAs 단결정 기판을 사용하였다. 제 1 버퍼층(5)으로서 불순물이 첨가되지 않은 논 도프의 i-GaAs층으로 하였다. n형 제 2 장벽층(8)은 n형 전하 공급층(8a)과 고저항층(8b)의 2층구조를 갖는다. n형 전하 공급층(8a)은, n형 불순물로서 Si를 1.0×1012 내지 4.0×1012atoms/㎠의 고농도로 첨가한 두께 약 3㎚의 n+AlGaAs층으로 구성되고, 고저항층(8b)은, 불순물이 첨가되지 않은 두께 약 3㎚의 i-AlGaAs층으로 구성되어 있다. 제 1 채널층(7)은, 불순물이 첨가되지 않은 두께 5㎚ 내지 15㎚의 i-InGaAs층으로 하였다. n형 전하 공급층(8a)은 제 1 채널층(7)에 전자를 공급하기 위해 마련되어 있고, 고저항층(8b)은, 그 위의 제 1 채널층(7)과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 형성되어 있다.
n형 제 1 장벽층(6)은, n형 전하 공급층(6a)이 고저항층(6b) 및 고저항층(6c)에 의해 끼여지는 3층구조로 구성되어 있다. 고저항층(6b)은, 불순물이 첨가되지 않은 두께 약 3㎚의 i-AlGaAs층에 의해 형성되어 있다. n형 전하 공급층(6a)은, n형 불순물로서 Si를 1.0×1012 내지 4.0×1012atoms/㎠의 고농도로 첨가된 두께 약 6㎚의 n+AlGaAs층에 의해 형성되어 있다. 고저항층(6c)은, n형 불순물로서 Si가 1.0×1010 내지 4.0×1011atoms/㎠의 저농도로 첨가된 두께 70㎚ 내지 200㎚의 n-AlGaAs층으로 형성되어 있다. n형 전하 공급층(6a)은, 제 1 채널층(7)에 전자를 공급하기 위해 마련되고, 고저항층(6b)은, 그 아래에 형성되는 제 1 채널층(7)과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 마련되어 있다.
p형 게이트 영역(10)은, 고저항층(6c)의 n-AlGaAs층에 Zn을 확산한 p형 영역으로 형성되어 있다. 고저항층(6c)의 윗면에는, 실리콘 질화막으로 이루어지는 절연막(9)이 형성되고, p형 게이트 영역(10)에 Zn을 확산시키기 위한 개구부가 형성되고, 그 개구부에는 게이트 전극(11)이 형성되어 있다. 게이트 전극(11)은, 티탄(Ti), 백금(Pt), 금(Au)이 순차로 적층된 금속 전극에 의해 구성되고, 그 하부의 p형 게이트 영역(10)과 오믹 콘택트가 취하여저 있다. 또한, 도 1에서 도시하고 있지 않지만, 게이트 전극(11)을 끼우도록 소스 전극과 드레인 전극이 형성되고, 고저항층(6c)과 오밍 콘택트가 취하여저 있다.
다음에, pFET 영역(3)에 관해 설명한다. pFET 영역(3)은, 고저항층(6c)까지는, nFET 영역(4)과 같은 적층 구조를 구비하고 있다. 고저항층(6c)의 위에는, 예를 들면 Si 등의 n형 불순물을 6×1018atoms/㎤ 포함하는 n+GaAs층의 캡층(26)이 형성되고, 그 위에 불순물이 첨가되지 않은 두께 10㎚ 내지 100㎚의 i-GaAs층의 제 2 버퍼층(15)이 형성되어 있다.
제 2 채널층(13)은, 제 2 버퍼층(15)의 위에 형성되고, 예를 들면 C(탄소) 등의 p형 불순물을 1×1016 내지 5×1018atoms/㎤의 농도로 첨가된 두께 30㎚ 내지 250㎚의 p-GaAs층으로 구성되어 있다. 게이트 리크 방지층(14)은, 제 2 채널층(13)의 위에 형성되고, 불순물이 첨가되지 않은 두께 0㎚ 내지 50㎚의 i-AlGaAs층에 의해 구성되어 있다. n형 게이트 영역(18)은, 게이트 리크 방지층(14)의 위에 형성되는 n형 제 1 게이트층(18a)과 n형 제 2 게이트층(18b)의 2층구조를 구비하고 있다. n형 제 1 게이트층(18a)은, Si 등의 n형 불순물을 1×1017 내지 5×1019atoms/㎤의 농도로 첨가한 두께 10㎚ 내지 50㎚의 n-InGaP로 구성되어 있다. n형 제 2 게이트층(18b)은, Si 등의 n형 불순물을 1×1017 내지 5×1019atoms/㎤의 농도로 첨가한 두께 50 내지 200㎚의 n-GaAs에 의해 구성되어 있다.
소스 영역 및 드레인 영역(16)은, n형 게이트 영역(18)을 끼우도록 이간하고 게이트 리크 방지층(14)을 관통하고, 제 2 채널층(13)의 일부 영역까지 연재되도록 형성되어 있다. 소스 영역 및 드레인 영역(16)은, 게이트 리크 방지층(14) 및 제 2 채널층(13)의 일부 영역에 불순물로서 Zn을 확산시킨 확산 영역에 의해 구성되어 있다. 제 2 버퍼층(15), 제 2 채널층(13), 게이트 리크 방지층(14) 및 n형 게이트 영역(18)의 측면과, 게이트 리크 방지층(14) 및 n형 게이트 영역(18)의 표면에는 실리콘 질화막으로 이루어지는 절연막(9)이 형성되어 있다. 절연막(9)에는 소스 영역 및 드레인 영역(16)에 Zn을 확산시키기 위한 개구부가 형성되고, 이 개구부에는 금속으로 이루어지는 소스 전극 및 드레인 전극(17)이 형성되고, 그 하부에 형성되는 소스 영역 및 드레인 영역(16)과 오믹 콘택트가 취하여저 있다.
소자 분리 영역(12)은, pFET 영역(3)과 nFET 영역(4)의 경계 영역이고, n형 제 2 장벽, 제 1 채널층(7) 및 n형 제 1 장벽을 관통하도록 형성되어 있다. 소자 분리 영역(12)은, B(붕소)를 이온 주입하여 형성하였다.
이상과 같이, pFET 영역(3)에 pn접합형 게이트를 갖는 p채널 FET를, nFET 영역에 pn접합형 게이트를 갖는 n채널 FET를 형성하였다. 이에 의해, 양 FET, 특히 p채널 FET를 인핸스 모드로 동작시킬 수 있고, 리크 전류를 저감한 고속 동작의 상보형 FET를 구성할 수 있다.
(제 2 실시 형태)
도 2는, 본 발명의 제 2 실시 형태에 관한 반도체 장치(20)의 모식적인 종단면도이다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 같은 부호를 붙이고 있다.
반도체 장치(20)는, 화합물 반도체 기판(2)의 위에 형성한 pFET 영역(3)과 nFET 영역(4)이 형성되어 있다. 우선, pFET 영역(3)을 설명한다. GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, 불순물이 첨가되지 않은 GaAs로 이루어지는 제 1 버퍼층(5)이 형성되어 있다. 제 1 버퍼층(5)의 위에, n형 불순물이 첨가된 n+GaAs로 이루어지는 캡층(26)과 불순물이 첨가되지 않은 i-GaAs로 이루어지는 제 2 버퍼층(15)이 형성되어 있다. 그 위에, p형 불순물이 첨가된 p-GaAs로 이루어지는 제 2 채널층(13)이 형성되어 있다.
제 2 채널층(13)상에, 불순물이 첨가되지 않은 i-AlGaAs로 이루어지는 게이트 리크 방지층(14)이 형성되어 있다. 그 위에, n형 불순물이 첨가된 n-InGaP로 이루어지는 n형 제 1 게이트층(18a)과, n형 불순물이 첨가된 n-GaAs로 이루어지는 n형 제 2 게이트층(18b)의 2층구조의 n형 게이트 영역(18)이 형성되어 있다. 소스 영역 및 드레인 영역(16)은, n형 게이트 영역(18)을 끼우도록 이간하고 게이트 리크 방지층(14)을 관통하고, 제 2 채널층(13)의 일부 영역까지 연재되도록 형성되어 있다. 소스 영역 및 드레인 영역(16)은, 게이트 리크 방지층(14) 및 제 2 채널층(13)의 일부 영역에 불순물로서 Zn을 확산시킨 확산 영역에 의해 구성되어 있다.
제 2 버퍼층(15), 제 2 채널층(13), 게이트 리크 방지층(14) 및 n형 게이트 영역(18)의 측면과, 게이트 리크 방지층(14) 및 n형 게이트 영역(18)의 표면에는 실리콘 질화막으로 이루어지는 절연막(9)이 형성되어 있다. 절연막(9)에는 소스 영역 및 드레인 영역(16)에 Zn을 확산시키기 위한 개구부가 형성되고, 이 개구부에는 금속으로 이루어지는 소스 전극 및 드레인 전극(17)이 형성되고, 그 하부에 형성되는 소스 영역 및 드레인 영역(16)과 오믹 콘택트가 취하여저 있다. 절연막(9)은, nFET 영역(4)이 형성되지 않은 측면, 즉 제 2 버퍼층(15), 제 2 채널층(13) 및 게이트 리크 방지층(14)의 측면에도 형성되어 있다.
다음에, nFET 영역(4)을 설명한다. 화합물 반도체 기판(2)의 위에, 제 1 버퍼층(5), 제 2 버퍼층(15), 제 2 채널층(13), 게이트 리크 방지층(14), n형 제 1 게이트층(18a) 및 n형 제 2 게이트층(18b)의 적층 구조는, pFET 영역(3)과 같은 적층 구조를 구비하고 있다. 그 위에, 불순물이 첨가되지 않은 i-AlGaAs로 이루어지는 고저항층(8c)과, 고농도의 n형 불순물이 첨가된 n+AlGaAs로 이루어지는 n형 전하 공급층(8a)과, 불순물이 첨가되지 않은 i-AlGaAs로 이루어지는 고저항층(8b)의 3층구조를 갖는 n형 제 2 장벽층(8)이 형성되어 있다. 그 위에, 불순물이 첨가되지 않은 i-InGaAs로 이루어지는 제 1 채널층(7)이 형성되어 있다. 그 위에, 불순물이 첨가되지 않은 i-AlGaAs의 고저항층(6b), 고농도 n형 불순물이 첨가된 n+AlGaAs의 n형 전하 공급층(6a), n형 불순물이 첨가된 n-AlGaAs의 고저항층(6c)으로 이루어지는 3층구조의 n형 제 1 장벽층(6)이 형성되어 있다.
p형 게이트 영역(10)은, 고저항층(6c)의 n-AlGaAs층에 Zn을 확산한 p형의 영역으로 형성되어 있다. 고저항층(6c)의 윗면에는, 실리콘 질화막으로 이루어지는 절연막(9)이 형성되고, p형 게이트 영역(10)에 Zn을 확산시키기 위한 개구부가 형성되고, 그 개구부에는 게이트 전극(11)이 형성되어 있다. 게이트 전극(11)은, 티탄(Ti), 백금(Pt), 금(Au)이 순차로 적층된 금속 전극에 의해 구성되고, 그 하부의 p형 게이트 영역(10)과 오믹 콘택트가 취하여저 있다. 또한, 도 2에서 도시하고 있지 않지만, 게이트 전극(11)을 끼우도록 소스 전극과 드레인 전극이 형성되고, 고저항층(6c)과 오밍 콘택트가 취하여저 있다.
소자 분리 영역(12)은, pFET 영역(3)과 nFET 영역(4)의 경계 영역이고, n형 제 2 장벽, 제 1 채널층(7) 및 n형 제 1 장벽을 관통하도록 형성되어 있다. 또한, 소자 분리 영역(12)은, pFET 영역(3)의 측면에 형성한 절연막(9)의 표면, 및 nFET 영역(4)의 측면, 즉 제 2 버퍼층(15), 제 2 채널층(13), 게이트 리크 방지층(14), n형 게이트층(21), n형 제 2 장벽층(8), 제 1 채널층(7) 및 n형 제 1 장벽층(6)의 측면에도 형성되어 있다. 또한, 절연막(9)은 pFET 영역(3)과 nFET 영역(4)의 경계 영역에 형성한 소자 분리 영역(12)의 노출면에도 형성되어 있다.
또한, 각 층의 막두께나 불순물이 첨가되어 있는 경우의 불순물 재료, 그 농도는, 제 1 실시 형태와 마찬가지이다.
(제 3 실시 형태)
도 3 내지 도 11을 이용하여 본 발명의 제 3 실시 형태에 관한 반도체 장치(1)의 제조 방법을 설명한다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 같은 부호를 붙이고 있다.
도 3은, GaAs 단결정 기판상에 GaAs 재료를 주체로 하는 각 층을, 예를 들면 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 에피택셜 성장시킨 적층 구조를 도시하는 모식적인 종단면도이다. GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, 불순물을 첨가하지 않은 GaAs층을 에피택셜 성장시켜서 두께 약 200㎚ 정도의 제 1 버퍼층(5)을 형성한다. 그 위에, n형 불순물로서 Si를 1.0×1012 내지 4.0×1012atoms/㎠, 예를 들면 3.0×1012atoms/㎠의 고농도로 첨가한 n+AlGaAs층을 에피택셜 성장시켜서 두께 약 3㎚의 n형 전하 공급층(8a)을 형성한다. 다음에 불순물을 첨가하지 않은 i-AlGaAs층을 에피택셜 성장시켜서 두께 약 3㎚의 고저항층(8b)을 형성한다. n형 전하 공급층(8a)과 고저항층(8b)에 의해 n형 제 2 장벽층(8)을 구성한다. n형 제 2 장벽층(8)의 알루미늄의 조성비는 0.2 내지 0.3, 예를 들면 Al0.2Ga0.8As로 한다.
다음에, n형 제 2 장벽층(8)의 위에 불순물을 첨가하지 않은 i-InGaAs층을 에피택셜 성장시켜서 두께 5㎚ 내지 15㎚의 제 1 채널층(7)을 형성한다. 제 1 채널층(7)의 인듐(In)의 조성비를 0.1 내지 0.4, 예를 들면 In0.2Ga0.8As로 하고, n형 제 2 장벽층(8)보다도 밴드 갭을 좁게 한다.
다음에, 제 1 채널층(7)의 위에, 불순물을 첨가하지 않은 i-AlGaAs층을 에피택셜 성장시켜서 두께 약 2㎚의 고저항층(6b)을 형성한다. 다음에 n형 불순물로서 Si를 1.0×1012 내지 4.0×1012atoms/㎠의 고농도로 첨가한 n+AlGaAs층을 에피택셜 성장시켜서 두께 약 6㎚의 n형 전하 공급층(6a)을 형성한다. 다음에 n형 불순물로서 Si를 저농도로 첨가한 n-AlGaAs층을 에피택셜 성장시켜서 두께 70㎚ 내지 200㎚의 고저항층(6c)을 형성한다. 고저항층(6b), n형 전하 공급층(6a) 및 고저항층(6c)에 의해 n형 제 1 장벽층(6)으로 한다. n형 제 1 장벽층(6)의 알루미늄의 조성비는 0.2 내지 0.3, 예를 들면 Al0.2Ga0.8As로 하고, 제 1 채널층(7)보다도 밴드 갭을 넓게 한다.
다음에, n형 제 1 장벽층(6)의 위에 n형 불순물을 6×1018atoms/㎤ 첨가한 n+GaAs막을 에피택셜 성장시켜서 캡층(26)을 형성한다. 다음에, 불순물을 첨가하지 않은 i-GaAs층을 에피택셜 성장시켜서 두께 10㎚ 내지 100㎚의 제 2 버퍼층(15)을 형성한다.
다음에, 제 2 버퍼층(15)의 위에, 예를 들면 C 등의 p형 불순물을 1×1016 내지 5×1018atoms/㎤의 농도로 첨가한 p-GaAs층을 에피택셜 성장시켜서 두께 30㎚ 내지 250㎚의 제 2 채널층(13)을 형성한다. 다음에, 불순물을 첨가하지 않은 i-AlGaAs층을 에피택셜 성장시켜서 두께 0 내지 50㎚의 게이트 리크 방지층(14)을 형성한다. 두께가 0이란, 게이트 리크 방지층(14)은 필수의 구성이 아니기 때문이다. 게이트 리크 방지층(14)의 알루미늄의 조성비는 0.2 내지 0.3, 예를 들면 Al0.2Ga0.8As로 한다.
다음에, 게이트 리크 방지층(14) 또는 제 2 채널층(13)의 위에, Si 등의 n형 불순물을 1×1017 내지 5×1019atoms/㎤의 농도로 첨가한 n-InGaP 층을 에피택셜 성장시켜서 두께 10㎚ 내지 50㎚의 n형 제 1 게이트층(18a)을 형성한다. 다음에, Si 등의 n형 불순물을 1×1017 내지 5×1019atoms/㎤ 첨가한 n-GaAs층을 에피털셜 성장시켜서 두께 50 내지 200㎚의 n형 제 2 게이트층(18b)을 형성한다. n형 제 1 게이트층(18a)과 n형 제 2 게이트층(18b)에 의해 n형 게이트층(21)을 구성하고 있다. 또한, 이상의 에피택셜 성장은, 온도 약 600℃에 의해 행하였다.
다음에, 도 4에 도시하는 바와 같이, n형 제 2 게이트층(18b) 및 n형 제 1 게이트층(18a)을 선택적으로 에칭 제거하여, pFET 영역(3)에 n형 게이트 영역(18)을 형성한다. 포토그래피 기술 및 웨트 에칭 또는 드라이 에칭 기술을 이용하여 n형 게이트 영역(18)을 남긴다. 다음에, 도 5에 도시하는 바와 같이, 게이트 리크 방지층(14), 제 2 채널층(13), 제 2 버퍼층(15) 및 캡층(26)을 순차로 선택적으로 에칭 제거하고, 제거한 영역을 nFET 영역(4), 남긴 영역을 pFET 영역(3)으로 한다.
다음에, 도 6에 도시하는 바와 같이, 기판 윗면이 노출한 표면에 플라즈마 CVD법에 의해 실리콘 질화막으로 이루어지는 절연막(9)을 두께 100㎚ 내지 500㎚ 형성한다. 다음에, 도 7에 도시하는 바와 같이, 절연막(9)에, pFET 영역(3)의 소스 영역 및 드레인 영역 형성용의 제 1 개구부(22a, 22b)와, nFET 영역(4)의 게이트 영역 형성용의 제 1 개구부(22c)를 형성한다. 제 1 개구부(22a, 22b, 22c)는 포토 리소그래피 기술, 및, 예를 들면 RIE(Reactive Ion Etching) 기술을 이용한 이방성 에칭에 의해 형성한다.
다음에, 도 8에 도시하는 바와 같이, 절연막(9)의 제 1 개구부(22a, 22b)를 통하여 게이트 리크 방지층(14)과 제 2 채널층(13)의 두께 방향 도중까지 확산시키는 동시에, 제 1 개구부(22c)를 통하여 고저항층(6c)의 두께 방향 도중까지 확산시킨다. 이에 의해, pFET 영역(3)에 p형의 소스 영역 및 드레인 영역(16)을, nFET 영역(4)에 p형 게이트 영역(10)을 형성한다. Zn은, 디에틸징크(Zn(C2H5)2)와 아르신(AsH3)을 포함하는 가스 분위기중에서 기판을 약 600℃로 가열하고, 제 1 개구부(22a, 22b, 22c)로부터 도입 확산시킨다. 제 1 개구부(22c)의 nFET 영역(4)에서는, Zn의 확산의 깊이를 제 1 채널층(7)의 윗면부터 약 10㎚ 이상 떨어지도록 형성하는 것이 바람직하다. 또한, Zn은 이온 주입법에 의해 주입할 수도 있다.
다음에, 도 9에 도시하는 바와 같이, pFET 영역(3)과 nFET 영역(4)을 전기적으로 분리하기 위한 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은, n형 제 1 장벽층(6), 제 1 채널층(7) 및 n형 제 2 장벽층(8)의 저부에 달하는 깊이까지 형성한다. 소자 분리 영역(12)은, 예를 들면 B 이온의 이온 주입법에 의해 형성할 수가 있다.
다음에, 도 10에 도시하는 바와 같이, 기판의 표면에 금속막을 퇴적하고, 포토 리소그래피 기술 및 에칭 기술을 이용하여 선택적으로 제거하여, pFET 영역(3)의 소스 전극 및 드레인 전극(17)과, nFET 영역(4)의 게이트 전극(11)을 동시에 형성한다. 금속막은, 예를 들면 전자 빔 증착법에 의해 티탄(Ti), 백금(Pt), 금(Au)을 예를 들면 30㎚, 50㎚, 120㎚의 두께로 퇴적한다. 이에 의해, Zn을 확산시킨 p형의 소스 영역 및 드레인 영역(16)과 p형 게이트 영역(10)의 각각에서 오믹 콘택트를 취할 수 있다.
또한, 도 11에 도시하는 바와 같이, 기판 표면에 절연 재료로 이루어지는 보호막(25)을 퇴적하고, 다음에 nFET 영역(4)의 게이트 전극(11)을 끼우도록 보호막(25) 및 절연막(9)에 제 2 개구부(23)를 형성한다. 그리고, 기판 표면에 저항 가열법에 의해 금-게르마늄(AuGe) 합금을 두께 약 160㎚, 니켈(Ni)을 두께 약 40㎚ 퇴적하고, 포토 리소그래피 기술 및 에칭 기술을 이용하여 선택적으로 제거하여, 소스 전극 및 드레인 전극(24)을 형성한다. 소스 전극 및 드레인 전극(24)은 n형의 고저항층(6c)과 오믹 콘택트가 취하여저 있다. 또한, 보호막(25) 및 절연막(9)의 제 2 개구부(23)를 형성할 때에, pFET 영역(3)의 n형 게이트 영역(18)의 상부에도 동시에 개구부를 형성하고, nFET 영역(4)의 소스 전극 및 드레인 전극(24)과 동시에, pFET 영역(3)의 게이트 전극을 형성할 수가 있다.
이상 설명한 제 3 실시 형태는, 도 1에 도시하는 구조의 p채널 FET와 n채널 FET를 동시에 형성하는 제조 방법이지만, 마찬가지로 도 2에 도시하는 구조의 p채널 FET와 n채널 FET를 동시에 형성할 수가 있다.
(제 4 실시 형태)
이하, 본 발명의 제 4 실시 형태에 관한 반도체 장치(20)의 제조 방법을 설명한다. GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, GaAs층의 제 1 버퍼층(5)을 에피택셜 성장시킨다. 다음에 n형 불순물을 고농도로 첨가한 n+GaAs의 캡층(26)과 불순물을 첨가하지 않은 i-GaAs의 제 2 버퍼층(15)을 에피택셜 성장시킨다. 다음에, p형 불순물을 첨가한 p-GaAs로 이루어지는 제 2 채널층(13)과 불순물을 첨가하지 않은 i-AlGaAs로 이루어지는 게이트 리크 방지층(14)을 에피택셜 성장시킨다. 다음에, n형 불순물을 저농도로 첨가한 n-InGaP로 이루어지는 n형 제 1 게이트층(18a)과 n형 불순물을 첨가한 n-GaAs로 이루어지는 n형 제 2 게이트층(18b)을 순차로 에피택셜 성장시켜서 n형 게이트층(21)을 형성한다.
다음에, 불순물을 첨가하지 않은 i-AlGaAs로 이루어지는 고저항층(8c)과, n형 불순물을 고농도로 첨가한 n+AlGaAs로 이루어지는 n형 전하 공급층(8a)과, 불순물을 첨가하지 않은 i-AlGaAs로 이루어지는 고저항층(8b)의 n형 제 2 장벽층(8)을 형성한다. 다음에, 불순물을 첨가하지 않은 i-InGaAs의 제 1 채널층(7)을 에피택셜 성장시킨다. 다음에, 불순물을 첨가하지 않은 i-AlGaAs의 고저항층(6b), n형 불순물을 고농도로 첨가한 n+AlGaAs의 n형 전하 공급층(6a), n형 불순물을 저농도로 첨가한 n-AlGaAs의 고저항층(6c)을 순차로 에피택셜 성장시켜서 n형 제 1 장벽층(6)을 형성한다. 이상, 각 층의 막두께나 불순물을 첨가하는 경우의 첨가 재료나 첨가 농도는 상기 제 3 실시 형태와 마찬가지이다.
다음에, 소자 분리 영역(12)을 형성하여 pFET 영역(3)과 nFET 영역(4)을 전기적으로 분리하고, 다음에 pFET 영역(3)의, n형 제 1 장벽층(6), 제 1 채널층(7) 및 n형 제 2 장벽층(8)을 선택적으로 제거한다. 다음에, pFET 영역(3)의 n형 게이트층(21)을 선택적으로 제거하여 n형 제 1 게이트층(18a)과 n형 제 2 게이트층(18b)의 적층 구조를 갖는 n형 게이트 영역(18)을 형성한다.
다음에, 실리콘 질화막으로 이루어지는 절연막(9)을 n형 제 1 장벽층(6)이나 게이트 리크 방지층(14)의 표면, 및 소자 분리 영역(12)의 표면에 퇴적한다. 다음에, pFET 영역(3)의 소스 영역 및 드레인 영역 형성용, 및 nFET 영역(4)의 게이트 영역 형성용의 개구부를 형성한다. 그리고, 이 개구부로부터 Zn의 p형 불순물을 게이트 리크 방지층(14) 및 제 2 채널층(13)과 고저항층(6c)에 도입하고, pFET 영역(3)에 소스 영역 및 드레인 영역(16), nFET 영역(4)에 p형 게이트 영역(10)을 각각 동시에 형성한다.
다음에, 금속막을 퇴적하고 선택적으로 제거하여, pFET 영역(3)에 소스 전극 및 드레인 전극(17)과, nFET 영역(4)에 게이트 전극(11)을 동시에 형성한다. 그 밖에, pFET 영역(3)의 게이트 전극이나 nFET 영역(4)의 소스 전극 및 드레인 전극의 형성은, 상기 제 3 실시 형태와 마찬가지로 동시에 형성할 수가 있다. 또한, 에피택셜 성장에 의해 형성한 각 층의 불순물 농도나 막두께, Zn의 도입 확산, 소스 전극, 드레인 전극 및 게이트 전극의 조성이나 막두께는, 제 3 실시 형태의 경우와 마찬가지로 할 수 있다.
(제 5 실시예)
도 12는, 본 발명의 제 5 실시 형태에 관한 반도체 장치(30)의 모식적인 종단면도이다. 상술한 동일한 부분 또는 동일한 기능을 갖는 부분에는 같은 부호를 붙이고 있다. 또한, 후술하는 백 게이트 전극(31)을 제외하고, 각 층의 막두께나 불순물이 첨가되어 있는 경우의 불순물 재료, 그 농도는, 제 1 실시 형태와 마찬가지이다.
제 5 실시 형태에 관한 반도체 장치(30)는, 상기 제 1 실시 형태에 관한 반도체 장치(1)에 대해, pFET 영역(3)에 또한 백 게이트 전극(31)을 마련하고 있는 점에서 다르다. 이와 같이, p채널 FET에 백 게이트 전극(31)을 마련함에 의해, 상호 컨덕턴스가 높아지고, p채널 FET의 온/오프 특성을 향상시킬 수 있다.
도 12에 도시하는 바와 같이, 반도체 장치(30)는, 화합물 반도체 기판(2)의 위에 pFET 영역(3)과 nFET 영역(4)이 형성되어 있다. 또한, nFET 영역(4)은, 제 1 실시 형태에 관한 반도체 장치(1)의 nFET 영역(4)과 같은 구성이고, 여기서는 설명을 생략한다.
pFET 영역(3)에서는, GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, 불순물이 첨가되지 않은 GaAs로 이루어지는 제 1 버퍼층(5)이 형성되어 있다. 제 1 버퍼층(5)의 위에, n형 제 2 장벽층(8), 제 1 채널층(7), n형 제 1 장벽층(6), 캡층(26), 제 2 버퍼층(15), 제 2 채널층(13)이 순차로 형성되어 있다. 그리고, 제 2 채널층(13)상에는, 게이트 리크 방지층(14)이나 소스 영역 및 드레인 영역(16, 16)이 형성되어 있다. 소스 영역 및 드레인 영역(16)은, 게이트 리크 방지층(14) 및 제 2 채널층(13)의 일부 영역에 불순물로서 Zn을 확산시킨 확산 영역에 의해 구성되어 있다. 또한, 게이트 리크 방지층(14)은 생략할 수 있다. pFET 영역(3)과 nFET 영역(4)은 소자 분리 영역(12)에 의해 전기적으로 분리되어 있다.
게이트 리크 방지층(14)상에는 n형 게이트 영역(18)이 형성되어 있고, 제 2 채널층(13)에 대해 pn접합형의 전위 장벽을 갖고 있다. 그 때문에, 쇼트 키형 게이트에 의한 전계효과 트랜지스터와 비교하여 게이트에 인가하는 게이트 전압을 낮게 한 인핸스먼트 모드로 구동할 수 있다.
또한, 반도체 장치(30)의 pFET 영역(3)에서는, n형 제 1 장벽층(6)상에 백 게이트 전극(31)이 형성되어 있다. 백 게이트 전극(31)은, 예를 들면, 금-게르마늄(AuGe) 합금과 니켈(Ni)의 2층 구조로 형성할 수가 있다. 이 백 게이트 전극(31)은, 도시하지 않지만, n형 게이트 영역(18)과 전기적으로 접속된다.
이 백 게이트 전극(31)은, n채널 FET의 소스 전극 및 드레인 전극(24)을 형성할 때에 동시에 생성할 수 있기 때문에, 새로운 공정이 필요 없고, 레지스트 마스크의 추가는 불필요하다.
본 출원인은, 제 1 실시 형태에 관한 반도체 장치(1)의 p채널 FET의 Id-Vg 특성과 본 제 5 실시 형태에 관한 반도체 장치(30)의 p채널 FET의 Id-Vg 특성의 측정을 행하였다. 그 측정 결과를 도 13에 도시한다. 또한, 게이트 폭은 10㎛으로 하였다.
이 도 13으로부터, 본 제 5 실시 형태에 관한 반도체 장치(30)의 p채널 FET의 쪽이, 제 1 실시 형태에 관한 반도체 장치(1)의 p채널 FET보다도, p채널 FET의 온/오프 특성이 향상하고 있음을 알 수 있다.
예를 들면, 제 1 실시 형태에 관한 반도체 장치(1)의 p채널 FET에서는, 게이트 전압(Vg)이 0V시(온 상태)의 드레인 전류(Id)는, 4.71×10-5(A)이고, 게이트 전압(Vg)이 1V시(오프 상태) 드레인 전류(Id)는, 8.23×10-8(A)이다. 한편, 본 제 5 실시 형태에 관한 반도체 장치(30)의 p채널 FET에서는, 게이트 전압(Vg)이 0V시(온 상태)의 드레인 전류(Id)는, 5.05×10-5(A)이고, 게이트 전압(Vg)이 1V시(오프 상태)의 드레인 전류(Id)는, 1.75×10-11(A)이다.
또한, 본 제 5 실시 형태에 관한 반도체 장치(30)의 p채널 FET에서는, 제 1 실시 형태에 관한 반도체 장치(1)의 p채널 FET에 비하여, 게이트 전압(Vg)이 1.5V시의 드레인 전류(Id)는 커지고, 게이트 전압(Vg)이 -1V일 때의 드레인 전류(Id)는 작아진다.
게다가, 본 제 5 실시 형태에 관한 반도체 장치(30)의 p채널 FET에서는, 제 1 실시 형태에 관한 반도체 장치(1)의 p채널 FET에 비하여, 게이트 전압(Vg)의 변화에 대한 드레인 전류(Id)의 변화율을 크게할 수 있다.
이와 같이, p채널 FET에 백 게이트 전극(31)을 마련함에 의해, p채널 FET의 온/오프 특성을 향상시킬 수 있다.
또한, 백 게이트 전극(31)의 레이아웃 방법은 다수 생각되지만, p채널 FET의 n형 게이트 영역(18), 소스 영역 및 드레인 영역(16)이 형성된 영역의 근처에 백 게이트 전극(31)을 형성함으로써, 레이아웃에 관계없이 같은 효과를 얻을 수 있다.
다음에, 제 5 실시 형태에 관한 반도체 장치(30)의 제조 방법을 설명한다.
우선, 제 3 실시 형태와 마찬가지로, 도 3 및 도 4에서 도시하는 공정을 행한다. 또한, 이들의 공정은 제 3 실시 형태와 같기 때문에, 설명을 생략한다.
다음에, 도 14에 도시하는 바와 같이, pFET 영역(3)중 백 게이트 전극(31)(도 12 참조)이 형성되는 영역과 nFET 영역(4)에서, 게이트 리크 방지층(14), 제 2 채널층(13), 제 2 버퍼층(15) 및 캡층(26)을 순차로 선택적으로 에칭 제거한다.
다음에, 제 3 실시 형태와 마찬가지로, 도 6 내지 도 10에서 도시하는 공정을 행한다. 또한, 이들의 공정은 제 3 실시 형태와 같기 때문에, 설명을 생략한다.
다음에, 도 15에 도시하는 바와 같이, 기판 표면에 절연 재료로 이루어지는 보호막(25)을 퇴적하고, 다음에 nFET 영역(4)의 게이트 전극(11)을 끼우도록 보호막(25) 및 절연막(9)에 제 2 개구부(23)를 형성한다. 동시에, pFET 영역(3)에서는, n형 제 1 장벽층(6)의 n형의 고저항층(6c)상의 보호막(25) 및 절연막(9)에 제 3 개구부(32)를 형성한다.
그리고, 기판 표면에 저항 가열법에 의해 금-게르마늄(AuGe) 합금을 두께 약 160㎚, 니켈(Ni)을 두께 약 40㎚ 퇴적하고, 포토 리소그래피 기술 및 에칭 기술을 이용하여 선택적으로 제거하여, 소스 전극 및 드레인 전극(24)과 백 게이트 전극(31)을 동시에 형성한다. 이에 의해, 도 12에 도시하는 는 p채널 FET가 형성된다. 소스 전극 및 드레인 전극(24)은 n형의 고저항층(6c)과 오믹 콘택트가 취하여저 있다. 또한, 마찬가지로, 백 게이트 전극(31)은 n형의 고저항층(6c)과 오믹 콘택트가 취하여저 있다. 또한, 보호막(25) 및 절연막(9)의 제 2 개구부(23)를 형성할 때에, pFET 영역(3)의 n형 게이트 영역(18)의 상부에도 동시에 개구부를 형성하고, nFET 영역(4)의 소스 전극 및 드레인 전극(24)과 동시에, pFET 영역(3)의 게이트 전극을 형성할 수가 있다.
이와 같이, 백 게이트 전극(31)은, 소스 전극 및 드레인 전극(24)을 형성할 때에 동시에 형성할 수 있기 때문에, 새로운 공정이 필요 없고, 레지스트 마스크의 추가는 불필요하다.
(제 6 실시예)
도 16은, 본 발명의 제 6 실시 형태에 관한 반도체 장치(40)의 모식적인 종단면도이다. 상술한 동일한 부분 또는 동일한 기능을 갖는 부분에는 같은 부호를 붙이고 있다. 또한, 후술하는 백 게이트 전극(31) 및 n-GaAs층(41)을 제외하고, 각 층의 막두께나 불순물이 첨가되어 있는 경우의 불순물 재료, 그 농도는, 제 2 실시 형태와 마찬가지이다.
제 6 실시 형태에 관한 반도체 장치(40)는, 상기 제 2 실시 형태에 관한 반도체 장치(20)에 대해, 제 1 버퍼층(5)과 캡층(26)의 사이에 n-GaAs층(41)을 형성하고, 또한, pFET 영역(3)에서의 n-GaAs층(41)상에 백 게이트 전극(31)을 마련하고 있는 점에서 다르다. 이와 같이, p채널 FET에 백 게이트 전극(31)을 마련함에 의해, 상호 컨덕턴스가 높아지고, p채널 FET의 온/오프 특성을 향상시킬 수 있다.
도 16에 도시하는 바와 같이, 반도체 장치(40)에서는, 화합물 반도체 기판(2)의 위에 pFET 영역(3)과 nFET 영역(4)이 형성되어 있다. 또한, nFET 영역(4)은, 제 2 실시 형태에 관한 반도체 장치(10)의 nFET 영역(4)과 같은 구성이고, 여기서는 설명을 생략한다.
pFET 영역(3)에서는, GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, 불순물이 첨가되지 않은 GaAs로 이루어지는 제 1 버퍼층(5)이 형성되어 있다. 그리고, 제 1 버퍼층(5)의 위에, n형 불순물로서 Si가 1.0×10 내지 4.0×1011atoms/㎠의 저농도로 첨가된 n-GaAs로 이루어지는 n-GaAs층(41)이 형성된다.
또한, 이 n-GaAs층(41)상에는, 반도체 장치(20)와 마찬가지로, 캡층(26), 제 2 버퍼층(15), 제 2 채널층(13)이 순차로 형성되어 있다. 그리고, 제 2 채널층(13)상에는, 게이트 리크 방지층(14)이나 소스 영역 및 드레인 영역(16, 16)이 형성되어 있다. 소스 영역 및 드레인 영역(16)은, 게이트 리크 방지층(14) 및 제 2 채널층(13)의 일부 영역에 불순물로서 Zn을 확산시킨 확산 영역에 의해 구성되어 있다. 또한, 게이트 리크 방지층(14)은 생략할 수 있다. pFET 영역(3)과 nFET 영역(4)은 소자 분리 영역(12)에 의해 전기적으로 분리되어 있다.
또한, 반도체 장치(40)에서는, n형 제 1 장벽층(6)상에 백 게이트 전극(31)이 형성되어 있다. 백 게이트 전극(31)은, 예를 들면, 금-게르마늄(AuGe) 합금과 니켈(Ni)의 2층 구조로 형성할 수가 있다. 이 백 게이트 전극(31)은, 도시하지 않지만, n형 게이트 영역(18)과 전기적으로 접속된다.
이와 같이, 반도체 장치(40)에서는, 반도체 장치(30)와 마찬가지로 백 게이트 전극(31)을 형성하고 있고, p채널 FET의 온/오프 특성을 향상시킬 수 있다.
다음에, 제 6 실시 형태에 관한 반도체 장치(40)의 제조 방법을 설명한다.
우선, GaAs 단결정으로 이루어지는 화합물 반도체 기판(2)의 위에, GaAs층의 제 1 버퍼층(5)을 에피택셜 성장시킨다. 다음에, n형 불순물로서 Si가 1.0×1010 내지 4.0×1011atoms/㎠의 저농도로 첨가된 n-GaAs로 이루어지는 n-GaAs층(41)을 에피택셜 성장시킨다. 그 후, 제 4 실시예와 마찬가지로, 캡층(26), 제 2 버퍼층(15), 제 2 채널층(13), 게이트 리크 방지층(14)을 순차로 에피택셜 성장시키고, 그 후, n형 제 1 게이트층(18a)과 n형 제 2 게이트층(18b)을 순차로 에피택셜 성장시켜서 n형 게이트층(21)을 형성한다.
다음에, 제 4 실시예와 마찬가지로, 저항층(8b)과, n형 전하 공급층(8a)과, n형 제 2 장벽층(8), 제 1 채널층(7), n형 제 1 장벽층(6)을 형성하고, 소자 분리 영역(12)을 형성하여 pFET 영역(3)과 nFET 영역(4)을 전기적으로 분리한다.
다음에, pFET 영역(3)의, n형 제 1 장벽층(6), 제 1 채널층(7) 및 n형 제 2 장벽층(8)을 선택적으로 제거한다. 또한, pFET 영역(3)의 백 게이트 전극 형성 영역상의 게이트 리크 방지층(14), 제 2 채널층(13), 제 2 버퍼층(15), 캡층(26)을 선택적으로 제거한다.
다음에, 제 4 실시예와 마찬가지로, n형 게이트 영역(18)을 형성하고, 실리콘 질화막으로 이루어지는 절연막(9)을 n형 제 1 장벽층(6)이나 게이트 리크 방지층(14)의 표면, n-GaAs층(41)의 표면, 및 소자 분리 영역(12)의 표면에 퇴적한다. 다음에, 제 4 실시예와 마찬가지로, 절연막(9)을 선택적으로 개구하여 개구부를 형성하고, 이 개구부로부터 Zn의 p형 도펀트를 도입하여, pFET 영역(3)에 소스 영역 및 드레인 영역(16), nFET 영역(4)에 p형 게이트 영역(10)을 각각 동시에 형성한다. 다음에, 제 4 실시예와 마찬가지로, 금속막을 퇴적하고 선택적으로 제거하여, pFET 영역(3)에 소스 전극 및 드레인 전극(17)과, nFET 영역(4)에 게이트 전극(11)을 동시에 형성한다.
다음에, 기판 표면에 절연 재료로 이루어지는 보호막(25)을 퇴적하고, nFET 영역(4)의 게이트 전극(11)을 끼우도록 보호막(25) 및 절연막(9)에 제 2 개구부(23)를 형성한다. 동시에, pFET 영역(3)에서는, n형 제 1 장벽층(6)의 n형의 고저항층(6c)상의 보호막(25) 및 절연막(9)에 제 3 개구부(32)를 형성한다.
그리고, 기판 표면에 저항 가열법에 의해 금-게르마늄(AuGe) 합금을 두께 약 160㎚, 니켈(Ni)을 두께 약 40㎚ 퇴적하고, 포토 리소그래피 기술 및 에칭 기술을 이용하여 선택적으로 제거하여, 소스 전극 및 드레인 전극(24)과 백 게이트 전극(31)을 동시에 형성한다. 이에 의해, 도 16에 도시하는 는 p채널 FET가 형성된다. 소스 전극 및 드레인 전극(24)은 n형의 고저항층(6c)과 오믹 콘택트가 취하여저 있다. 또한, 마찬가지로, 백 게이트 전극(31)은 n형의 고저항층(6c)과 오믹 콘택트가 취하여저 있다. 또한, 보호막(25) 및 절연막(9)의 제 2 개구부(23)를 형성할 때에, pFET 영역(3)의 n형 게이트 영역(18)의 상부에도 동시에 개구부를 형성하고, nFET 영역(4)의 소스 전극 및 드레인 전극(24)과 동시에, pFET 영역(3)의 게이트 전극을 형성할 수가 있다.
이상과 같이, 본 발명의 반도체 장치(1, 20, 30, 40)의 제조 방법에 의하면, 화합물 반도체 기판(2)상에 p채널 FET와 n채널 FET를 동시에 형성할 수가 있다. 게다가, p채널 FET의 p형의 제 2 채널층(13)에 대해 n형 게이트 영역(18)으로 하고, 또한 n채널 FET의 n형 제 1 장벽층(6)에 대해 p형 게이트 영역(10)으로 하는 pn접합형의 게이트 영역을 동시에 형성할 수가 있다. 즉, 인핸스먼트 모드의 상보형 FET를 동시에 구성할 수 있기 때문에, 리크 전류를 감소시킨 고속 동작이 가능한 상보형 FET를 하나의 화합물 반도체 기판에 고밀도로 제조하는 것이 가능해진다.
본 출원은 JP2009-180653호(2009.08.03) 및 JP2010-031710GH(2010.02.16)의 우선권주장출원이다.
이상 본 발명을 상기 실시예에 입각하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 특허청구의 범위의 각 청구항의 발명의 범위 내에서 당업자라면 행할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

Claims (12)

  1. 반도체 장치에 있어서,
    화합물 반도체 기판과,
    상기 화합물 반도체 기판의 위에 형성되고, 제 1 채널층과, 상기 제 1 채널층에 헤테로 접합하고, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 1 장벽층과, 상기 n형의 제 1 장벽층에 대해 pn접합형의 전위 장벽을 갖는 p형의 게이트 영역을 구비하는 n채널 전계효과 트랜지스터 영역과,
    상기 n형의 제 1 장벽층의 위에 형성되고, p형의 제 2 채널층과, 게이트 리크 방지층과, 상기 p형의 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖는 n형의 게이트 영역을 포함하는 p채널 전계효과 트랜지스터 영역으로 구성되고,
    상기 p형의 제 2 채널층에는, Zn의 확산층으로 이루어지는 p형의 소스 영역과 드레인 영역이, 상기 n형의 게이트 영역을 끼우도록 서로 이간하여 형성되고,
    상기 제 1 채널층은, 불순물이 첨가되지 않은 i-InGaAs층이고,
    상기 n형의 제 1 장벽층은, 상기 제 1 채널층의 측부터 차례로, 상기 제 1 채널층과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 마련된 불순물이 첨가되지 않은 제 1 고저항층으로서의 i-AlGaAs층, 상기 제 1 채널층에 전자를 공급하기 위해 마련된 n형 불순물이 첨가된 n형 전하 공급층으로서의 n+AlGaAs층, n형 불순물이 첨가된 제 2 고저항층으로서의 n-AlGaAs층의 순서로 적층하여 형성되고,
    상기 p형의 게이트 영역은, 상기 제 2 고저항층에 Zn을 확산한 p형 영역으로 형성되고,
    상기 p형의 제 2 채널층은, 상기 n형의 제 1 장벽층의 위에 형성된 n형 불순물을 포함하는 캡층으로서의 n+GaAs층과 그 위에 형성된 버퍼층으로서의 불순물이 첨가되지 않은 i-GaAs층과의 위에 형성된, p형 불순물이 첨가된 p-GaAs층으로 구성되고,
    상기 게이트 리크 방지층은, 상기 p형의 제 2 채널층과 상기 n형의 게이트 영역과의 사이에, 불순물이 첨가되지 않은 i-AlGaAs층에 의해 형성되고,
    상기 n형의 게이트 영역은, n형 불순물을 첨가한 n-InGaP로 구성된 n형 제 1 게이트층과, n형 불순물을 첨가한 n-GaAs를 상기 n형 제 1 게이트층의 위에 적층하여 구성된 n형 제 2 게이트층과의 2층 구조를 구비하고,
    상기 p형의 소스 영역과 드레인 영역은, 상기 게이트 리크 방지층을 관통하고, 상기 제 2 채널층의 일부 영역까지 연재되도록, Zn을 확산시킨 확산 영역에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 화합물 반도체 기판과 상기 제 1 채널층과의 사이에, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 2 장벽층이 형성되어 있고,
    상기 n형의 제 2 장벽층은, 상기 화합물 반도체 기판의 측부터 차례로, 상기 제 1 채널층에 전자를 공급하기 위해 마련된 n형 불순물이 첨가된 n형 전하 공급층으로서의 n+AlGaAs층, 상기 제 1 채널층과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 마련된 불순물이 첨가되지 않은 제 3 고저항층으로서의 i-AlGaAs층의 순서로 적층하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 p채널 전계효과 트랜지스터 영역에는, 상기 n형의 제 1 장벽층상에 백 게이트 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 화합물 반도체 기판과,
    상기 화합물 반도체 기판상에 형성되고, p형의 제 2 채널층과, 게이트 리크 방지층과, 상기 p형의 제 2 채널층에 대해 pn접합형의 전위 장벽을 갖는 n형의 게이트 영역을 포함하는 p채널 전계효과 트랜지스터 영역과,
    상기 p형의 제 2 채널층의 위에 형성되고, 제 1 채널층과, 상기 제 1 채널층에 헤테로 접합하고, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 1 장벽층과, 상기 n형의 제 1 장벽층에 대해 pn접합형의 전위 장벽을 갖는 p형의 게이트 영역을 구비하는 n채널 전계효과 트랜지스터 영역으로 구성되고,
    상기 p형의 제 2 채널층에는, Zn의 확산층으로 이루어지는 p형의 소스 영역과 드레인 영역이, 상기 n형의 게이트 영역을 끼우도록 서로 이간하여 형성되고,
    상기 p형의 제 2 채널층은, p형 불순물이 첨가된 p-GaAs층으로 구성되고,
    상기 게이트 리크 방지층은, 상기 p형의 제 2 채널층과 상기 n형의 게이트 영역과의 사이에, 불순물이 첨가되지 않은 i-AlGaAs층에 의해 형성되고,
    상기 n형의 게이트 영역은, n형 불순물을 첨가한 n-InGaP로 구성된 n형 제 1 게이트층과, n형 불순물을 첨가한 n-GaAs를 상기 n형 제 1 게이트층의 위에 적층하여 구성된 n형 제 2 게이트층과의 2층 구조의 일부로 구성되고,
    상기 p형의 소스 영역과 드레인 영역은, 상기 게이트 리크 방지층을 관통하고, 상기 제 2 채널층의 일부 영역까지 연재되도록, Zn을 확산시킨 확산 영역에 의해 구성되어 있고,
    상기 제 1 채널층은, 상기 n형 제 2 게이트층의 위에 형성된 불순물이 첨가되지 않은 i-InGaAs층이고,
    상기 n형의 제 1 장벽층은, 상기 제 1 채널층의 측부터 차례로, 상기 제 1 채널층과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 마련된 불순물이 첨가되지 않은 제 1 고저항층으로서의 i-AlGaAs층, 상기 제 1 채널층에 전자를 공급하기 위해 마련된 n형 불순물이 첨가된 n형 전하 공급층으로서의 n+AlGaAs층, n형 불순물이 첨가된 제 2 고저항층으로서의 n-AlGaAs층의 순서로 적층하여 형성되고,
    상기 p형의 게이트 영역은, 상기 제 2 고저항층에 Zn을 확산한 p형 영역으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 n형 제 2 게이트층과 상기 제 1 채널층과의 사이에, 상기 제 1 채널층에 n형의 전하를 공급하는 n형의 제 2 장벽층이 형성되어 있고,
    상기 n형의 제 2 장벽층은, 상기 n형 제 2 게이트층의 측부터 차례로, 상기 제 1 채널층에 전자를 공급하기 위해 마련된 n형 불순물이 첨가된 n형 전하 공급층으로서의 n+AlGaAs층, 상기 제 1 채널층과의 사이에 양호한 헤테로 접합 계면을 얻기 위해 마련된 불순물이 첨가되지 않은 제 3 고저항층으로서의 i-AlGaAs층의 순서로 적층하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 p채널 전계효과 트랜지스터 영역에는, 상기 화합물 반도체 기판과 상기 p형의 제 2 채널층과의 사이에 상기 화합물 반도체 기판의 측부터 차례로, 버퍼층, n-GaAs층, 캡층이 적층되어 있고, 당해 n-GaAs층상에 백 게이트 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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