CN101989601A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101989601A
CN101989601A CN2010102395394A CN201010239539A CN101989601A CN 101989601 A CN101989601 A CN 101989601A CN 2010102395394 A CN2010102395394 A CN 2010102395394A CN 201010239539 A CN201010239539 A CN 201010239539A CN 101989601 A CN101989601 A CN 101989601A
Authority
CN
China
Prior art keywords
type
layer
field effect
channel
effect transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102395394A
Other languages
English (en)
Other versions
CN101989601B (zh
Inventor
玉利慎一
中村光宏
胁园幸二
西田知矢
指宿勇二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101989601A publication Critical patent/CN101989601A/zh
Application granted granted Critical
Publication of CN101989601B publication Critical patent/CN101989601B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了半导体装置及其制造方法。半导体装置包括化合物半导体基板、n-沟道场效晶体管区域以及p-沟道场效晶体管区域。n-沟道场效晶体管区域形成在化合物半导体基板上并且包括：第一沟道层；n型第一势垒层，与第一沟道层形成异质结并且供应n型电荷到第一沟道层；及p型栅极区域，具有相对于n型第一势垒层的pn结型势垒。p-沟道场效晶体管区域形成在化合物半导体基板上并且包括：p型第二沟道层；以及n型栅极区域，具有相对于p型第二沟道层的pn结型势垒。

Description

半导体装置及其制造方法
技术领域
本发明涉及化合物半导体场效晶体管，并具体地涉及包括形成在同一化合物半导体基板上的n型高电子迁移率晶体管和p型场效晶体管的半导体装置。
背景技术
具有材料例如为GaAs的化合物半导体层的场效晶体管具有高电子迁移率以及所希望的频率特性，因此已经以n-沟道的形式广泛应用于诸如移动电话中的高频区域应用。目前用于高频带的n-沟道FET(场效晶体管)是高电子迁移率晶体管(HEMT)。已经知道的是，其变形赝高电子迁移率晶体管(PHEMT；赝HEMT)在外延生长中能够容许一定程度的晶格失配，因此实现了较高的电子迁移率。也已经知道了在栅极部分形成PN结的JPHEMT(结型赝HEMT)(例如，见JP-A-11-150264)。在JPHEMT中，大的正电压施加给栅极以减小形成在沟道层中的载流子耗尽区，由此减少沟道层的寄生电阻成分。
随着向高性能n-沟道FET的发展，需要提高集成度，这就需要发展采用化合物半导体的互补元件。离子注入是在化合物半导体上同时形成n-沟道FET和p-沟道FET的常规技术。在该技术中，n-沟道形成区域和p-沟道形成区域通过将p型掺杂剂和n-型掺杂剂选择性注入到同一基板中而形成。然而，离子注入技术需要在离子注入后进行至少800℃的高温退火，以激活注入的掺杂剂。
JP-A-61-67275描述了在化合物半导体上同时形成n-沟道FET和p-沟道FET的方法。根据该公开，采用二维电子气作为载流子的n-沟道型异质结场效晶体管和采用二维空穴气作为载流子的p-沟道型异质结场效晶体管形成在GaAs的化合物半导体基板上。n-沟道型异质结场效晶体管包括非掺杂GaAs层、非掺杂的AlGaAs层、n型杂质掺杂的AlGaAs层和n型杂质掺杂的GaAs层。每一层都采用外延生长法来层叠。n型杂质掺杂的AlGaAs层具有铝或钛/铂/金的栅极电极。n型杂质掺杂的GaAs层具有金-锗/金的源极电极和漏极电极。p-沟道型异质结场效晶体管包括非掺杂的GaAs层、非掺杂的AlGaAs层、p型杂质掺杂的AlGaAs层和p型杂质掺杂的GaAs层，均采用外延生长法层叠在层叠结构上。p型杂质掺杂的AlGaAs层具有Al或钛/铂/金的栅极电极。金/锌/金的源极电极和漏极电极形成在p型杂质掺杂的GaAs层上。
发明内容
对HEMT应用离子注入技术需要在杂质掺杂后进行至少800℃的热处理。然而，因为异质结在约600℃的温度下采用外延生长法形成，所以800℃或更高的退火温度导致化合物组成元素或杂质元素的互扩散发生在异质结界面处，使得难以实现所希望的异质结。
JP-A-61-67275中描述的场效晶体管的栅极为肖特基势垒型。因此，难以控制阈值电压，或者难以以增强模式操作p-沟道场效晶体管。这出现了在同一基板上形成n-沟道场效晶体管和p-沟道场效晶体管时实现泄漏电流减小的互补晶体管的问题。
本发明针对于前述的和其它的有关传统方法和装置的问题。
根据本发明的实施例，所提供的半导体装置包括：化合物半导体基板；n-沟道场效晶体管区域；以及p-沟道场效晶体管区域。n-沟道场效晶体管区域形成在化合物半导体基板上并且包括：第一沟道层；n型第一势垒层，与第一沟道层形成异质结并且供应n型电荷到第一沟道层；及p型栅极区域，具有相对于n型第一势垒层的pn结型势垒。p-沟道场效晶体管区域形成在化合物半导体基板上并且包括：p型第二沟道层；和n型栅极区域，具有相对于p型第二沟道层的pn结型势垒。
根据本发明实施例的半导体装置可以构造为，p-沟道场效晶体管区域是包括在化合物半导体基板上依次层叠的第一沟道层、n型第一势垒层和第二沟道层的区域。
根据本发明实施例的半导体装置可以构造为，n-沟道场效晶体管区域是这样的区域，其包括在化合物半导体基板上依次层叠的p型第二沟道层、与n型栅极区域同时形成的n型栅极层、第一沟道层、以及n型第一势垒层。
根据本发明实施例的半导体装置可以构造为还包括n型栅极区域和p型第二沟道层之间的栅极泄露防止层。
根据本发明实施例的半导体装置可以构造为，p型第二沟道层包括形成为Zn扩散层的p型源极区域和漏极区域，p型源极和漏极区域形通过其间的n型栅极区域而彼此隔开。
根据本发明实施例的半导体装置可以构造为还包括n型第二势垒层，该n型第二势垒层形成在化合物半导体基板和第一沟道层之间并且供应n型电荷到第一沟道层。
根据本发明实施例的半导体装置可以构造为，p-沟道场效晶体管区域包括背栅电极。
根据本发明实施例的半导体装置可以构造为，p-沟道场效晶体管的背栅电极形成在n型第一势垒层上。
根据本发明的另一个实施例，所提供的半导体装置的制造方法包括如下步骤：通过在化合物半导体基板上依次外延生长第一缓冲层、第一沟道层、n型第一势垒层、第二缓冲层、p型第二沟道层和n型栅极层而形成多层膜；选择性去除n型栅极层，以形成p-沟道场效晶体管的n型栅极区域；选择性去除p型第二沟道层，以设置p-沟道场效晶体管区域和n-沟道场效晶体管区域，在该p-沟道场效晶体管区域中p型第二沟道层和n型栅极区域保留，在该n-沟道场效晶体管区域中n型第一势垒层保留；在p-沟道场效晶体管区域和n-沟道场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过绝缘膜的第一开口部分；经由第一开口部分扩散Zn杂质，以同时形成p-沟道场效晶体管的源极区域和漏极区域以及n-沟道场效晶体管的栅极区域；形成元件隔离区域，以使p-沟道场效晶体管区域和n-沟道场效晶体管区域彼此电隔离；以及在p-沟道场效晶体管的源极区域和漏极区域中以及n-沟道场效晶体管的栅极区域中形成金属电极。
根据本发明实施例的半导体装置制造方法可以还包括下面的步骤：当在n-沟道场效晶体管的源极区域和漏极区域中形成金属电极时，同时在n型第一势垒层上形成p-沟道场效晶体管的背栅电极。
根据本发明的又一个实施例，所提供的半导体装置制造方法包括如下步骤：通过在化合物半导体基板上依次外延生长第一缓冲层、p型第二沟道层、n型栅极层、n型第二势垒层、第一沟道层和n型第一势垒层而形成多层膜；形成元件隔离区域，以使p-沟道场效晶体管区域和n-沟道场效晶体管区域彼此电隔离；选择性去除p-沟道场效晶体管区域的n型第一势垒层、第一沟道层和n型第二势垒层；选择性去除p-沟道场效晶体管区域的n型栅极层，以形成p-沟道场效晶体管的n型栅极区域；在p-沟道场效晶体管区域和n-沟道场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过绝缘膜的开口部分；经由开口部分扩散Zn杂质，以同时形成p-沟道场效晶体管的源极区域和漏极区域以及n-沟道场效晶体管的栅极区域；以及在p-沟道场效晶体管的源极区域和漏极区域中以及在n-沟道场效晶体管的栅极区域中形成金属电极。
根据本发明实施例的半导体装置制造方法可以还包括下面的步骤：当在n-沟道场效晶体管的源极和漏极区域中形成金属电极时，同时在第一缓冲层上形成p-沟道场效晶体管的背栅电极。
在根据本发明实施例的半导体装置中，n-沟道高电子迁移率晶体管和p-沟道场效晶体管形成在同一化合物半导体基板上。n-沟道场效晶体管包括：第一沟道层；n型第一势垒层，与第一沟道层形成异质结并且供应n型电荷到第一沟道层；以及p型栅极区域，具有相对于n型第一势垒层的pn结型势垒。p-沟道场效晶体管包括：p型第二沟道层；以及n型栅极区域，具有相对于p型第二沟道层的pn结型势垒。因为每个晶体管的栅极区域具有pn结型势垒，所以导通电压可以增加为大于肖特基势垒。此外，可以容易地实现对阈值电压的控制以及以增强模式运行，并同时减少反向栅极泄漏电流。
附图说明
图1是根据本发明实施例的半导体装置的示意性纵向截面图。
图2是根据本发明另一个实施例的半导体装置的示意性纵向截面图。
图3是示出根据本发明实施例的半导体装置制造方法的示意图。
图4是示出根据本发明实施例的半导体装置制造方法的示意图。
图5是示出根据本发明实施例的半导体装置制造方法的示意图。
图6是示出根据本发明实施例的半导体装置制造方法的示意图。
图7是示出根据本发明实施例的半导体装置制造方法的示意图。
图8是示出根据本发明实施例的半导体装置制造方法的示意图。
图9是示出根据本发明实施例的半导体装置制造方法的示意图。
图10是示出根据本发明实施例的半导体装置制造方法的示意图。
图11是示出根据本发明实施例的半导体装置制造方法的示意图。
图12是根据本发明又一个实施例的半导体装置的示意性纵向截面图。
图13是示出根据本发明又一个实施例的半导体装置的特性的示意图。
图14是示出根据本发明又一个实施例的半导体装置的制造方法的示意图。
图15是示出根据本发明又一个实施例的半导体装置的制造方法的示意图。
图16是根据本发明再一个实施例的半导体装置的示意性纵向截面图。
具体实施方式
根据本发明实施例的半导体装置包括在单个化合物半导体基板上的p-沟道场效晶体管形成区域(在下文称为″pFET区域″)和n-沟道场效晶体管形成区域(在下文称为″nFET区域″)。
nFET区域包括化合物半导体基板上的n型第二势垒层、第一沟道层、n型第一势垒层、形成在n型第一势垒层上的p型栅极区域、和栅极电极。n型第二势垒层可以省略。
n型第二势垒层和第一沟道层之间的界面以及第一沟道层和n型第一势垒层之间的界面是异质结界面。n型第一势垒层和n型第二势垒层的带隙宽于第一沟道层。pn结型势垒存在于n型第一势垒层和p型栅极区域之间。基于pn结的势垒的内建电压高于肖特基势垒。因此，可以给p型栅极区域施加更高的正电压。给p型栅极区域施加正电压在第一沟道层和n型第一势垒层或n型第二势垒层之间的界面处产生势阱。从n型第一势垒层或n型第二势垒层供应到势阱的电子的行为类似于高迁移率二维电子气。因此，电子能够在源极区域和漏极区域(未示出)之间高速运动，并且可以实现快速运行的开关元件。
pFET区域包括n型第一势垒层上的栅极泄露防止层、第二沟道层、n型栅极区域、以及源极区域和漏极区域。栅极泄漏电流可以通过提供栅极泄露防止层而减小。栅极泄露防止层可以省略。pFET区域3和nFET区域4通过元件隔离区域12而彼此电隔离。
n型栅极区域相对于第二沟道层具有pn结型势垒，从而能够以增强模式驱动，其中施加给栅极的栅极电压低于肖特基型栅极场效晶体管的栅极电压。此外，通过调整n型栅极区域的杂质浓度，可以改善晶体管阈值电压的可控性。负电压施加给n型栅极区域，以改变形成在第二沟道层中的耗尽层的深度，由此控制在源极和漏极之间流动的电流(空穴)。
因为具有pn结型栅极区域的nFET和pFET采用化合物半导体形成在同一基板上，所以可以以高密度形成具有减小的泄漏电流且能高速运行的互补FET。
代替在n型第一势垒层上形成pFET，包括诸如第二沟道层和n型栅极层的各层的pFET可以首先形成在化合物半导体基板上，然后包括诸如n型第二势垒层、第一沟道层和n型第一势垒层的各层的nFET形成在n型栅极层上。
本发明实施例的半导体装置制造方法包括如下步骤：在化合物半导体基板上依次层叠第一缓冲层、第一沟道层、n型第一势垒层、第二缓冲层、p型第二沟道层和n型栅极层；选择性形成n型栅极区域以形成p-沟道FET的n型栅极区域；选择性去除第二沟道层以布置pFET区域和nFET区域；在表面上形成绝缘膜。该方法还包括如下步骤：形成穿过绝缘膜的开口部分并扩散Zn杂质以同时形成pFET的源极区域和漏极区域以及nFET的栅极区域；形成元件隔离区域以使pFET区域和nFET区域彼此隔离；以及同时形成pFET区域中的pFET源极电极和漏极电极以及nFET栅极区域中的栅极电极。
因此，pFET区域和nFET区域分别形成在台阶形产品的上部和下部。对于化合物半导体基板2上的层叠次序，p型第二沟道层和n型栅极层可以在依次层叠n型第二势垒层、第一沟道层和n型第一势垒层之前沉积。在此情况下，nFET区域和pFET区域分别形成在台阶形产品的上部和下部。
因为pFET和nFET可以在同一步骤中同时形成，所以可以减少制造的步骤数，从而降低制造成本。
第一实施例
图1是根据本发明第一实施例的半导体装置的示意性纵向截面图。下面的详细描述给出III-V族化合物用于化合物半导体的情形。首先，描述nFET区域4。GaAs单晶基板用作化合物半导体基板2。第一缓冲层5是没有杂质的非掺杂i-GaAs层。n型第二势垒层8具有双层结构，包括n型电荷供应层8a和高电阻层8b。n型电荷供应层8a是以1.0×1012至4.0×1012原子/cm2的高浓度掺杂n型杂质Si的n+AlGaAs层，并且厚度为约3nm。高电阻层8b是没有杂质的i-AlGaAs层，并且厚度为约3nm。第一沟道层7是没有杂质的i-InGaAs层，并且厚度为5nm至15nm。n型电荷供应层8a提供为将电子供应到第一沟道层7。高电阻层8b形成为在与上面的第一沟道层7的界面处提供所需的异质结。
n型第一势垒层6具有三层结构，包括高电阻层6b、高电阻层6c和夹设在它们之间的n型电荷供应层6a。高电阻层6b是没有杂质的i-AlGaAs层，并且厚度为约3nm。n型电荷供应层6a是以1.0×1012至4.0×1012原子/cm2的高浓度掺杂n型杂质Si的n+AlGaAs层，并且其厚度为约6nm。高电阻层6c是以1.0×1010至4.0×1011原子/cm2的低浓度掺杂n型杂质Si的n-AlGaAs层，并且其厚度为70nm至200nm。n型电荷供应层6a提供为将电子供应到第一沟道层7。高电阻层6b形成为在与下面的第一沟道层7的界面处提供所希望的异质结。
p型栅极区域10是形成在高电阻层6c的Zn扩散n-AlGaAs层中的p型区域。绝缘膜(氮化硅膜)9形成在高电阻层6c的上表面上，并且用于扩散Zn的开口部分形成为穿过绝缘膜9。栅极电极11形成在开口部分中。栅极电极11是金属电极，由依次层叠的钛(Ti)、铂(Pt)和金(Au)形成，并且与下面的p型栅极区域10具有欧姆接触。尽管图1中没有示出，但是源极电极和漏极电极形成在栅极电极11的两侧。这些电极与高电阻层6c具有欧姆接触。
下面描述pFET区域3。pFET区域3与nFET区域4具有相同的直到高电阻层6c的层叠结构。例如，包含浓度为6×1018原子/cm3的诸如Si的n型杂质的盖层(n+GaAs层)26形成在高电阻层6c上，并且在该盖层26上形成没有杂质且厚度为10nm至100nm的第二缓冲层(i-GaAs层)15。
第二沟道层13形成在第二缓冲层15上，并且是以1×1016至5×1018原子/cm3的浓度掺杂诸如C(碳)的p型杂质的p-GaAs层，厚度为30nm至250nm。栅极泄露防止层14，即没有杂质且厚度为0nm至50nm的i-AlGaAs层形成在第二沟道层13上。n型栅极区域18具有双层结构，包括在栅极泄露防止层14上的n型第一栅极层18a和n型第二栅极层18b。n型第一栅极层18a由以1×1017至5×1019原子/cm3的浓度掺杂诸如Si的n型杂质的n-InGaP形成，厚度为10nm至50nm。n型第二栅极层18b由以1×1017至5×1019原子/cm3的浓度掺杂诸如Si的n型杂质的n-GaAs形成，厚度为50nm至200nm。
源极区域和漏极区域16通过其间的n型栅极区域18而彼此隔开，并且经由栅极泄露防止层14延伸到第二沟道层13的一部分。源极区域和漏极区域16是在栅极泄露防止层14和第二沟道层13的一部分中的已经扩散了Zn杂质的扩散区域。绝缘膜(氮化硅膜)9形成在第二缓冲层15、第二沟道层13、栅极泄露防止层14和n型栅极区域18的侧表面上以及栅极泄露防止层14和n型栅极区域18的表面上。绝缘膜9具有用于在源极区域和漏极区域16中扩散Zn的开口部分，并且金属的源极电极和漏极电极17形成在开口部分中。这些电极与下面的源极区域和漏极区域16具有欧姆接触。
元件隔离区域12是pFET区域3和nFET区域4的边界区域，并且形成为通过n型第二势垒层8、第一沟道层7和n型第一势垒层6。元件隔离区域12通过离子注入B(硼)而形成。
在pFET区域3中包括pn结栅极的p-沟道FET和在nFET区域4中包括pn结栅极的n-沟道FET以上述方式形成。这样，各FET，特别是p-沟道FET可以以增强模式运行，并且可以实现具有减小的泄漏电流的快速运行的互补FET。
第二实施例
图2是根据本发明第二实施例的半导体装置20的示意性纵向截面图。相同的附图标记表示相同的构件或功能类似的构件。
半导体装置20包括形成在化合物半导体基板2上的pFET区域3和nFET区域4。首先描述pFET区域3。没有杂质的GaAs第一缓冲层5形成在GaAs单晶的化合物半导体基板2上。掺杂有n型杂质的n+GaAs盖层26和没有杂质的i-GaAs第二缓冲层15形成在第一缓冲层5上。之后形成掺杂有p型杂质的p-GaAs第二沟道层13。
没有杂质的i-AlGaAs栅极泄露防止层14形成在第二沟道层13上。在栅极泄露防止层14上形成双层结构的n型栅极区域18，包括掺杂有n型杂质的n-InGaP的n型第一栅极层18a和掺杂有n型杂质的n-GaAs的n型第二栅极层18b。源极区域和漏极区域16以其间的n型栅极区域18而彼此隔开，并且经由栅极泄露防止层14延伸到第二沟道层13的一部分。源极区域和漏极区域16是在栅极泄露防止层14和第二沟道层13的一部分中的已经扩散了Zn杂质的扩散区域。
绝缘膜(氮化硅膜)9形成在第二缓冲层15、第二沟道层13、栅极泄露防止层14和n型栅极区域18的侧表面上以及栅极泄露防止层14和n型栅极区域18的表面上。绝缘膜9具有用于在源极区域和漏极区域16中扩散Zn的开口部分，并且金属的源极电极和漏极电极17形成在开口部分中。这些电极与下面的源极区域和漏极区域16具有欧姆接触。绝缘膜9也形成在没有形成nFET区域4的侧表面上，具体地形成在第二缓冲层15、第二沟道层13和栅极泄露防止层14的侧表面上。
下面描述nFET区域4。与pFET区域3中的层叠结构一样，第一缓冲层5、第二缓冲层15、第二沟道层13、栅极泄露防止层14、n型第一栅极层18a和n型第二栅极层18b的层叠结构形成在化合物半导体基板2上。在层叠结构上形成三层结构的n型第二势垒层8，包括没有杂质的i-AlGaAs高电阻层8c、掺杂有高浓度n型杂质的n+AlGaAs的n型电荷供应层8a和没有杂质的i-AlGaAs高电阻层8b。之后形成没有杂质的i-InGaAs的第一沟道层7。在第一沟道层7上形成三层结构的n型第一势垒层6，包括没有杂质的i-AlGaAs的高电阻层6b、掺杂有高浓度n型杂质的n+AlGaAs的n型电荷供应层6a和掺杂有n型杂质的n-AlGaAs的高电阻层6c。
p型栅极区域10是n-AlGaAs高电阻层6c中的Zn扩散p型区域。绝缘膜(氮化硅膜)9形成在高电阻层6c的上表面上，并且用于在p型栅极区域10中扩散Zn的开口部分形成为穿过绝缘膜9。栅极电极11形成在开口部分中。栅极电极11为金属电极，包括依次层叠的钛(Ti)、铂(Pt)和金(Au)，并且与下面的p型栅极区域10具有欧姆接触。尽管图2中未示出，但是源极电极和漏极电极形成在栅极电极11的两侧。这些电极与高电阻层6c具有欧姆接触。
元件隔离区域12是pFET区域3和nFET区域4的边界区域，并且形成为通过n型第二势垒层8、第一沟道层7和n型第一势垒层6。元件隔离区域12也形成在于pFET区域3的侧表面上形成的绝缘膜9的表面上以及nFET区域4的侧表面上，具体地形成在第二缓冲层15、第二沟道层13、栅极泄露防止层14、n型栅极层21、n型第二势垒层8、第一沟道层7和n型第一势垒层6的侧表面上。此外，绝缘膜9也形成在于pFET区域3和nFET区域4的边界区域中形成的元件隔离区域12的暴露表面上。
每层的厚度、包含杂质的层的杂质材料以及杂质浓度与第一实施例相同。
第三实施例
下面，将参考图3至图11描述根据本发明第三实施例的半导体装置1的制造方法。相同的附图标记表示相同的构件或具有类似功能的构件。
图3是示出例如采用MOCVD(金属有机化学气相沉积)法在GaAs单晶基板上外延生长主要为GaAs材料的各层而形成的层叠结构的示意性纵向截面图。没有杂质的GaAs层外延生长在GaAs单晶的化合物半导体基板2上，以形成约200nm厚的第一缓冲层5。然后，以1.0×1012至4.0×1012原子/cm2(例如，3.0×1012原子/cm2)的高浓度掺杂n型杂质Si的n+AlGaAs层外延生长在第一缓冲层5上，以形成约3nm厚的n型电荷供应层8a。随后外延生长没有杂质的i-AlGaAs层，以形成约3nm厚的高电阻层8b。n型电荷供应层8a和高电阻层8b形成n型第二势垒层8。n型第二势垒层8中铝的组分比为0.2至0.3，例如为Al0.2Ga0.8As。
然后，没有杂质的i-InGaAs层外延生长在n型第二势垒层8上，以形成约5nm至15nm厚的第一沟道层7。第一沟道层7中铟(In)的组分比为0.1至0.4(例如为In0.2Ga0.8As)，以提供窄于n型第二势垒层8的带隙。
之后，没有杂质的i-AlGaAs层外延生长在第一沟道层7上，以形成约2nm厚的高电阻层6b。然后，外延生长以1.0×1012至4.0×1012原子/cm2的高浓度掺杂n型杂质Si的n+AlGaAs层，以形成约6nm厚的n型电荷供应层6a。然后，外延生长以低浓度掺杂n型杂质Si的n-AlGaAs层，以形成70nm至200nm厚的高电阻层6c。高电阻层6b、n型电荷供应层6a和高电阻层6c形成n型第一势垒层6。n型第一势垒层6中铝的组分比为0.2至0.3(例如为Al0.2Ga0.8As)，以提供宽于第一沟道层7的带隙。
接下来，以6×1018原子/cm3的浓度掺杂n型杂质的n+GaAs膜外延生长在n型第一势垒层6上，以形成盖层26。然后，外延生长没有杂质的i-GaAs层，以形成10nm至100nm厚的第二缓冲层15。
之后，以1×1016至5×1018原子/cm3的浓度掺杂诸如C的p型杂质的p-GaAs层外延生长在第二缓冲层15上，以形成30nm至250nm厚的第二沟道层13。随后外延生长没有杂质的i-AlGaAs层，以形成0至50nm厚的栅极泄露防止层14。厚度为零意味着栅极泄露防止层14不是必需的部件。栅极泄露防止层14中的铝的组分比为0.2至0.3，例如为Al0.2Ga0.8As。
然后，以1×1017至5×1019原子/cm3的浓度掺杂诸如Si的n型杂质的n-InGaP层外延生长在栅极泄露防止层14或第二沟道层13上，以形成10nm至50nm厚的n型第一栅极层18a。之后，外延生长以1×1017至5×1019原子/cm3的浓度掺杂有诸如Si的n型杂质的n-GaAs层，以形成50至200nm厚的n型第二栅极层18b。n型第一栅极层18a和n型第二栅极层18b形成n型栅极层21。在这些步骤中，在约600℃的温度下进行外延生长。
接下来，如图4所示，通过蚀刻选择性去除n型第二栅极层18b和n型第一栅极层18a，以在pFET区域3中形成n型栅极区域18。n型栅极区域18采用光刻技术以及湿法蚀刻或干法蚀刻而得以保持。然后，如图5所示，通过选择性蚀刻依次去除栅极泄露防止层14、第二沟道层13、第二缓冲层15、盖层26。去除的区域变为nFET区域4，而保留的区域变为pFET区域3。
接下来，如图6所示，采用等离子CVD法，绝缘膜(氮化硅膜)9以100nm至500nm的厚度形成在基板的暴露的上表面上。然后，如图7所示，pFET区域3的源极区域和漏极区域的第一开口部分22a和22b以及nFET区域4的栅极区域的第一开口部分22c形成为穿过绝缘膜9。第一开口部分22a、22b和22c通过采用光刻技术以及例如利用RIE(反应离子蚀刻)技术的各向异性蚀刻而形成。
之后，如图8所示，Zn经由绝缘膜9的第一开口部分22a和22b扩散通过栅极泄露防止层14并沿厚度方向向下进入到第二沟道层13的一部分中，并且同时经由第一开口部分22c沿厚度方向进入到高电阻层6c的一部分中。结果，p型源极区域和漏极区域16以及p型栅极区域10分别形成在pFET区域3和nFET区域4中。经由第一开口部分22a、22b和22c引入且扩散Zn是通过在包含二乙基锌(Zn(C2H5)2)和砷化三氢(AsH3)的气体环境下将基板加热到约600℃来进行的。在nFET区域4中经由第一开口部分22c扩散Zn优选进行到距第一沟道层7的上表面至少约10nm的深度。应当注意的是，Zn可以采用离子注入法注入。
接下来，如图9所示，元件隔离区域12形成为使pFET区域3和nFET区域4彼此电隔离。元件隔离区域12经由n型第一势垒层6和第一沟道层7并向下到达n型第二势垒层8的底部而形成。元件隔离区域12例如可以通过B离子的离子注入而形成。
之后，如图10所示，金属膜沉积在基板表面上并且采用光刻技术和蚀刻技术选择性去除，以同时形成pFET区域3中的源极电极和漏极电极17以及nFET区域4中的栅极电极11。例如，金属膜通过采用电子束沉积法分别以30nm、50nm、120nm的厚度沉积钛(Ti)、铂(Pt)和金(Au)而形成。结果，欧姆接触制作在Zn-扩散的p型源极区域和漏极区域16以及Zn-扩散的p型栅极区域10的每一个中。
此外，如图11所示，由绝缘材料制成的保护膜25沉积在基板表面上，并且第二开口部分23在nFET区域4中的栅极电极11两侧形成在保护膜25和绝缘膜9中。然后，金-锗(AuGe)合金和镍(Ni)采用电阻加热法分别以约160nm和约40nm的厚度沉积在基板表面上，并且采用光刻技术和蚀刻技术选择性去除，以形成源极电极和漏极电极24。源极电极和漏极电极24与n型高电阻层6c具有欧姆接触。当在保护膜25和绝缘膜9中形成第二开口部分23时，一开口部分可以同时形成在pFET区域3的n型栅极区域18上，以与nFET区域4的源极电极和漏极电极24同时形成pFET区域3的栅极电极。
第三实施例描述了同时形成图1所示结构的p-沟道FET和n-沟道FET的制造方法。然而，图2所示结构的p-沟道FET和n-沟道FET也可以以同样的方式同时形成。
第四实施例
下面描述根据本发明第四实施例的半导体装置20的制造方法。第一缓冲层(GaAs层)5外延生长在GaAs单晶的化合物半导体基板2上。随后是掺杂有高浓度n型杂质的n+GaAs盖层26和没有杂质的i-GaAs第二缓冲层15的外延生长。然后，外延生长掺杂有p型杂质的p-GaAs第二沟道层13和没有杂质的i-AlGaAs栅极泄露防止层14。之后，依次外延生长掺杂有低浓度n型杂质的n-InGaP的n型第一栅极层18a和掺杂有n型杂质的n-GaAs的n型第二栅极层18b，以形成n型栅极层21。
接下来，n型第二势垒层8形成为包括没有杂质的i-AlGaAs高电阻层8c、掺杂有高浓度n型杂质的n+AlGaAs的n型电荷供应层8a和没有杂质的i-AlGaAs高电阻层8b。随后外延生长没有杂质的i-InGaAs第一沟道层7。然后，依次外延生长没有杂质的i-AlGaAs高电阻层6b、掺杂有高浓度n型杂质的n+AlGaAs的n型电荷供应层6a和掺杂有低浓度n型杂质的n-AlGaAs的高电阻层6c，以形成n型第一势垒层6。每层的厚度、包含杂质的层的杂质材料和杂质浓度与第三实施例相同。
接下来，元件隔离区域12形成为使pFET区域3和nFET区域4彼此电隔离，并且选择性去除pFET区域3中的n型第一势垒层6、第一沟道层7和n型第二势垒层8。然后，选择性去除pFET区域3中的n型栅极层21，以形成具有n型第一栅极层18a和n型第二栅极层18b的层叠结构的n型栅极区域18。
之后，绝缘膜(氮化硅膜)9沉积在n型第一势垒层6和栅极泄露防止层14的表面上以及元件隔离区域12的表面上。然后，形成pFET区域3的源极区域和漏极区域以及nFET区域4的栅极区域的开口部分。经由开口部分，p型杂质Zn被引入到栅极泄露防止层14、第二沟道层13和高电阻层6c中。结果，源极区域和漏极区域16以及p型栅极区域10分别同时形成在pFET区域3和nFET区域4中。
然后，沉积金属膜并且选择性去除，以同时分别在pFET区域3和nFET区域4中形成源极电极和漏极电极17以及栅极电极11。与第三实施例一样，pFET区域3的栅极电极和nFET区域4的源极电极和漏极电极可以同时形成。此外，通过外延生长形成的每层的杂质浓度和厚度、Zn的引入和扩散、源极电极、漏极电极和栅极电极的组成和厚度可以与第三实施例相同。
第五实施例
图12是根据本发明第五实施例的半导体装置30的示意性纵向截面图。相同的附图标记表示相同的构件或者功能类似的构件。此外，除了稍后描述的背栅电极31外，每层的厚度、包含杂质的层的杂质材料以及杂质浓度与第一实施例相同。
根据第五实施例的半导体装置30与第一实施例的半导体装置10的区别在于，它还包括pFET区域3中的背栅电极31。在p-沟道FET中提供背栅电极31提高了跨导，因此改善了p-沟道FET的导通/截止(ON/OFF)特性。
如图12所示，半导体装置30包括化合物半导体基板2上的pFET区域3和nFET区域4。将不再描述nFET区域4，因为与根据第一实施例的半导体装置1的nFET区域4没有不同。
在pFET区域3中，没有杂质的GaAs第一缓冲层5形成在GaAs单晶的化合物半导体基板2上。n型第二势垒层8、第一沟道层7、n型第一势垒层6、盖层26、第二缓冲层15和第二沟道层13依次形成在第一缓冲层5上。栅极泄露防止层14以及源极区域和漏极区域16形成在第二沟道层13上。源极区域和漏极区域16是在栅极泄露防止层14和第二沟道层13的一部分中的Zn杂质扩散区域。可以省略栅极泄露防止层14。pFET区域3和nFET区域4通过元件隔离区域12而彼此电隔离。
n型栅极区域18形成在栅极泄露防止层14上，因此相对于第二沟道层13具有pn结型势垒。这使得可以以增强模式驱动，其中施加给栅极的栅极电压低于肖特基型栅极场效晶体管的栅极电压。
此外，在半导体装置30的pFET区域3中，背栅电极31形成在n型第一势垒层6上。背栅电极31例如可以具有金-锗(AuGe)合金和镍(Ni)的双层结构。尽管未示出，但是背栅电极31电连接到n型栅极区域18。
背栅电极31可以在形成n-沟道FET的源极电极和漏极电极24时形成。从而，不需要附加步骤，并且不需要抗蚀剂掩模。
对根据第一实施例的半导体装置1的p-沟道FET以及当前所述第五实施例的半导体装置30的p-沟道FET的Id-Vg特性进行了测试。结果如图13所示。应当注意的是，栅极宽度为10μm。
由图13可见，与第一实施例的半导体装置10的p-沟道FET相比，根据第五实施例的半导体装置30的p-沟道FET具有更好的p-沟道FET导通/截止特性。
例如，在根据第一实施例的半导体装置1的p-沟道FET中，栅极电压Vg为0V(ON状态)的漏极电流Id为4.71×10-5(A)，而栅极电压Vg为1V(OFF状态)的漏极电流Id为8.23×10-8(A)。作为对比，在根据第五实施例的半导体装置30的p-沟道FET中，栅极电压Vg为0V(ON状态)的漏极电流Id为5.05×10-5(A)，而栅极电压Vg为1V(OFF状态)的漏极电流Id为1.75×10-11(A)。
此外，与第一实施例的半导体装置1的p-沟道FET相比，根据第五实施例的半导体装置30的p-沟道FET在1.5V的栅极电压Vg下具有较高的漏极电流Id，而在-1V的栅极电压Vg下具有较低的漏极电流Id。
此外，在第五实施例的半导体装置30的p-沟道FET中，漏极电流Id以比第一实施例的半导体装置1的p-沟道FET大的变化率而随着栅极电压Vg变化。
这样，通过在p-沟道FET中提供背栅电极31，可以改善p-沟道FET的导通/截止特性。
尽管存在很多可能的背栅电极31布置方法，但是均可以获得相同的效果而与布置无关，只要背栅电极31形成为靠近p-沟道FET的形成有n型栅极区域18以及源极和漏极区域16的区域。
下面描述根据第五实施例的半导体装置30的制造方法。
首先，与第三实施例一样，进行图3和图4所示的步骤。这些步骤与第三实施例相同，因此不再描述。
如图14所示，在pFET区域3的要形成背栅电极31的区域中(见图12)以及nFET区域4中，通过选择性蚀刻依次去除栅极泄露防止层14、第二沟道层13、第二缓冲层15和盖层26。
接下来，与第三实施例中的一样，进行图6至图10所示的步骤。这些步骤与第三实施例中的相同，因此不再描述。
然后，如图15所示，绝缘材料的保护膜25沉积在基板表面上，并且第二开口部分23在nFET区域4中形成在栅极电极11两侧的保护膜25和绝缘膜9中。同时，在pFET区域3中第三开口部分32形成在于n型第一势垒层6的n型高电阻层6c上形成的保护膜25和绝缘膜9中。
然后，金-锗(AuGe)合金和镍(Ni)采用电阻加热法分别以约160nm和约40nm的厚度沉积在基板表面上，并且采用光刻技术和蚀刻技术选择性去除以同时形成源极电极和漏极电极24以及背栅电极31。结果，形成了图12所示的p-沟道FET。源极电极和漏极电极24与n型高电阻层6c具有欧姆接触。背栅电极31也与n型高电阻层6c具有欧姆接触。当在保护膜25和绝缘膜9中形成第二开口部分23时，一开口部分可以同时形成在pFET区域3的n型栅极区域18上，以与nFET区域4的源极电极和漏极电极24同时形成pFET区域3的栅极电极。
背栅电极31可以在形成源极电极和漏极电极24时形成。因此，不需要附加步骤，并且不需要抗蚀剂掩模。
第六实施例
图16是根据本发明第六实施例的半导体装置40的示意性纵向截面图。相同的附图标记表示相同的构件或者功能类似的构件。此外，除了稍后描述的背栅电极31和n-GaAs层41外，每层的厚度、包含杂质的层的杂质材料以及杂质浓度与第二实施例中的相同。
根据第六实施例的半导体装置40与根据第二实施例的半导体装置20的区别在于，n-GaAs层41形成在第一缓冲层5和盖层26之间，并且背栅电极31形成在pFET区域3中的n-GaAs层41上。在p-沟道FET中提供背栅电极31提高了跨导，从而改善了p-沟道FET的导通/截止特性。
如图16所示，半导体装置40包括形成在化合物半导体基板2上的pFET区域3和nFET区域4。将不再描述nFET区域4，因为与第二实施例的半导体装置20的nFET区域4没有不同。
在pFET区域3中，没有杂质的GaAs第一缓冲层5形成在GaAs单晶的化合物半导体基板2上。以1.0×1010至4.0×1011原子/cm2的低浓度掺杂有n型杂质Si的n-GaAs的n-GaAs层41形成在第一缓冲层5上。
与半导体装置20一样，盖层26、第二缓冲层15和第二沟道层13依次形成在n-GaAs层41上。栅极泄露防止层14以及源极区域和漏极区域16形成在第二沟道层13上。源极区域和漏极区域16是在栅极泄露防止层14和第二沟道层13的一部分中的Zn杂质扩散区域。栅极泄露防止层14可以省略。pFET区域3和nFET区域4通过元件隔离区域12而彼此电隔离。
在半导体装置40中，背栅电极31形成在n-GaAs层41上。背栅电极31例如可以具有金-锗(AuGe)合金和镍(Ni)的双层结构。尽管未示出，但是背栅电极31电连接到n型栅极区域18。
这样，半导体装置40与半导体装置30一样包括背栅电极31，因此可以改善p-沟道FET的导通/截止特性。
下面描述根据第六实施例的半导体装置40的制造方法。
首先，第一缓冲层(GaAs层)5外延生长在GaAs单晶的化合物半导体基板2上。随后外延生长以1.0×1010至4.0×1011原子/cm2的低浓度掺杂有n型杂质Si的n-GaAs的n-GaAs层41。然后，与第四实施例一样，依次外延生长盖层26、第二缓冲层15、第二沟道层13和栅极泄露防止层14，随后依次外延生长n型第一栅极层18a和n型第二栅极层18b以形成n型栅极层21。
然后，与第四实施例一样，形成n型第二势垒层8(n型电荷供应层8a、电阻层8b)、第一沟道层7和n型第一势垒层6，随后形成元件隔离区域12以使pFET区域3和nFET区域4彼此电隔离。
之后，选择性去除pFET区域3中的n型第一势垒层6、第一沟道层7和n型第二势垒层8。然后，选择性去除在pFET区域3的要形成背栅电极31的区域上的栅极泄露防止层14、第二沟道层13、第二缓冲层15和盖层26。
然后，与第四实施例一样，形成n型栅极区域18，并且绝缘膜(氮化硅膜)9沉积在n型第一势垒层6和栅极泄露防止层14的表面上以及n-GaAs层41和元件隔离区域12的表面上。与第四实施例一样，选择性去除绝缘膜9以形成开口部分，并且经由开口部分引入p型杂质Zn以同时形成pFET区域3中的源极区域和漏极区域16以及nFET区域4中的p型栅极区域10。之后，与第四实施例一样，沉积金属膜并选择性去除以同时形成pFET区域3中的源极电极和漏极电极17以及nFET区域4中的栅极电极11。
接下来，绝缘材料的保护膜25沉积在基板表面上，并且第二开口部分23在nFET区域4中形成在栅极电极11两侧的保护膜25和绝缘膜9中。同时，第三开口部分32形成在于pFET区域3中的n-GaAs层41上形成的保护膜25和绝缘膜9中。
然后，金-锗(AuGe)合金和镍(Ni)采用电阻加热法分别以约160nm和约40nm的厚度沉积在基板表面上，并且采用光刻技术和蚀刻技术选择性去除以同时形成源极电极和漏极电极24以及背栅电极31。结果，形成了图16所示的p-沟道FET。源极电极和漏极电极24与n型高电阻层6c具有欧姆接触。背栅电极31与n-GaAs层41具有欧姆接触。当在保护膜25和绝缘膜9中形成第二开口部分23时，一开口部分可以同时形成在pFET区域3的n型栅极区域18上，以与nFET区域4的源极电极和漏极电极24同时形成pFET区域3的栅极电极。
如上所述，根据本发明实施例的半导体装置1、20、30和40的制造方法能够使p-沟道FET和n-沟道FET同时形成在化合物半导体基板2上。此外，该方法能够使pn结型栅极区域通过在p-沟道FET中提供p型第二沟道层13的n型栅极区域18以及在n-沟道FET中提供n型第一势垒层6的p型栅极区域10而同时形成。具体地讲，因为该方法能够同时形成增强模式的互补FET，所以可以在单个的化合物半导体基板上以高密度制造出具有减小的泄漏电流且能高速运行的互补FET。
本申请分别包含2009年8月3日和2010年2月16日提交至日本专利局的日本优先权专利申请JP 2009-180653和JP 2010-031710中公开的相关主题事项，其全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims (12)

1.一种半导体装置，包括：
化合物半导体基板；
n-沟道场效晶体管区域，形成在所述化合物半导体基板上，并且包括：第一沟道层；n型第一势垒层，与所述第一沟道层形成异质结并且供应n型电荷到所述第一沟道层；以及p型栅极区域，具有相对于所述n型第一势垒层的pn结型势垒；以及
p-沟道场效晶体管区域，形成在所述化合物半导体基板上，并且包括：p型第二沟道层；和n型栅极区域，具有相对于所述p型第二沟道层的pn结型势垒。
2.根据权利要求1所述的半导体装置，其中所述p-沟道场效晶体管区域是包括依次层叠在所述化合物半导体基板上方的所述第一沟道层、所述n型第一势垒层和所述第二沟道层的区域。
3.根据权利要求1所述的半导体装置，其中所述n-沟道场效晶体管区域是包括依次层叠在所述化合物半导体基板上方的所述p型第二沟道层、与所述n型栅极区域同时形成的n型栅极层、所述第一沟道层、以及所述n型第一势垒层的区域。
4.根据权利要求1至3中任何一项所述的半导体装置，还包括在所述n型栅极区域和所述p型第二沟道层之间的栅极泄露防止层。
5.根据权利要求1至4中任何一项所述的半导体装置，其中所述p型第二沟道层包括形成为Zn扩散层的p型源极区域和漏极区域，所述p型源极区域和漏极区域通过位于它们之间的所述n型栅极区域而彼此隔开。
6.根据权利要求1至5中任何一项所述的半导体装置，还包括n型第二势垒层，所述n型第二势垒层形成在所述化合物半导体基板和所述第一沟道层之间并且供应n型电荷到所述第一沟道层。
7.根据权利要求1至6中任何一项所述的半导体装置，其中所述p-沟道场效晶体管区域包括背栅电极。
8.根据权利要求7所述的半导体装置，其中所述p-沟道场效晶体管区域的所述背栅电极形成在所述n型第一势垒层上。
9.一种半导体装置的制造方法，包括如下步骤：
通过在化合物半导体基板上依次外延生长第一缓冲层、第一沟道层、n型第一势垒层、第二缓冲层、p型第二沟道层和n型栅极层而形成多层膜；
选择性去除所述n型栅极层以形成p-沟道场效晶体管的n型栅极区域；
选择性去除所述p型第二沟道层以设置p-沟道场效晶体管区域和n-沟道场效晶体管区域，在所述p-沟道场效晶体管区域中所述p型第二沟道层和所述n型栅极区域保留，在所述n-沟道场效晶体管区域中所述n型第一势垒层保留；
在所述p-沟道场效晶体管区域和所述n-沟道场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过所述绝缘膜的第一开口部分；
经由所述第一开口部分扩散Zn杂质，以同时形成所述p-沟道场效晶体管的源极区域和漏极区域以及n-沟道场效晶体管的栅极区域；
形成元件隔离区域，以使所述p-沟道场效晶体管区域和所述n-沟道场效晶体管区域彼此电隔离；以及
在所述p-沟道场效晶体管的所述源极区域和漏极区域中以及在所述n-沟道场效晶体管的所述栅极区域中形成金属电极。
10.根据权利要求9所述的方法，还包括如下步骤：当在所述n-沟道场效晶体管的源极区域和漏极区域中形成金属电极时，同时在所述n型第一势垒层上形成所述p-沟道场效晶体管的背栅电极。
11.一种半导体装置的制造方法，包括如下步骤：
通过在化合物半导体基板上依次外延生长第一缓冲层、p型第二沟道层、n型栅极层、n型第二势垒层、第一沟道层和n型第一势垒层而形成多层膜；
形成元件隔离区域，以使p-沟道场效晶体管区域和n-沟道场效晶体管区域彼此电隔离；
选择性地去除所述p-沟道场效晶体管区域的所述n型第一势垒层、所述第一沟道层和所述n型第二势垒层；
选择性去除所述p-沟道场效晶体管区域的所述n型栅极层，以形成p-沟道场效晶体管的n型栅极区域；
在所述p-沟道场效晶体管区域和所述n-沟道场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过所述绝缘膜的开口部分；
经由所述开口部分扩散Zn杂质，以同时形成所述p-沟道场效晶体管的源极区域和漏极区域以及n-沟道场效晶体管的栅极区域；以及
在所述p-沟道场效晶体管的所述源极区域和漏极区域中以及在所述n-沟道场效晶体管的所述栅极区域中形成金属电极。
12.根据权利要求11所述的方法，还包括如下步骤，当在所述n-沟道场效晶体管的源极区域和漏极区域中形成金属电极时，同时在所述第一缓冲层上形成所述p-沟道场效晶体管的背栅电极。
CN2010102395394A 2009-08-03 2010-07-27 半导体装置及其制造方法 Expired - Fee Related CN101989601B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP180653/09 2009-08-03
JP2009180653 2009-08-03
JP2010031710 2010-02-16
JP031710/10 2010-02-16

Publications (2)

Publication Number Publication Date
CN101989601A true CN101989601A (zh) 2011-03-23
CN101989601B CN101989601B (zh) 2013-02-27

Family

ID=43526161

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102395394A Expired - Fee Related CN101989601B (zh) 2009-08-03 2010-07-27 半导体装置及其制造方法

Country Status (5)

Country Link
US (2) US8378389B2 (zh)
JP (1) JP5678485B2 (zh)
KR (1) KR101656531B1 (zh)
CN (1) CN101989601B (zh)
TW (1) TWI497692B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817523A (zh) * 2018-12-27 2019-05-28 泉州三安半导体科技有限公司 电荷平衡结构、具有电荷平衡结构的功率器件及制作方法
US20230170389A1 (en) * 2021-11-30 2023-06-01 Vanguard International Semiconductor Corporation High electron mobility transistor

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5678485B2 (ja) * 2009-08-03 2015-03-04 ソニー株式会社 半導体装置
JP2013048212A (ja) * 2011-07-28 2013-03-07 Sony Corp 半導体装置および半導体装置の製造方法
US8669591B2 (en) * 2011-12-27 2014-03-11 Eta Semiconductor Inc. E-mode HFET device
JP2013179116A (ja) * 2012-02-28 2013-09-09 Sony Corp 半導体装置、半導体装置の製造方法、保護素子、及び保護素子の製造方法
JP5991018B2 (ja) * 2012-05-16 2016-09-14 ソニー株式会社 半導体装置
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US20150041820A1 (en) * 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
CN105556678B (zh) * 2013-09-30 2018-04-10 Hrl实验室有限责任公司 具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管
US9437724B2 (en) * 2014-04-21 2016-09-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US9406568B2 (en) * 2014-11-21 2016-08-02 International Business Machines Corporation Semiconductor structure containing low-resistance source and drain contacts
US9299615B1 (en) * 2014-12-22 2016-03-29 International Business Machines Corporation Multiple VT in III-V FETs
CN105140270B (zh) * 2015-07-29 2018-01-09 电子科技大学 一种增强型hemt器件
TWI563654B (en) * 2015-08-26 2016-12-21 Globalwafers Co Ltd Enhancement-Mode High-Electron-Mobility Transistor Structure
WO2017095400A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Techniques for co-integrating transition metal dichalcogenide (tmdc)-based and iii-n semiconductor-based transistor devices
WO2020031636A1 (ja) * 2018-08-09 2020-02-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
CN111564487B (zh) * 2020-05-19 2022-06-21 南京大学 基于厚栅介质层电极一步成型的AlGaN/GaN MIS-HEMT器件及其制备方法
US11522077B2 (en) 2020-05-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of p-channel and n-channel E-FET III-V devices with optimization of device performance
CN114267747B (zh) * 2021-12-21 2023-06-02 河北工业大学 具有金属栅结构的Ga2O3/AlGaN/GaN日盲紫外探测器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250826A (en) * 1992-09-23 1993-10-05 Rockwell International Corporation Planar HBT-FET Device
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US6410947B1 (en) * 1999-05-19 2002-06-25 Sony Corporation Semiconductor device and process of production of same
CN1976034A (zh) * 2005-11-28 2007-06-06 国际商业机器公司 Cmos电路及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167275A (ja) 1984-09-10 1986-04-07 Fujitsu Ltd 半導体装置
JPH06101544B2 (ja) * 1985-07-15 1994-12-12 日本電信電話株式会社 相補型電界効果トランジスタおよびその製造方法
JPH06314668A (ja) * 1993-04-30 1994-11-08 Fujitsu Ltd プラズマエッチング方法及びプラズマエッチング装置
JPH0864774A (ja) * 1994-08-23 1996-03-08 Fujitsu Ltd 半導体集積回路装置の製造方法
JPH08139284A (ja) * 1994-11-04 1996-05-31 Fujitsu Ltd 半導体装置及びその製造方法
JPH09246532A (ja) * 1996-03-14 1997-09-19 Fujitsu Ltd 化合物半導体装置の製造方法
JP3137032B2 (ja) * 1997-05-14 2001-02-19 日本電気株式会社 相補型半導体装置とその製造方法
JPH11150264A (ja) 1997-09-12 1999-06-02 Sony Corp 半導体装置およびその製造方法ならびに無線通信装置
US6365925B2 (en) 1997-09-12 2002-04-02 Sony Corporation Semiconductor device
JPH1197349A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 化合物半導体装置およびその製造方法
JP2002222814A (ja) * 2001-01-23 2002-08-09 Sony Corp 半導体装置およびその製造方法
JP2008060359A (ja) * 2006-08-31 2008-03-13 Sony Corp 化合物半導体デバイス
JP5678485B2 (ja) * 2009-08-03 2015-03-04 ソニー株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250826A (en) * 1992-09-23 1993-10-05 Rockwell International Corporation Planar HBT-FET Device
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US6410947B1 (en) * 1999-05-19 2002-06-25 Sony Corporation Semiconductor device and process of production of same
CN1976034A (zh) * 2005-11-28 2007-06-06 国际商业机器公司 Cmos电路及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817523A (zh) * 2018-12-27 2019-05-28 泉州三安半导体科技有限公司 电荷平衡结构、具有电荷平衡结构的功率器件及制作方法
CN109817523B (zh) * 2018-12-27 2021-11-09 泉州三安半导体科技有限公司 电荷平衡结构、具有电荷平衡结构的功率器件及制作方法
US20230170389A1 (en) * 2021-11-30 2023-06-01 Vanguard International Semiconductor Corporation High electron mobility transistor

Also Published As

Publication number Publication date
CN101989601B (zh) 2013-02-27
TWI497692B (zh) 2015-08-21
KR101656531B1 (ko) 2016-09-09
US8575658B2 (en) 2013-11-05
US20120267684A1 (en) 2012-10-25
JP2011192952A (ja) 2011-09-29
US8378389B2 (en) 2013-02-19
JP5678485B2 (ja) 2015-03-04
US20110024798A1 (en) 2011-02-03
TW201133794A (en) 2011-10-01
KR20110014090A (ko) 2011-02-10

Similar Documents

Publication Publication Date Title
CN101989601B (zh) 半导体装置及其制造方法
US11031399B2 (en) Semiconductor device and manufacturing method of the same
US20220173235A1 (en) Breakdown Resistant HEMT Substrate and Device
US7816707B2 (en) Field-effect transistor with nitride semiconductor and method for fabricating the same
KR100642191B1 (ko) 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법
US20110147712A1 (en) Quantum well transistors with remote counter doping
US20230207636A1 (en) High Voltage Blocking III-V Semiconductor Device
US11769825B2 (en) Nitride semiconductor device and nitride semiconductor package
CN106920833B (zh) 半导体器件及其制造方法
JP2012094774A (ja) 半導体装置
CN101621079B (zh) 场效应晶体管及其制造方法和半导体装置
CN103972061A (zh) 将掺杂剂注入到iii族氮化物结构中的方法及形成的器件
US8896028B2 (en) Semiconductor device, manufacturing method thereof, protective element, and manufacturing method thereof
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
US20150021665A1 (en) Transistor having back-barrier layer and method of making the same
WO2022261819A1 (en) Nitride-based semiconductor device and method for manufacturing thereof
US20210296311A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2012023321A (ja) 半導体トランジスタおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130227

Termination date: 20210727

CF01 Termination of patent right due to non-payment of annual fee