JP2012094774A - 半導体装置 - Google Patents

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Abstract

【課題】化合物半導体上のｐ型チャネルＦＥＴにおいてオン抵抗を低くすることの可能な半導体装置を提供する。
【解決手段】化合物半導体からなる基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３とが併設されている。ｐ型チャネルＦＥＴ領域３において、チャネル層１６の下面に接するバッファ層１５が、チャネル層１６よりも広いバンドギャップを有する第２バッファ層１５Ｂだけで構成された単層構造となっている。さらに、第２バッファ層１５Ｂは、チャネル層１６と電子走行層１３との間に設けられている。
【選択図】図１０

Description

本発明は、化合物半導体系の電界効果トランジスタを含む半導体装置に関する。
ＧａＡｓ系などの化合物半導体層を持つ電界効果トランジスタは、電子移動度が高く、周波数特性が良好であることから、携帯電話などの高周波領域の分野で広く用いられている。現在、高周波数帯の用途では、ｎ型チャネルＦＥＴ（Field Effect Transistor）として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が用いられている。その他には、エピタキシャル成長によるある程度の格子不整合を許容してさらに高い電子移動度を実現する擬似格子接合高電子移動度トランジスタ（ＰＨＥＭＴ：Pseudomorphic HEMT）が用いられている。また、ゲート部にＰＮ接合を形成したＪＰＨＥＭＴ（Junction Pseudomorphic HEMT）（例えば特許文献１を参照。）なども用いられている。
このように、ｎ型チャネルＦＥＴの高性能化が進んでおり、それに加えて、現在では高集積化が求められており、化合物半導体を用いた相補型（コンプリメンタリ）素子の開発が必要となっている。
特開平１１−１５０２６４号公報
ところで、化合物半導体上に、ｎ型チャネルＦＥＴとｐ型チャネルＦＥＴを同時に形成する方法としては、例えば、まず、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長を行い、続けてｐ型チャネルＦＥＴ用のエピタキシャル結晶成長を行い、その後に、選択エッチングを行うことが考えられる。しかし、このようにしてｐ型チャネルＦＥＴを作製した場合に、ｐ型チャネルＦＥＴのキャリアであるホールでは、ｎ型チャネルＦＥＴのキャリアである電子に比べ、移動度が非常に低い。そのため、エンハンスメント型ＦＥＴを作製する場合、オン抵抗が非常に高くなるという問題がある。
オン抵抗の低減には、チャネルの厚膜化や、キャリアの高濃度化が有効である。しかし、そのようにした場合には、閾値電圧がシフトするので、エンハンスメント型ＦＥＴを作製することが困難になるという問題がある。
本発明はかかる問題点に鑑みてなされたものであり、その目的は、化合物半導体上のｐ型チャネルＦＥＴにおいてオン抵抗を低くすることの可能な半導体装置を提供することにある。
本発明の半導体装置は、化合物半導体基板の上方にｐ型チャネル電界効果トランジスタ領域を備えたものである。ｐ型チャネル電界効果トランジスタ領域は、アンドープのバッファ層と、バッファ層に接するｐ型のチャネル層と、チャネル層内に互いに離間して形成されたｐ型のソース領域およびｐ型のドレイン領域と、チャネル層の上方であって、かつソース領域とドレイン領域との間に形成されたｎ型のゲート領域とを有している。バッファ層は、チャネル層よりも広いバンドギャップを有するホール拡散抑制層を含む多層構造となっているか、または、ホール拡散抑制層だけで構成された単層構造となっている。なお、「アンドープ」とは、結晶成長の際に不純物を意図的には入れていないことを意味する。
本発明の半導体装置では、ｐ型チャネル電界効果トランジスタ領域において、チャネル層の下面に接するバッファ層が、チャネル層よりも広いバンドギャップを有するホール拡散抑制層を含む多層構造となっているか、または、ホール拡散抑制層だけで構成された単層構造となっている。これにより、バッファ層とチャネル層とのヘテロ接合界面に、価電子帯の不連続（バンドオフセット）が生じ、ｐ型チャネルＦＥＴのキャリアであるホールのバッファ層への拡散が抑制される。
本発明の半導体装置において、化合物半導体基板の上方であって、かつｐチャネル電界効果トランジスタ領域とは異なる領域に、ｎ型チャネル電界効果トランジスタ領域がさらに設けられていてもよい。この場合に、ｎ型チャネル電界効果トランジスタ領域は、例えば、アンドープの電子走行層と、電子走行層にヘテロ接合し、かつ電子走行層にｎ型の電荷を供給するｎ型の障壁層とを有するＨＥＭＴを含んでいてもよい。さらに、ｎ型チャネル電界効果トランジスタ領域は、例えば、障壁層内に形成されたｐ型のゲート領域と、障壁層に接して形成されたソース電極およびドレイン電極とを有していてもよい。
上述のように、化合物半導体基板上に、ｐ型チャネル電界効果トランジスタ領域だけでなく、ｎ型チャネル電界効果トランジスタ領域も設けた場合に、バッファ層、チャネル層およびｎ型のゲート領域が電子走行層および障壁層の上方に形成されていてもよいし、その逆に、電子走行層と化合物半導体基板との間に形成されていてもよい。ここで、バッファ層、チャネル層およびｎ型のゲート領域が電子走行層および障壁層の上方に形成されている場合に、バッファ層がホール拡散抑制層だけで構成された単層構造となっているときには、障壁層がバッファ層に接して形成されていることが好ましい。
本発明の半導体装置によれば、ホールのバッファ層への拡散を抑制するようにしたので、ｐ型チャネルＦＥＴのオン抵抗を低減することができる。その結果、ｐ型チャネルＦＥＴのオン抵抗を低減するために、チャネルの厚膜化や、キャリアの高濃度化などをする必要がなくなるので、エンハンスメント型ＦＥＴを容易に作製することが可能となる。
また、本発明の半導体装置において、化合物半導体基板上に、ｐ型チャネル電界効果トランジスタ領域だけでなく、ｎ型チャネル電界効果トランジスタ領域も設けた場合に、チャネル層と電子走行層との間にバッファ層を設けるようにしたときには、バッファ層とチャネル層とのヘテロ接合界面に形成されるバンドオフセットにより、電子走行層を介してアバランシェ降伏が起きにくくなる。これにより、ｐ型チャネルＦＥＴの耐圧を高くすることができる。その結果、アンドープのＧａＡs層などを厚膜化しなくても、ｐ型チャネルＦＥＴの耐圧を高くすることができるので、ｐ型チャネルＦＥＴとｎ型チャネルＦＥＴとの間の段差に起因する製造上の不都合（例えば、レジスト塗布時のカバーレッジや露光マージンの悪化）を最小限に抑えることができる。
また、本発明の半導体装置において、バッファ層がＩｎＧａＰもしくはＩｎＧａＡｓＰで構成された単層構造となっており、かつ障壁層がＧａＡｓもしくはＡｌＧａＡｓで構成されている場合に、バッファ層、チャネル層およびゲート層が電子走行層および障壁層の上方に形成され、かつ障壁層がバッファ層に接して形成されている場合には、エッチャントに対する選択比に高さから、バッファ層をエッチングストップ層として機能させることが可能となる。具体的には、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長を行い、続けてｐ型チャネルＦＥＴ用のエピタキシャル結晶成長を行い、その後に、選択エッチングを行うことにより、同一の化合物半導体基板上にｎ型チャネルＦＥＴとｐ型チャネルＦＥＴを同時に形成する際に、バッファ層をエッチングストップ層として機能させることが可能となる。その結果、障壁層のオーバーエッチングを抑制することが可能となるので、ｎ型チャネルＦＥＴの特性のばらつきをなくすることができる。
本発明の一実施の形態に係る半導体装置の一構成例を示す断面図である。 図１の半導体装置の領域αに対応する部分を拡大して示す断面図である。 チャネル層およびバッファ層の材料の組み合わせを示す図である。 チャネル層およびバッファ層のエネルギーバンドの一例を、比較例とともに示す図である。 図４の比較例におけるバッファ層の一構成例を示す断面図である。 ホール密度の分布のシミュレーション結果を、比較例とともに示す図である。 図６のホール密度をグラフで示す図である。 Ｖｄｓ−Ｉｄｓ特性の一例を、比較例とともに示す図である。 Ｖｇ−Ｉｄｓ特性の一例を、比較例とともに示す図である。 図１の半導体装置の一変形例を示す断面図である。 図１０の半導体装置の製造工程の一例を示す断面図である。 図１１に続く工程の一例を示す断面図である。 図１２に続く工程の一例を示す断面図である。 図１３に続く工程の一例を示す断面図である。 図１４に続く工程の一例を示す断面図である。 アバランシェ降伏について説明するための概念図である。 図１の半導体装置の他の変形例を示す断面図である。 図１７の半導体装置の一変形例を示す断面図である。
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（図１〜図１６）
ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上に
ｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層を形成した例
２．変形例（図１７、図１８）
ｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上に
ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層を形成した例
＜１．実施の形態＞
[構成]
図１は、本発明の一実施の形態に係る半導体装置１の断面構成の一例を表すものである。半導体装置１は、化合物半導体系の電界効果トランジスタを含む半導体装置であり、具体的には、図１に示したように、同一の基板１０上に、ｎ型チャネルＦＥＴの形成された領域（以下「ｎ型チャネルＦＥＴ領域２」と称する。）と、ｐ型チャネルＦＥＴの形成された領域（以下「ｐ型チャネルＦＥＴ領域３」と称する。）とを備えたものである。本実施の形態において、基板１０は、ＧａＡｓ基板である。
ｎ型チャネルＦＥＴ領域２およびｐ型チャネルＦＥＴ領域３は、ともに、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層を備えている。このエピタキシャル結晶成長層は、例えば、図１に示したように、バッファ層１１、障壁層１２、電子走行層１３および障壁層１４を基板１０側から順に備えている。なお、障壁層１２は、必要に応じて省略することができる。
バッファ層１１は、例えば、ｐ型のＡｌＧａＡｓ層である。なお、バッファ層１１は、アンドープのＧａＡｓ層であってもよい。障壁層１２は、例えば、電子供給層１２Ａと、高抵抗層１２Ｂとを基板１０側から順に積層したものである。電子供給層１２Ａは、電子走行層１３に電子を供給するためのものであり、例えば、ｎ型のＡｌＧａＡｓ層である。電子供給層１２Ａには、例えば、ｎ型不純物としてＳｉが高濃度（例えば１×１０12〜４×１０12ａｔｍｓ／ｃｍ-3）にドープされている。電子供給層１２Ａの厚さは、例えば、３ｎｍとなっている。高抵抗層１２Ｂは、電子走行層１３の基板１０側の界面に良好なヘテロ接合界面を得るために形成されたものであり、例えば、アンドープのＡｌＧａＡｓ層である。高抵抗層１２Ｂの厚さは、例えば、３ｎｍとなっている。
電子走行層１３は、例えば、アンドープのＩｎＧａＡｓ層である。電子走行層１３の厚さは、例えば、５ｎｍ〜１５ｎｍとなっている。障壁層１４は、例えば、高抵抗層１４Ａ、電子供給層１４Ｂおよび高抵抗層１４Ｃを基板１０側から順に積層したものである。高抵抗層１４Ａは、電子走行層１３の上面側の界面に良好なヘテロ接合界面を得るために形成されたものであり、例えば、アンドープのＡｌＧａＡｓ層である。高抵抗層１４Ａの厚さは、例えば、３ｎｍとなっている。電子供給層１４Ｂは、電子走行層１３に電子を供給するためのものであり、例えば、ｎ型のＡｌＧａＡｓ層である。電子供給層１４Ｂには、例えば、ｎ型不純物としてＳｉが高濃度（例えば１×１０12〜４×１０12ａｔｍｓ／ｃｍ-3）にドープされている。電子供給層１４Ｂの厚さは、例えば、６ｎｍとなっている。高抵抗層１４Ｃは、例えば、ｎ型のＡｌＧａＡｓ層である。高抵抗層１４Ｃには、例えば、ｎ型不純物としてＳｉが低濃度（例えば１×１０10〜４×１０11ａｔｍｓ／ｃｍ-3）にドープされている。高抵抗層１４Ｃの厚さは、例えば、７０ｎｍ〜２００ｎｍとなっている。
ｎ型チャネルＦＥＴ領域２は、さらに、例えば、図１に示したように、ゲート領域２１と、ゲート電極２２と、２つのソースドレイン電極２３とを備えている。なお、２つのソースドレイン電極２３のうち一方がソース電極となり、２つのソースドレイン電極２３のうち他方がドレイン電極となる。
ゲート領域２１は、高抵抗層１４Ｃの上面に埋め込まれており、例えば、高抵抗層１４Ｃのｎ型のＡｌＧａＡｓ層にＺｎを拡散することにより形成されたｐ型領域である。ゲート電極２２は、ゲート領域２１の上面に接して形成されている。ゲート電極２２は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極であり、ゲート領域２１とオーミック接触している。２つのソースドレイン電極２３は、ゲート電極２２を間にして、互いに離間して配置されている。２つのソースドレイン電極２３は、高抵抗層１４Ｃの上面のうち、ゲート領域２１を挟む２つの領域に１つずつ接して形成されている。２つのソースドレイン電極２３は、例えば、金−ゲルマニウム（ＡｕＧｅ）合金、ニッケル（Ｎｉ）が順次積層された金属電極であり、高抵抗層１４Ｃとオーミック接触している。
ｐ型チャネルＦＥＴ領域３は、さらに、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層上に、ｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層を備えている。このｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層は、例えば、図１に示したように、バッファ層１５、チャネル層１６、ゲートリーク防止層１７およびゲート領域１８を基板１０側から順に備えている。ここで、バッファ層１５、チャネル層１６およびゲートリーク防止層１７は、エッチングによりメサ状になっている。バッファ層１５、チャネル層１６およびゲートリーク防止層１７は、例えば、図１に示したように、後述の２つのソースドレイン領域２５を形成することの可能な程度の面積を上面に有するメサ部１９となっている。ゲート領域１８も、エッチングによりメサ状になっている。ゲート領域１８は、例えば、図１に示したように、メサ部１９の上面のうち後述の２つのソースドレイン領域２５の間の領域に形成することの可能な程度の大きさのメサ部２０となっている。
バッファ層１５は、例えば、図１、図２に示したように、第１バッファ層１５Ａおよび第２バッファ層１５Ｂを基板１０側から順に積層したものである。なお、図２は、図１の半導体装置１の領域αに対応する部分を拡大して表したものである。第１バッファ層１５Ａは、例えば、アンドープのＧａＡｓ層、アンドープのＩｎＧａＡｓ層、またはアンドープのＡｌＧａＡｓ層である。第２バッファ層１５Ｂは、例えば、アンドープのＩｎＧａＰ層、アンドープのＡｌＧａＡｓ層、またはアンドープのＧａＡｓ層である。バッファ層１５全体としての厚さは、例えば、１０ｎｍ〜１００ｎｍとなっている。チャネル層１６は、例えば、ｐ型のＧａＡｓ層、ｐ型のＩｎＧａＡｓ層、またはｐ型のＡｌＧａＡｓ層である。チャネル層１６には、例えば、ｐ型不純物としてＣ（炭素）などが高濃度（例えば１×１０16〜５×１０18ａｔｍｓ／ｃｍ-3）にドープされている。チャネル層１６の厚さは、例えば、３０ｎｍ〜２５０ｎｍとなっている。なお、第１バッファ層１５Ａ、第２バッファ層１５Ｂおよびチャネル層１６のそれぞれの材料の組み合わせについては、後に詳述するものとする。
ゲートリーク防止層１７は、例えば、アンドープのＡｌＧａＡｓ層である。ゲートリーク防止層１７の厚さは、例えば、５０ｎｍ以下となっている。なお、ゲートリーク防止層１７は、必要に応じて省略することができる。ゲート領域１８は、例えば、図１に示したように、第１ゲート層１８Ａおよび第２ゲート層１８Ｂを基板１０側から順に積層したものである。第１ゲート層１８Ａは、例えば、ｎ型のＩｎＧａＰ層である。第１ゲート層１８Ａには、例えば、ｎ型不純物としてＳｉなどが高濃度（例えば１×１０17〜５×１０19ａｔｍｓ／ｃｍ-3）にドープされている。第１ゲート層１８Ａの厚さは、例えば、１０ｎｍ〜５０ｎｍとなっている。第２ゲート層１８Ｂは、例えば、ｎ型のＧａＡｓ層である。第２ゲート層１８Ｂには、例えば、ｎ型不純物としてＳｉなどが高濃度（例えば１×１０17〜５×１０19ａｔｍｓ／ｃｍ-3）にドープされている。第２ゲート層１８Ｂの厚さは、例えば、５０ｎｍ〜２００ｎｍとなっている。
ｐ型チャネルＦＥＴ領域３は、さらに、ｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上面に、２つのソースドレイン領域２５と、２つのソースドレイン電極２６とを備えている。２つのソースドレイン領域２５は、メサ部１９の上面に埋め込まれており、例えば、ゲートリーク防止層１７と、チャネル層１６の一部に、Ｚｎを拡散することにより形成されたｐ型領域である。２つのソースドレイン領域２５は、例えば、図１に示したように、ゲートリーク防止層１７を貫通し、チャネル層１６に達する程度の深さを有している。２つのソースドレイン電極２６は、ゲート領域１８を間にして、互いに離間して配置されている。２つのソースドレイン電極２６は、メサ部１９の上面のうち、ゲート領域１８を挟む２つの領域（すなわちソースドレイン領域２５）に１つずつ接して形成されている。２つのソースドレイン電極２６は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極であり、ソースドレイン領域２５とオーミック接触している。
ｎ型チャネルＦＥＴ領域２およびｐ型チャネルＦＥＴ領域３は、ともに、例えば、図１に示したように、上面に、絶縁膜２７および保護膜２８を備えている。絶縁膜２７は、上面に露出する結晶成長層を覆うとともに、ゲート領域２１およびソースドレイン電極２３，２６の位置に対応して開口を有している。絶縁膜２７は、例えば、シリコン窒化膜からなる。保護膜２８は、絶縁膜２７を含む表面全体を覆うとともに、ソースドレイン電極２３，２６、ゲート電極２１およびゲート領域１８の上面と対向する部分の全体または一部に開口を有している。保護膜２８は、例えば、シリコン窒化膜からなる。半導体装置１は、さらに、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３とを電気的に分離する素子分離領域２４を備えている。素子分離領域２４は、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３との境界領域に形成されており、少なくとも電子走行層１３および障壁層１２を貫通する程度の深さを有している。素子分離領域２４は、例えば、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層に対してボロン（Ｂ）をイオン注入することにより形成されたものである。
（材料の組み合わせについて）
ところで、第１バッファ層１５Ａ、第２バッファ層１５Ｂおよびチャネル層１６のそれぞれの材料は、図３に示したような組み合わせとなっている。このとき、第２バッファ層１５Ｂは、第１バッファ層１５Ａおよびチャネル層１６よりも広いバンドギャップを有している。または、第２バッファ層１５Ｂは、第１バッファ層１５Ａおよびチャネル層１６よりも広いバンドギャップとなるような組成比となっている。これにより、第２バッファ層１５Ｂとチャネル層１６とのヘテロ接合界面には、価電子帯の不連続（バンドオフセット）が生じ、ｐ型チャネルＦＥＴのキャリアであるホールのバッファ層１５への拡散が抑制されている。つまり、第２バッファ層１５Ｂは、ホール拡散抑制層としての役割を有している。
図４は、第１バッファ層１５Ａ、第２バッファ層１５Ｂおよびチャネル層１６のエネルギーバンドの一例を表すものである。図４のエネルギーバンドは、第１バッファ層１５ＡがアンドープのＧａＡｓからなり、第２バッファ層１５ＢがアンドープのＩｎＧａＰからなり、チャネル層１６がｐ型のＧａＡｓからなる場合のエネルギーバンドが示されている。また、図４には、比較例として、図５に示したように、アンドープのＧａＡｓからなるバッファ層１５０（つまり第２バッファ層１５Ｂの無い一般的なバッファ層）がチャネル層１６の下に形成された半導体装置のエネルギーバンドの一例も示されている。
図４から、第２バッファ層１５Ｂとチャネル層１６とのヘテロ接合界面に、価電子帯の不連続（バンドオフセット）が生じていることがわかる。このことから、第２バッファ層１５Ｂが、ホールのバッファ層１５への拡散を抑制する機能を有していることがわかる。一方、比較例においては、バッファ層１５０およびチャネル層１６は互いに同一材料からなり、バッファ層１５０とチャネル層１６との間にヘテロ接合界面は存在せず、バンドオフセットも存在していないことがわかる。そのため、比較例では、バッファ層１５０は、ホールのバッファ層１５への拡散を抑制する機能を有していないことがわかる。
図６（Ａ），（Ｂ）は、ホール濃度の分布のシミュレーション結果を表すものである。図６（Ａ）は、第２バッファ層１５Ｂが設けられている場合のシミュレーション結果であり、図６（Ｂ）は、第２バッファ層１５Ｂが設けられていない場合（図５に記載の比較例の構成となっている場合）のシミュレーション結果である。図７は、図６のホール濃度をグラフで表すものである。図６（Ａ），（Ｂ）および図７中に示したβは、チャネル層１６のうち第２バッファ層１５Ｂとの界面およびその近傍の領域を指している。なお、図６（Ａ），（Ｂ）、図７は、ゲート電圧を−１Ｖとしたときの結果である。
図６（Ａ）、図７から、第２バッファ層１５Ｂが設けられている場合には、第２バッファ層１５Ｂとチャネル層１６との界面において、ホール濃度が５桁〜６桁程度、急激に下がっており、キャリアがチャネル層１６内に閉じ込められていることがわかる。一方、第２バッファ層１５Ｂが設けられていない場合では、図６（Ｂ）、図７から、バッファ層１５０とチャネル層１６との界面およびその近傍おいて、ホール濃度はなだらかに変化しており、キャリアがバッファ層１５０内にまで高濃度で分散していることがわかる。つまり、キャリアがチャネル層１６内に閉じ込められていないことがわかる。
また、図６（Ａ）、図７から、第２バッファ層１５Ｂが設けられている場合は、チャネル層１６内のホール濃度はほぼ一定となっていることがわかる。一方、第２バッファ層１５Ｂが設けられていない場合には、図６（Ｂ）、図７から、チャネル層１６内のホール濃度がバッファ層１５０に近づくにつれて低下しており、図中の領域βにおいて顕著に低下していることがわかる。つまり、第２バッファ層１５Ｂが設けられている場合は、チャネル幅がチャネル層１６の厚さとほぼ等しくなっており、第２バッファ層１５Ｂが設けられていない場合には、チャネル幅がチャネル層１６の厚さよりも図中の領域βの分だけ狭くなっていることがわかる。
図８（Ａ），（Ｂ）は、ｐ型チャネルＦＥＴのＶｄｓ−Ｉｄｓ特性の一例を表すものである。図８（Ａ）は、第２バッファ層１５Ｂが設けられている場合の結果であり、図８（Ｂ）は、第２バッファ層１５Ｂが設けられていない（すなわち、図５の構成を備えた）場合の結果である。図８（Ａ），（Ｂ）中の一番上の線はＶｇを−１．０Ｖとしたときの結果であり、図８（Ａ），（Ｂ）中の真ん中の線はＶｇを−０．８Ｖとしたときの結果であり、図８（Ａ），（Ｂ）中の一番下の線はＶｇを−０．６Ｖとしたときの結果である。図９は、ｐ型チャネルＦＥＴのＶｇ−Ｉｄｓ特性の一例を表すものである。図９中の実線は、第２バッファ層１５Ｂが設けられている場合の結果であり、図９中の破線は、第２バッファ層１５Ｂが設けられていない（すなわち、図５の構成を備えた）場合の結果である。
図８（Ａ），（Ｂ）、図９から、第２バッファ層１５Ｂが設けられている場合の方が、第２バッファ層１５Ｂが設けられていない場合と比べて、オン抵抗が低くなっていることがわかる。オン抵抗の低下は、ホールが第２バッファ層１５Ｂによってチャネル層１６内に閉じ込められていることにより得られていると考えられる。従って、第２バッファ層１５Ｂを厚くするほど、キャリア閉じ込め効果が大きくなり、オン抵抗が低下すると考えられる。
なお、本実施の形態の半導体装置１において、バッファ層１５が、例えば、図１０に示したように、第２バッファ層１５Ｂだけで構成されていてもよい。この場合には、バッファ層１５は、単層構造となる。
[製造方法]
次に、本実施の形態の半導体装置１の製造方法の一例について説明する。なお、以下では、バッファ層１５が第２バッファ層１５Ｂだけで構成されている場合について説明する。
図１１〜図１５は、半導体装置１の製造方法の一例を工程順に表すものである。なお、図１１〜図１５には製造過程の素子の断面構成がそれぞれ示されている。半導体装置１を製造するためには、ＧａＡｓ単結晶基板からなる基板１０上に、ＧａＡｓ系化合物半導体またはＧａＰ系化合物半導体を主体とする各層を、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法により形成する。この際、ＧａＡｓ系化合物半導体の原料としては、例えば、トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、アルシン (ＡｓＨ３)を用い、ＧａＰ系化合物半導体の原料としては、例えば、ＴＭＩ（トリメチルインジウム）、トリメチルガリウム（ＴＭＧ）、トリメチルリン（ＴＢＰ）、ＮＨ3（アンモニア）を用いる。
まず、基板１０上に、バッファ層１１、障壁層１２（電子供給層１２Ａ，高抵抗層１２Ｂ）、電子走行層１３、障壁層１４（高抵抗層１４Ａ，電子供給層１４Ｂ，高抵抗層１４Ｃ）、バッファ層１５（第２バッファ層１５Ｂ）、チャネル層１６、ゲートリーク防止層１７およびゲート領域１８（第１ゲート層１８Ａ，第２ゲート層１８Ｂ）をこの順に積層する（図１１）。
このとき、バッファ層１１としてｐ型のＡｌＧａＡｓ層を形成した。電子供給層１２Ａとして、ｎ型不純物としてＳｉを高濃度（例えば１×１０12〜４×１０12ａｔｍｓ／ｃｍ-3）にドープした厚さ３ｎｍのＡｌＧａＡｓ層を形成する。高抵抗層１２Ｂとして、厚さ３ｎｍのアンドープのＡｌＧａＡｓ層との積層体を形成する。電子走行層１３として、厚さ５ｎｍ〜１５ｎｍのアンドープのＩｎＧａＡｓ層を形成する。高抵抗層１４Ａとして、厚さ３ｎｍのアンドープのＡｌＧａＡｓ層を形成する。電子供給層１４Ｂとして、ｎ型不純物としてＳｉを高濃度（例えば１×１０12〜４×１０12ａｔｍｓ／ｃｍ-3）にドープした厚さ６ｎｍのＡｌＧａＡｓ層を形成する。高抵抗層１４Ｃとして、ｎ型不純物としてＳｉを低濃度（例えば１×１０10〜４×１０11ａｔｍｓ／ｃｍ-3）にドープした厚さ７０ｎｍ〜２００ｎｍのＡｌＧａＡｓ層を形成する。第２バッファ層１５Ｂとして、厚さ１０ｎｍ〜１００ｎｍのアンドープのＩｎＧａＰ層を形成する。チャネル層１６として、ｐ型不純物としてＣ（炭素）を高濃度（例えば１×１０16〜５×１０18ａｔｍｓ／ｃｍ-3）にドープした厚さ３０ｎｍ〜２５０ｎｍのＧａＡｓ層を形成する。ゲートリーク防止層１７として、厚さ５０ｎｍ以下のアンドープのＡｌＧａＡｓ層を形成する。第１ゲート層１８Ａとして、ｎ型不純物としてＳｉを高濃度（例えば１×１０17〜５×１０19ａｔｍｓ／ｃｍ-3）にドープした厚さ１０ｎｍ〜５０ｎｍのＩｎＧａＰ層を形成する。第２ゲート層１８Ｂとして、ｎ型不純物としてＳｉを高濃度（例えば１×１０17〜５×１０19ａｔｍｓ／ｃｍ-3）にドープした厚さ５０ｎｍ〜２００ｎｍのＧａＡｓ層を形成する。
次に、第２ゲート層１８Ｂおよび第１ゲート層１８Ａを選択的にエッチング除去して、ｐ型チャネルＦＥＴ領域３にメサ部２０を形成する（図１２）。例えば、フォトグラフィ技術およびウエットエッチング若しくはドライエッチング技術を用いて、メサ部２０を形成するとともに、ゲートリーク防止層１７を露出させる。
次に、ゲートリーク防止層１７およびチャネル層１６を順次、選択的にエッチング除去し、ｐ型チャネルＦＥＴ領域３にメサ部１９Ａを形成する（図１３）。例えば、フォトグラフィ技術およびウエットエッチングを用いて、メサ部１９Ａを形成するとともに、第２バッファ層１５Ｂを露出させる。このとき、第２バッファ層１５Ｂはウエットエッチングにおけるエッチングストップ層として機能する。
次に、第２バッファ層１５Ｂを選択的にエッチング除去し、ｐ型チャネルＦＥＴ領域３にメサ部１９を形成する（図１４）。例えば、ＩｎＧａＰのエッチャントである塩酸を用いて、メサ部１９を形成するとともに、高抵抗層１４Ｃを露出させる。このとき、塩酸はＡｌＧａＡｓを攻撃しないので、高抵抗層１４Ｃの表面にはダメージがない。
次に、表面全体に、プラズマＣＶＤ法によりシリコン窒化膜からなる絶縁膜２７を厚さ１００ｎｍ〜５００ｎｍ形成する（図示せず）。なお、これ以降、図示を省略する。次に、絶縁膜２７に、ソースドレイン領域２５形成用の開口と、ゲート領域２１形成用の開口を形成する。次に、ジエチルジンク（Ｚｎ（Ｃ2Ｈ5）2）とアルシン（ＡｓＨ3）を含むガス雰囲気中で基板１０を約６００℃に加熱し、絶縁膜２７の開口から、Ｚｎを導入拡散させる。なお、拡散の代わりに、イオン注入法によりＺｎを導入してもよい。
次に、素子分離領域２４を形成する。例えば、Ｂイオンのイオン注入法により素子分離領域２４を形成する。次に、表面全体に金属膜を堆積し、フォトリソグラフィ技術およびエッチング技術を用いて選択的に除去して、ゲート電極２２とソースドレイン電極２６を同時に形成する。これにより、ゲート電極２２をゲート領域２１にオーミック接触させるとともに、ソースドレイン電極２６をソースドレイン領域２５にオーミック接触させることができる。
次に、表面全体に保護膜２８を堆積したのち、保護膜２８及び絶縁膜２７に、ソースドレイン電極２３用の開口を形成する。次に、表面全体に、抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術およびエッチング技術を用いて選択的に除去して、ソースドレイン電極２３を形成する。これにより、ソースドレイン電極２３は高抵抗層１４Ｃにオーミック接触させることができる。なお、保護膜２８及び絶縁膜２７に、ソースドレイン電極２３用の開口を形成する際に、ゲート領域１８の上部にも同時に開口を形成し、ソースドレイン電極２３と同時に、ｐ型チャネルＦＥＴのゲート電極を形成してもよい。
[効果]
本実施の形態では、ｐ型チャネルＦＥＴ領域３において、チャネル層１６の下面に接するバッファ層１５が、チャネル層１６よりも広いバンドギャップを有する第２バッファ層１５Ｂを含む多層構造となっているか、または、第２バッファ層１５Ｂだけで構成された単層構造となっている。これにより、バッファ層１５とチャネル層１６とのヘテロ接合界面に、価電子帯の不連続（バンドオフセット）が生じ、ｐ型チャネルＦＥＴのキャリアであるホールのバッファ層１５への拡散が抑制される。その結果、ｐ型チャネルＦＥＴのオン抵抗を低減することができる。従って、ｐ型チャネルＦＥＴのオン抵抗を低減するために、チャネルの厚膜化や、キャリアの高濃度化などをする必要がなくなるので、エンハンスメント型ＦＥＴを容易に作製することが可能となる。
また、本実施の形態では、同一の基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３が形成されており、かつ、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上にｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層が形成されている。このとき、バッファ層１５がＩｎＧａＰもしくはＩｎＧａＡｓＰで構成された単層構造となっており、障壁層１４がＧａＡｓもしくはＡｌＧａＡｓで構成され、障壁層１４が第２バッファ層１５Ｂに接して形成されている場合には、エッチャント（例えば塩酸）に対する選択比に高さから、第２バッファ層１５Ｂをエッチングストップ層として機能させることが可能となる。その結果、障壁層１４のオーバーエッチングを抑制することが可能となるので、ｎ型チャネルＦＥＴの特性のばらつきをなくすることができる。
また、本実施の形態では、チャネル層１６と電子走行層１３との間に第２バッファ層１５Ｂが設けられている。これにより、第２バッファ層１５Ｂとチャネル層１６とのヘテロ接合界面に形成されるバンドオフセットにより、電子走行層１３を介してアバランシェ降伏（図１６中の一点鎖線の矢印）が起きにくくなる。これにより、ｐ型チャネルＦＥＴの耐圧を高くすることができる。その結果、アンドープのＧａＡs層などを厚膜化しなくても、ｐ型チャネルＦＥＴの耐圧を高くすることができるので、ｐ型チャネルＦＥＴとｎ型チャネルＦＥＴとの間の段差に起因する製造上の不都合（例えば、レジスト塗布時のカバーレッジや露光マージンの悪化）を最小限に抑えることができる。
＜２．変形例＞
以上、実施の形態ならびにその変形例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態では、ｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上にｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層が形成されていたが、その逆に、ｐ型チャネルＦＥＴ用のエピタキシャル結晶成長層の上にｎ型チャネルＦＥＴ用のエピタキシャル結晶成長層が形成されていてもよい。例えば、図１７、図１８に示したように、基板１０上に、バッファ層１１、バッファ層１５、チャネル層１６、ゲートリーク防止層１７、ゲート領域１８、電子走行層１３および障壁層１４がこの順に積層されていてもよい。このような積層構造となっている場合であっても、ｐ型チャネルＦＥＴのキャリアであるホールのバッファ層１５への拡散を抑制することができるので、ｐ型チャネルＦＥＴのオン抵抗を低減することができる。
また、上記実施の形態において、障壁層１４（高抵抗層１４Ｃ）とオーミック接触するバックゲート電極（図示せず）がｐＦＥＴ領域３内に設けられていてもよい。このようにした場合には、ｐ型チャネルＦＥＴのオンオフ特性を向上させることができる。
また、上記実施の形態では、基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３が形成されていたが、例えば、必要に応じて、ｎ型チャネルＦＥＴ領域２が省略されていてもよい。
１…半導体装置、２…ｎＦＥＴ領域２、３…ｐＦＥＴ領域、１０…基板、１１，１５，１５０…バッファ層、１２…障壁層、１２Ａ，１４Ｂ…電子供給層、１２Ｂ，１４Ａ，１４Ｃ…高抵抗層、１３…電子走行層、１５Ａ…第１バッファ層、１５Ｂ…第２バッファ層、１６…チャネル層、１７…ゲートリーク防止層、１８，２１…ゲート領域、１８Ａ…第１ゲート層、１８Ｂ…第２ゲート層、１９，１９Ａ，２０…メサ部、２２…ゲート電極、２３，２６…ソースドレイン電極、２４…素子分離領域、２５…ソースドレイン領域、２６…ソースドレイン電極、２７…絶縁膜、２８…保護膜。

Claims (7)

  1. 化合物半導体基板の上方にｐ型チャネル電界効果トランジスタ領域を備え、
    前記ｐ型チャネル電界効果トランジスタ領域は、
    アンドープのバッファ層と、
    前記バッファ層に接するｐ型のチャネル層と、
    前記チャネル層内に互いに離間して形成されたｐ型のソース領域およびｐ型のドレイン領域と、
    前記チャネル層の上方であって、かつ前記ソース領域と前記ドレイン領域との間に形成されたｎ型のゲート領域と
    を有し、
    前記バッファ層は、前記チャネル層よりも広いバンドギャップを有するホール拡散抑制層を含む多層構造となっているか、または、前記ホール拡散抑制層だけで構成された単層構造となっている
    半導体装置。
  2. 前記化合物半導体基板の上方であって、かつ前記ｐチャネル電界効果トランジスタ領域とは異なる領域に、ｎ型チャネル電界効果トランジスタ領域を備えた
    請求項１に記載の半導体装置。
  3. 前記ｎ型チャネル電界効果トランジスタ領域は、
    アンドープの電子走行層と、
    前記電子走行層にヘテロ接合し、かつ前記電子走行層にｎ型の電荷を供給するｎ型の障壁層と
    を有する
    請求項２に記載の半導体装置。
  4. 前記ｎ型チャネル電界効果トランジスタ領域は、
    前記障壁層内に形成されたｐ型のゲート領域と、
    前記障壁層に接して形成されたソース電極およびドレイン電極と
    を有する
    請求項３に記載の半導体装置。
  5. 前記バッファ層、前記チャネル層および前記ｎ型のゲート領域は、前記電子走行層および前記障壁層の上方に形成されている
    請求項４に記載の半導体装置。
  6. 前記バッファ層は、前記ホール拡散抑制層だけで構成された単層構造となっており、
    前記障壁層は、前記バッファ層に接して形成されている
    請求項５に記載の半導体装置。
  7. 前記バッファ層、前記チャネル層および前記ｎ型のゲート領域は、前記電子走行層と前記化合物半導体基板との間に形成されている
    請求項４に記載の半導体装置。
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