TWI497692B - 半導體裝置及其製造方法 - Google Patents

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Tomoya Nishida
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Description

半導體裝置及其製造方法
本發明係關於化合物半導體場效電晶體，更定言之係關於包含形成於相同化合物半導體基板上之一n型高電子遷移率電晶體及一p型場效電晶體之半導體裝置。
具有諸如GaAs之一材料之一化合物半導體層之場效電晶體具有高電子遷移率及所需頻率特性，且由於此原因，該等場效電晶體與一n通道一起已廣泛用於諸如行動電話中之高頻區應用。當前用於高頻帶之n通道FET(場效電晶體)係高電子遷移率電晶體(HEMT)。其變體假晶式高電子遷移率電晶體(PHEMT；假晶式HEMT)亦係眾所周知，其容忍磊晶生長中之某些晶格失配度，且因此實現更高電子遷移率。於一閘極部分處形成一PN接面之JPHEMT(接面假晶式HEMT)亦係眾所周知(參見，例如JP-A-11-150264)。在JPHEMT中，一大正電壓施加於該閘極以減少形成於一通道層中之載子空乏區，且從而減少該通道層之寄生電阻分量。
隨著邁向高效能n通道FET，漸漸需要較高整合，其需要使用一化合物半導體之互補元件之發展。離子植入係於一化合物半導體上同時形成n通道及p通道FET之一常用技術。在此技術中，一n通道形成區及一p通道形成區係藉由選擇性注入一p型摻雜物及一n型摻雜物至相同基板中而形成。然而，該離子植入技術在離子植入之後需要至少800℃之高溫退火，以便活化所注入之摻雜物。
JP-A-61-67275描述一種於一化合物半導體上同時形成一n通道FET及一p通道FET之方法。根據此公開案，使用二維電子氣作為載子之一n通道型異質接面場效電晶體及使用二維電洞氣作為載子之一p通道型異質接面場效電晶體形成於GaAs之一化合物半導體基板上。該n通道型異質接面場效電晶體包含一未摻雜GaAs層、一未摻雜AlGaAs層、一摻雜n型雜質之AlGaAs層及一摻雜n型雜質之GaAs層。各層使用一磊晶生長方法而層壓。該摻雜n型雜質之AlGaAs層具有鋁或鈦/鉑/金之一閘極電極。該摻雜n型雜質之GaAs層具有金-鍺/金之源極及汲極電極。該p通道型異質接面場效電晶體包含使用一磊晶生長方法而層壓於該層壓結構上之一未摻雜GaAs層、一未摻雜AlGaAs層、一摻雜p型雜質之AlGaAs層及一摻雜p型雜質之GaAs層。該摻雜p型雜質之AlGaAs層具有鋁或鈦/鉑/金之一閘極電極。金/鋅/金之源極及汲極電極形成於該摻雜p型雜質之GaAs層上。
將該離子植入技術應用至HEMT在雜質摻雜之後需要至少800℃之一熱處理。然而，因為該異質接面係使用以約600℃之一溫度執行之一磊晶生長方法而形成，所以800℃或更高之退火溫度引起在該異質接面介面處出現化合物成分元素或雜質元素之相互擴散，使得很難實現所意欲之異質接面。
JP-A-61-67275中所述之場效電晶體中之閘極係肖特基(Schottky)障壁型。因此，很難控制臨限電壓，或在一增強模式中操作該p通道場效電晶體。此於藉由在相同基板上形成一n通道場效電晶體及一p通道場效電晶體而實現具有經減少洩漏電流之互補電晶體中呈現一問題。
本發明解決與習知方法及裝置相關聯之前述及其他問題。
根據本發明之一實施例，提供一種半導體裝置，其包含：一化合物半導體基板；形成於該化合物半導體基板上之一n通道場效電晶體區，且該n通道場效電晶體區包含一第一通道層；一n型第一障壁層，其與該第一通道層形成一異質接面，且供應一n型電荷至該第一通道層；及一p型閘極區，其具有對該n型第一障壁層之一pn接面型電位障壁；及形成於該化合物半導體基板上之一p通道場效電晶體區，且該p通道場效電晶體區包含：一p型第二通道層及一n型閘極區，該n型閘極區具有對該p型第二通道層之一pn接面型電位障壁。
根據本發明之該實施例之該半導體裝置可經組態使得該p通道場效電晶體區係包含以如下之此次序層壓於該化合物半導體基板上方之該第一通道層、該n型第一障壁層及該第二通道層之一區。
根據本發明之該實施例之該半導體裝置可經組態使得該n通道場效電晶體區係包含以如下之此次序層壓於該化合物半導體基板上方之該p型第二通道層、與該n型閘極區同時形成之一n型閘極層、該第一通道層及該n型第一障壁層之一區。
根據本發明之該實施例之該半導體裝置可經組態以進一步包含介於該n型閘極區與該p型第二通道層之間之一閘極洩漏防止層。
根據本發明之該實施例之該半導體裝置可經組態使得該p型第二通道層包含形成為擴散鋅層之p型源極及汲極區，且該等p型源極及汲極區係利用其間之該n型閘極區而彼此分離。
根據本發明之該實施例之該半導體裝置可經組態以進一步包含形成於該化合物半導體基板與該第一通道層之間之一n型第二障壁層，且該n型第二障壁層供應一n型電荷至該第一通道層。
根據本發明之該實施例之該半導體裝置可經組態使得該p通道場效電晶體區包含一背閘極電極。
根據本發明之該實施例之該半導體裝置可經組態使得該p通道場效電晶體之背閘極電極形成於該n型第一障壁層上。
根據本發明之另一實施例，提供一種半導體裝置製造方法，其包含以下步驟：藉由在一化合物半導體基板上循序磊晶生長一第一緩衝層、一第一通道層、一n型第一障壁層、一第二緩衝層、一p型第二通道層及一n型閘極層而形成一多層膜；選擇性移除該n型閘極層以形成一p通道場效電晶體之一n型閘極區；選擇性移除該p型第二通道層以便佈局保留該p型第二通道層與該n型閘極區之一p通道場效電晶體區，以及保留該n型第一障壁層之一n通道場效電晶體區；同時於該p通道場效電晶體區及該n通道場效電晶體區之暴露表面上形成一絕緣膜，及透過該絕緣膜形成第一開口部分；透過該等第一開口部分擴散鋅雜質以同時形成該p通道場效電晶體之源極及汲極區以及一n通道場效電晶體之一閘極區；形成一元件隔離區，其將該p通道場效電晶體區與該n通道場效電晶體區彼此電氣分離；及於該p通道場效電晶體之源極及汲極區中以及於該n通道場效電晶體之閘極區中形成一金屬電極。
根據本發明之該實施例之該半導體裝置製造方法可經組態以進一步包含以下步驟：當於該n通道場效電晶體之源極及汲極區中形成一金屬電極的同時於該n型第一障壁層上形成該p通道場效電晶體之一背閘極電極。
根據本發明之又一實施例，提供一種半導體裝置製造方法，其包含以下步驟：藉由在一化合物半導體基板上循序磊晶生長一第一緩衝層、一p型第二通道層、一n型閘極層、一n型第二障壁層、一第一通道層及一n型第一障壁層而形成一多層膜；形成一元件隔離區，其將一p通道場效電晶體區與一n通道場效電晶體區彼此電氣分離；選擇性移除該p通道場效電晶體區之該n型第一障壁層、該第一通道層及該n型第二障壁層；選擇性移除該p通道場效電晶體區之該n型閘極層以形成一p通道場效電晶體之一n型閘極區；同時於該p通道場效電晶體區及該n通道場效電晶體區之暴露表面上形成一絕緣膜，及透過該絕緣膜形成開口部分；透過該等開口部分擴散鋅雜質以同時形成該p通道場效電晶體之源極及汲極區以及一n通道場效電晶體之一閘極區；及於該p通道場效電晶體之源極及汲極區中及於該n通道場效電晶體之閘極區中形成一金屬電極。
根據本發明之該實施例之該半導體裝置製造方法可經組態以進一步包含以下步驟：當於該n通道場效電晶體之源極及汲極區中形成一金屬電極的同時於該n型第一障壁層上形成該p通道場效電晶體之一背閘極電極。
在根據本發明之該實施例之該半導體裝置中，一n通道高電子遷移率電晶體及一p通道場效電晶體形成於相同化合物半導體基板上。該n通道場效電晶體包含：一第一通道層；一n型第一障壁層，其與該第一通道層形成一異質接面，且供應一n型電荷至該第一通道層；及一p型閘極區，其具有對該n型第一障壁層之一pn接面型電位障壁。該p通道場效電晶體包含一p型第二通道層及一n型閘極區，該n型閘極區具有對該p型第二通道層之一pn接面型電位障壁。因為各電晶體之閘極區具有一pn接面型電位障壁，所以可增加接通電壓而比肖特基障壁中之接通電壓更多。此外，可容易地實現臨限電壓之控制及一增強模式中之操作，同時減少反向閘極洩漏電流。
根據本發明之一實施例之一半導體裝置包含於一單一化合物半導體基板上之一p通道場效電晶體形成區(下文中「pFET區」)及一n通道場效電晶體形成區(下文中「nFET區」)。
該nFET區包含在該化合物半導體基板上之一n型第二障壁層、一第一通道層、一n型第一障壁層、形成於該n型第一障壁層上之一p型閘極區以及一閘極電極。該n型第二障壁層可省略。
介於該n型第二障壁層與該第一通道層之間以及介於該第一通道層與該n型第一障壁層之間之介面為異質接面介面。該n型第一障壁層及該n型第二障壁層具有比該第一通道層更寬之一帶隙。在該n型第一障壁層與該p型閘極區之間出現一pn接面型電位障壁。該基於pn接面之電位障壁具有比一肖特基障壁更高之一內建電壓。因此，一較高正電壓可施加於該p型閘極區。將一正電壓施加於該p型閘極區在介於該第一通道層與該n型第一障壁層或該n型第二障壁層之間之介面處產生一井電位。自該n型第一障壁層或該n型第二障壁層供應至該井電位之電子特點就像一高遷移率二維電子氣。該等電子因此可在源極區與汲極區(未繪示)之間依高速移動，且可實現一快速操作切換元件。
該pFET區包含該n型第一障壁層上之一閘極洩漏防止層、一第二通道層、一n型閘極區以及於源極及汲極區。閘極洩漏電流可藉由該閘極洩漏防止層之提供而減少。該閘極洩漏防止層可省略。該pFET區3及該nFET區4藉由一元件隔離區12而彼此電氣分離。
該n型閘極區具有對該第二通道層之一pn接面型電位障壁，使能夠在施加於該閘極之閘極電壓低於一肖特基型閘極場效電晶體中之閘極電壓之一增強模式中驅動。此外，藉由調整該n型閘極區之雜質濃度，可改良電晶體臨限電壓之可控性。負電壓施加於該n型閘極區以改變形成於該第二通道層中之空乏層之深度，且從而控制在源極與汲極之間流動之電流(電洞)。
因為具有一pn接面型閘極區之nFET及pFET形成於使用一化合物半導體之相同基板上，所以可以高密度形成具有經減少洩漏電流且可高速操作之互補FET。
替代於該n型第一障壁層上形成該pFET，包含諸如一第二通道層及一n型閘極層之層之一pFET可首先形成於該化合物半導體基板上，且接著包含諸如一n型第二障壁層、一第一通道層及一n型第一障壁層之層之一nFET可形成於該n型閘極層上。
本發明之一實施例之一半導體裝置製造方法包含以下步驟：於一化合物半導體基板上循序層壓一第一緩衝層、一第一通道層、一n型第一障壁層、一第二緩衝層、一p型第二通道層及一n型閘極層；選擇性形成一n型閘極區以形成一p通道FET n型閘極區；選擇性移除該第二通道層以佈局一pFET區及一nFET區；及於該表面上形成一絕緣膜。該方法進一步包含以下步驟：透過該絕緣膜而形成開口部分且擴散鋅雜質以同時形成pFET源極及汲極區以及一nFET閘極區；形成一元件隔離區以將該pFET區及該nFET區彼此分離；及同時形成該pFET區中之pFET源極及汲極電極，以及該nFET閘極區中之一閘極電極。
因此，該pFET區及該nFET區分別形成於梯階式產品之上層及下層上。關於在該化合物半導體基板2上之循序層壓之次序，該p型第二通道層及該n型閘極層可在以如下之此次序層壓該n型第二障壁層、該第一通道層及該n型第一障壁層之前沈積。在此情形下，該nFET區及該pFET區分別形成於該梯階式產品之上層及下層上。
因為該pFET及該nFET可在相同步驟中同時形成，所以可減少製造步驟之數目以降低製造成本。
第一實施例
圖1係根據本發明之第一實施例之一半導體裝置之一示意縱向剖視圖。將透過III-V族化合物用於化合物半導體之情形而給出以下詳細描述。首先，描述一nFET區4。一GaAs單晶基板用作一化合物半導體基板2。一第一緩衝層5係無雜質之一未摻雜i-GaAs層。一n型第二障壁層8具有包含一n型電荷供應層8a及一高電阻層8b之一雙層結構。該n型電荷供應層8a係摻雜有1.0×1012 至4.0×1012 原子/cm2 之一高濃度之n型雜質Si之一n+ AlGaAs層，且該n+ AlGaAs層具有約3 nm之一厚度。該高電阻層8b係無雜質且具有約3 nm之一厚度之一i-AlGaAs層。該第一通道層7係無雜質且具有5 nm至15 nm之一厚度之一i-InGaAs層。該n型電荷供應層8a經提供以供應電子至該第一通道層7。該高電阻層8b經形成以在與該上覆第一通道層7之介面處提供一所需異質接面。
一n型第一障壁層6具有包含一高電阻層6b、一高電阻層6c及夾於其間之一n型電荷供應層6a之一三層結構。該高電阻層6b係無雜質且具有約3 nm之一厚度之一i-AlGaAs層。該n型電荷供應層6a係摻雜有於1.0×1012 至4.0×1012 原子/cm2 之一高濃度之n型雜質Si之一n+ AlGaAs層，且該n+ AlGaAs層具有約6 nm之一厚度。該高電阻層6c係摻雜有於1.0×1010 至4.0×1011 原子/cm2 之一低濃度之n型雜質Si之一n- AlGaAs層，且該n- AlGaAs層具有70 nm至200 nm之一厚度。該n型電荷供應層6a經提供以供應電子至該第一通道層7。該高電阻層6b經形成以在與該下伏第一通道層7之介面處提供一所需異質接面。
一p型閘極區10係形成於該高電阻層6c之擴散鋅n- AlGaAs層中之一p型區。一絕緣膜(氮化矽膜)9形成於該高電阻層6c之上表面上，且用於鋅之擴散之一開口部分透過該p型閘極區10而形成。一閘極電極11形成於該開口部分中。該閘極電極11係由循序層壓之鈦(Ti)、鉑(Pt)及金(Au)形成之一金屬電極且具有與該下伏p型閘極區10之一歐姆接觸。雖然圖1中未繪示，但是一源極電極及一汲極電極形成於該閘極電極11之兩側上。此等電極具有與該高電阻層6c之一歐姆接觸。
以下描述一pFET區3。上至該高電阻層6c，該pFET區3具有與該nFET區4相同之層壓結構。含例如諸如於6×1018 原子/cm3 之一濃度之Si之n型雜質之一覆蓋層(n+ GaAs層)26形成於該高電阻層6c上，且無雜質且具有10 nm至100 nm之一厚度之一第二緩衝層(i-GaAs層)15形成於該覆蓋層上。
一第二通道層13形成於該第二緩衝層15上且係摻雜有例如諸如於1×1016 至5×1018 原子/cm3 之一濃度之C(碳)之p型雜質之一p- GaAs層，且該p- GaAs層具有30 nm至250 nm之一厚度。一閘極洩漏防止層14(無雜質且具有0 nm至50 nm之一厚度之一i-AlGaAs層)形成於該第二通道層13上。一n型閘極區18具有包含該閘極洩漏防止層14上之一n型第一閘極層18a及一n型第二閘極層18b之一雙層結構。該n型第一閘極層18a係由摻雜有諸如於1×1017 至5×1019 原子/cm3 之Si之一濃度之n型雜質之n- InGaP形成且其具有10 nm至50 nm之一厚度。該n型第二閘極層18b係由摻雜有諸如於1×1017 至5×1019 原子/cm3 之一濃度之Si之n型雜質之n- GaAs形成且其具有50 nm至200 nm之一厚度。
源極及汲極區16係利用其間之n型閘極區18而彼此分離，且透過該閘極洩漏防止層14而延伸至該第二通道層13之一部分。該等源極及汲極區16係該閘極洩漏防止層14及該第二通道層13之已擴散鋅雜質之部分中之擴散區。一絕緣膜(氮化矽膜)9形成於該第二緩衝層15、該第二通道層13、該閘極洩漏防止層14及該n型閘極區18之側表面上以及該閘極洩漏防止層14及該n型閘極區18之表面上。該絕緣膜9具有用於在源極及汲極區16中擴散鋅之開口部分，且金屬源極及汲極電極17形成於該等開口部分中。此等電極具有與該等下伏源極及汲極區16之一歐姆接觸。
該元件隔離區12係該pFET區3及該nFET區4之一邊界區，且透過該n型第二障壁層8、該第一通道層7及該n型第一障壁層6而形成。該元件隔離區12係藉由B(硼)之離子植入而形成。
包含該pFET區3中之一pn接面閘極之p通道FET及包含該nFET區4中之一pn接面閘極之n通道FET係以此方式而形成。以此方式，該等FET(尤其該p通道FET)可操作於一增強模式中，且可實現具有經減少洩漏電流之快速操作互補FET。
第二實施例
圖2係根據本發明之第二實施例之一半導體裝置20之一示意縱向剖視圖。相同數字代表相同部件或具有類似功能之部件。
該半導體裝置20包含形成於一化合物半導體基板2上之一pFET區3及一nFET區4。首先描述該pFET區3。無雜質之GaAs之一第一緩衝層5形成於GaAs單晶之化合物半導體基板2上。摻雜有n型雜質之n+ GaAs之一覆蓋層26及無雜質之i-GaAs之一第二緩衝層15形成於該第一緩衝層5上。摻雜有p型雜質之p- GaAs之一第二通道層13形成於其等上。
無雜質之i-AlGaAs之一閘極洩漏防止層14形成於該第二通道層13上。包含摻雜有n型雜質之n- InGaP之一n型第一閘極層18a及摻雜有n型雜質之n- GaAs之一n型第二閘極層18b之一雙層結構之一n型閘極區18形成於該閘極洩漏防止層14上。源極及汲極區16係利用其間之該n型閘極區18而彼此分離且透過該閘極洩漏防止層14而延伸至該第二通道層13之一部分。該等源極及汲極區16係該閘極洩漏防止層14及該第二通道層13之已擴散鋅雜質之部分中之擴散區。
一絕緣膜(氮化矽膜)9形成於該第二緩衝層15、該第二通道層13、該閘極洩漏防止層14及該n型閘極區18之側表面上以及該閘極洩漏防止層14及該n型閘極區18之表面上。該絕緣膜9具有用於在源極及汲極區16中擴散鋅之開口部分，且金屬源極及汲極電極17形成於該等開口部分中。此等電極具有與該等下伏源極及汲極區16之一歐姆接觸。該絕緣膜9亦形成於未形成該nFET區4之側表面上，特定言之該第二緩衝層15、該第二通道層13及該閘極洩漏防止層14之側表面上。
以下描述該nFET區4。該第一緩衝層5、該第二緩衝層15、該第二通道層13、該閘極洩漏防止層14、該n型第一閘極層18a及該n型第二閘極層18b之一層壓結構形成於與該pFET區3中之層壓結構一樣之該化合物半導體基板2上。包含無雜質之i-AlGaAs之一高電阻層8c、摻雜有高濃度n型雜質之n+ AlGaAs之一n型電荷供應層8a及無雜質之i-AlGaAs之一高電阻層8b之一三層結構之一n型第二障壁層8形成於該層壓結構上。無雜質之i-InGaAs之一第一通道層7形成於該n型第二障壁層8上。包含無雜質之i-AlGaAs之一高電阻層6b、摻雜有高濃度n型雜質之n+ AlGaAs之一n型電荷供應層6a及摻雜有n型雜質之n- AlGaAs之一高電阻層6c之一三層結構之一n型第一障壁層6形成於該第一通道層7上。
一p型閘極區10係該n- AlGaAs高電阻層6c中之一擴散鋅之p型區。該絕緣膜(氮化矽膜)9形成於該高電阻層6c之上表面上，且用於在該p型閘極區10中擴散鋅之一開口部分透過該絕緣膜9而形成。一閘極電極11形成於該開口部分中。該閘極電極11係包含循序層壓之鈦(Ti)、鉑(Pt)及金(Au)之一金屬電極，且具有與該下伏p型閘極區10之一歐姆接觸。雖然圖2中未繪示，但是一源極電極及一汲極電極形成於該閘極電極11之兩側上。此等電極具有與該高電阻層6c之一歐姆接觸。
一元件隔離區12係該pFET區3及該nFET區4之一邊界區且透過該n型第二障壁層8、該第一通道層7及該n型第一障壁層6而形成。該元件隔離區12亦形成於該pFET區3之側表面及該nFET區4之側表面上(特定言之該第二緩衝層15、該第二通道層13、該閘極洩漏防止層14、該n型閘極層21、該n型第二障壁層8、該第一通道層7及該n型第一障壁層6之側表面上)所形成之該絕緣膜9之表面上。此外，該絕緣膜9亦形成於該pFET區3及該nFET區4之邊界區中所形成之該元件隔離區12之暴露表面上。
各層之厚度、含雜質之層之雜質材料及雜質濃度係與第一實施例中相同。
第三實施例
以下參考圖3至圖11描述根據本發明之第三實施例之一半導體裝置1之一製造方法。相同數字代表相同部件或具有類似功能之部件。
圖3係代表藉由使用例如一MOCVD(金屬有機化學氣相沈積)方法在一GaAs單晶基板上磊晶生長主要GaAs材料之層而形成之一層壓結構之一示意縱向剖視圖。無雜質之一GaAs層磊晶生長於GaAs單晶之一化合物半導體基板2上以形成約200 nm厚之一第一緩衝層5。接著，摻雜有於1.0×1012 至4.0×1012 原子/cm2 (例如，3.0×1012 原子/cm2 )之一高濃度之n型雜質Si之一n+ AlGaAs層磊晶生長於該第一緩衝層5上以形成約3 nm厚之一n型電荷供應層8a。此繼而為無雜質之一i-AlGaAs層之磊晶生長以形成呈約3 nm之一厚度之一高電阻層8b。該n型電荷供應層8a及該高電阻層8b形成一n型第二障壁層8。該n型第二障壁層8中之鋁之成分比係0.2至0.3，舉例而言Al0.2 Ga0.8 As。
接著，無雜質之一i-InGaAs層磊晶生長於該n型第二障壁層8上以形成約5 nm至15 nm厚之一第一通道層7。該第一通道層7中之銦(In)之成分比係0.1至0.4，舉例而言In0.2 Ga0.8 As，以便提供比該n型第二障壁層8之帶隙更窄之一帶隙。
此後，無雜質之一i-AlGaAs層磊晶生長於該第一通道層7上以形成約2 nm厚之一高電阻層6b。接著，磊晶生長摻雜有於1.0×1012 至4.0×1012 原子/cm2 之一高濃度之n型雜質Si之一n+ AlGaAs層以形成約6 nm厚之一n型電荷供應層6a。接著磊晶生長摻雜有於低濃度之n型雜質Si之一n- AlGaAs層以形成70 nm至200 nm厚之一高電阻層6c。該高電阻層6b、該n型電荷供應層6a及該高電阻層6c形成一n型第一障壁層6。該n型第一障壁層6中之鋁之成分比係0.2至0.3，舉例而言Al0.2 Ga0.8 As，以便提供比該第一通道層7之帶隙更寬之一帶隙。
其次，摻雜有於6×1018 原子/cm3 之n型雜質之一n+ GaAs膜磊晶生長於該n型第一障壁層6上以形成一覆蓋層26。接著，磊晶生長無雜質之一i-GaAs層以形成10 nm至100 nm厚之一第二緩衝層15。
此後，摻雜有例如諸如於1×1016 至5×1018 原子/cm3 之一濃度之C之p型雜質之一p- GaAs層磊晶生長於該第二緩衝層15上以形成30 nm至250 nm厚之一第二通道層13。此繼而為無雜質之一i-AlGaAs層之磊晶生長以形成0至50 nm厚之一閘極洩漏防止層14。零厚度意味著該閘極洩漏防止層14並非一基本組件。該閘極洩漏防止層14中之鋁之成分比係0.2至0.3，舉例而言Al0.2 Ga0.8 As。
接著，摻雜有諸如於1×1017 至5×1019 原子/cm3 之一濃度之Si之n型雜質之一n- InGaP層磊晶生長於該閘極洩漏防止層14或該第二通道層13上以形成10 nm至50 nm厚之一n型第一閘極層18a。此後，磊晶生長摻雜有諸如於1×1017 至5×1019 原子/cm3 之Si之n型雜質之一n- GaAs層以形成50 nm至200 nm厚之一n型第二閘極層18b。該n型第一閘極層18a及該n型第二閘極層18b形成一n型閘極層21。在此等步驟中，在約600℃之一溫度執行該磊晶生長。
其次，如圖4中所繪示，該n型第二閘極層18b及該n型第一閘極層18a藉由蝕刻而選擇性移除以在該pFET區3中形成一n型閘極區18。該n型閘極區18係使用一微影技術及濕蝕刻或乾蝕刻而保護。接著，如圖5中所繪示，藉由選擇性蝕刻而循序移除該閘極洩漏防止層14、該第二通道層13、該第二緩衝層15及該覆蓋層26。移除之區變為該nFET區4，且剩餘區變為該pFET區3。
其次，如圖6中所繪示，一絕緣膜(氮化矽膜)9係使用一電漿CVD方法以100 nm至500 nm之一厚度形成於該基板之暴露上表面上。接著，如圖7中所繪示，透過該絕緣膜9而形成該pFET區3之源極及汲極區之第一開口部分22a及22b以及該nFET區4之閘極區之一第一開口部分22c。藉由使用一微影技術及藉由利用例如一RIE(反應離子蝕刻)技術之各向異性蝕刻而形成該等第一開口部分22a、22b及22c。
此後，如圖8中所繪示，鋅透過該絕緣膜9之該等第一開口部分22a及22b在厚度方向上透過該閘極洩漏防止層14而擴散且向下擴散一半至該第二通道層13中，且同時透過該第一開口部分22c在該厚度方向上擴散一半至該高電阻層6c中。因此，p型源極及汲極區16及一p型閘極區10分別形成於該pFET區3及一nFET區4中。藉由在含二乙基鋅(Zn(C2 H5 )2 )及砷化氫(AsH3 )之一氣體氣氛中將該基板加熱至約600℃而執行透過該等第一開口部分22a、22b及22c之鋅之引入及擴散。透過該nFET區4中之該第一開口部分22c之鋅擴散應最佳進行至距離該第一通道層7之上表面達至少約10 nm之一深度。應指出，鋅可使用一離子植入方法而注入。
其次，如圖9中所繪示，形成該元件隔離區12，該元件隔離區12將該pFET區3及該nFET區4彼此電氣分離。該元件隔離區12透過該n型第一障壁層6及該第一通道層7而向下形成至該n型第二障壁層8之底部。該元件隔離區12可藉由例如B離子之離子植入而形成。
此後，如圖10中所繪示，一金屬膜沈積於該基板表面上，且使用一微影技術及一蝕刻技術而選擇性移除以同時形成該pFET區3中之源極及汲極電極17，以及該nFET區4中之一閘極電極11。例如，該金屬膜藉由使用一電子束沈積方法來分別以30 nm、50 nm、120 nm之厚度沈積鈦(Ti)、鉑(Pt)及金(Au)而形成。因此，在該等擴散鋅之p型源極及汲極區16之各者中以及該擴散鋅之p型閘極區10中造成一歐姆接觸。
此外，如圖11中所繪示，由絕緣材料製成之一保護膜25沈積於該基板表面上，且第二開口部分23形成於該nFET區4中之閘極電極11之兩側上之該保護膜25及該絕緣膜9上。接著，一金-鍺(AuGe)合金及鎳(Ni)使用一電阻加熱方法而分別以約160 nm及約40 nm之厚度沈積於該基板表面上，且使用一微影技術及一蝕刻技術而選擇性移除以形成源極及汲極電極24。該等源極及汲極電極24具有與該n型高電阻層6c之一歐姆接觸。當於該保護膜25及該絕緣膜9中形成該等第二開口部分23時，一開口部分可同時形成於該pFET區3之該n型閘極區18之上以與該nFET區4之源極及汲極電極24同時形成該pFET區3之一閘極電極。
第三實施例描述同時形成圖1中所述之結構之p通道FET及n通道FET之一製造方法。然而，亦可以相同方式同時形成圖2中所述之結構之p通道FET及n通道FET。
第四實施例
以下描述根據本發明之第四實施例之一半導體裝置20之一製造方法。一第一緩衝層(GaAs層)5磊晶生長於GaAs單晶之一化合物半導體基板2上。此繼而為磊晶生長摻雜有高濃度n型雜質之n+ GaAs之一覆蓋層26及無雜質之i-GaAs之一第二緩衝層15。接著，磊晶生長摻雜有p型雜質之p- GaAs之一第二通道層13及無雜質之i-AlGaAs之一閘極洩漏防止層14。此後，循序磊晶生長摻雜有低濃度n型雜質之n- InGaP之一n型第一閘極層18a及摻雜有n型雜質之n- GaAs之一n型第二閘極層18b以形成一n型閘極層21。
其次，形成一n型第二障壁層8，其包含無雜質之i-AlGaAs之一高電阻層8c、摻雜有高濃度n型雜質之n+ AlGaAs之一n型電荷供應層8a及無雜質之i-AlGaAs之一高電阻層8b。此繼而為磊晶生長無雜質之i-InGaAs之一第一通道層7。接著，循序磊晶生長無雜質之i-AlGaAs之一高電阻層6b、摻雜有高濃度n型雜質之n+ AlGaAs之一n型電荷供應層6a及摻雜有低濃度n型雜質之n- AlGaAs之一高電阻層6c以形成一n型第一障壁層6。各層之厚度、含雜質之層之雜質材料以及雜質濃度係與第三實施例中相同。
其次，形成一元件隔離區12以將該pFET區3及該nFET區4彼此電氣分離，且選擇性移除該pFET區3中之該n型第一障壁層6、該第一通道層7及該n型第二障壁層8。接著，選擇性移除該pFET區3中之n型閘極層21以形成具有該n型第一閘極層18a及該n型第二閘極層18b之一層壓結構之一n型閘極區18。
此後，一絕緣膜(氮化矽膜)9沈積於該n型第一障壁層6及該閘極洩漏防止層14之表面上以及該元件隔離區12之表面上。接著，形成該pFET區3之源極及汲極區以及該nFET區4之閘極區之開口部分。透過該等開口部分，鋅p型雜質被引入至該閘極洩漏防止層14、該第二通道層13及該高電阻層6c中。因此，源極及汲極區16以及一p型閘極區10同時分別形成於該pFET區3及該nFET區4中。
接著，沈積且選擇性移除一金屬膜以同時分別於該pFET區3及該nFET區4中形成源極及汲極電極17以及一閘極電極11。如第三實施例中一樣，可同時形成該pFET區3之閘極電極以及該nFET區4之源極及汲極電極。此外，藉由磊晶生長而形成之各層之雜質濃度及厚度、鋅之引入及擴散、該源極電極、該汲極電極以及該閘極電極之成分及厚度可係與第三實施例中之該等項目相同。
第五實施例
圖12係根據本發明之第五實施例之一半導體裝置30之一示意縱向剖視圖。相同數字代表相同部件或具有類似功能之部件。此外，除了稍後所述之背閘極電極31以外，各層之厚度、含雜質之層之雜質材料以及雜質濃度係與第一實施例中相同。
根據第五實施例之該半導體裝置30不同於第一實施例之半導體裝置1，這是因為該半導體裝置30進一步包含該pFET區3中之一背閘極電極31。該p通道FET中之背閘極電極31之提供增加跨導，且因此改良該p通道FET之導通/切斷特性。
如圖12中所繪示，該半導體裝置30包含在該化合物半導體基板2上之一pFET區3及一nFET區4。將不描述該nFET區4，因為其與根據第一實施例之半導體裝置1之該nFET區4並無不同。
在該pFET區3中，無雜質之GaAs之一第一緩衝層5形成於GaAs單晶之該化合物半導體基板2上。一n型第二障壁層8、一第一通道層7、一n型第一障壁層6、一覆蓋層26、一第二緩衝層15及一第二通道層13循序形成於該第一緩衝層5上。一閘極洩漏防止層14以及源極及汲極區16形成於該第二通道層13上。該等源極及汲極區16係該閘極洩漏防止層14及該第二通道層13之部分中之擴散鋅雜質之區。該閘極洩漏防止層14可省略。該pFET區3及該nFET區4藉由該元件隔離區12而彼此電氣分離。
一n型閘極區18形成於該閘極洩漏防止層14上，且因此具有對該第二通道層13之一pn接面型電位障壁。此使能夠在施加於該閘極之閘極電壓低於一肖特基型閘極場效電晶體中之閘極電壓之一增強模式中驅動。
此外，在該半導體裝置30之該pFET區3中，背閘極電極31形成於該n型第一障壁層6上。該背閘極電極31可具有例如一金-鍺(AuGe)合金及鎳(Ni)之一雙層結構。雖然未繪示，但是該背閘極電極31電氣連接至一n型閘極區18。
該背閘極電極31可在形成該n通道FET之源極及汲極電極24時形成。因此，不需要額外步驟，且不一定需要一光阻遮罩。
作出關於根據第一實施例之該半導體裝置1之p通道FET及當前所述第五實施例之該半導體裝置30之p通道FET之Id-Vg特性之量測。結果顯示於圖13中。應指出，該閘極寬度為10 μm。
在圖13中可看出，根據第五實施例之半導體裝置30之p通道FET具有比第一實施例之半導體裝置1之p通道FET更佳之一p通道FET導通/切斷特性。
例如，在根據第一實施例之半導體裝置1之p通道FET中，對於0 V之閘極電壓Vg(導通狀態)而言汲極電流Id係4.71×10-5 (A)，且對於1 V之閘極電壓Vg(切斷狀態)而言係8.23×10-8 (A)。相反，在根據第五實施例之半導體裝置30之p通道FET中，對於0 V之閘極電壓Vg(導通狀態)而言汲極電流Id係5.05×10-5 (A)，且對於1 V之閘極電壓Vg(切斷狀態)而言係1.75×10-11 (A)。
此外，根據第五實施例之半導體裝置30之p通道FET具有比第一實施例之半導體裝置1之p通道FET更高之1.5 V之閘極電壓Vg處之一汲極電流Id，以及更低之-1 V之閘極電壓Vg處之一汲極電流Id。
此外，在第五實施例之半導體裝置30之p通道FET中，汲極電流Id隨閘極電壓Vg以比第一實施例之半導體裝置1之p通道FET更大之一速率而變化。
以此方式，藉由該p通道FET中之背閘極電極31之提供，可改良該p通道FET之導通/切斷特性。
雖然有許多可能之該背閘極電極31之佈局方法，但是只要該背閘極電極31形成於接近該p通道FET之形成該n型閘極區18及該等源極及汲極區16之區，不論該佈局，可獲得相同效果。
以下描述根據第五實施例之半導體裝置30之一製造方法。
首先，如第三實施例中一樣執行圖3及圖4中所代表之步驟。此等步驟係與第三實施例中相同，且因此將不描述。
如圖14中所繪示，藉由在該pFET區3之待形成該背閘極電極31(參見圖12)之一區中以及在該nFET區4中之選擇性蝕刻而循序移除該閘極洩漏防止層14、該第二通道層13、該第二緩衝層15及該覆蓋層26。
其次，如第三實施例中一樣執行圖6至圖10中所代表之步驟。此等步驟係與第三實施例中相同，且因此將不描述。
接著，如圖15中所繪示，一絕緣材料保護膜25沈積於該基板表面上，而且第二開口部分23形成於該nFET區4中之閘極電極11之兩側上之該保護膜25及該絕緣膜9中。同時，一第三開口部分32形成於該pFET區3中之該n型第一障壁層6之該n型高電阻層6c上所形成之該保護膜25及該絕緣膜9中。
接著，一金-鍺(AuGe)合金及鎳(Ni)使用一電阻加熱方法而分別以約160 nm及約40 nm之厚度沈積於該基板表面上，且使用一微影技術及一蝕刻技術而選擇性移除以同時形成源極及汲極電極24以及背閘極電極31。因此，形成圖12中所繪示之p通道FET。該等源極及汲極電極24具有與該n型高電阻層6c之一歐姆接觸。該背閘極電極31亦具有與該n型高電阻層6c之一歐姆接觸。當於該保護膜25及該絕緣膜9中形成第二開口部分23時，一開口部分可同時形成於該pFET區3之n型閘極區18之上以與該nFET區4之源極及汲極電極24同時形成該pFET區3之閘極電極。
該背閘極電極31可在形成該等源極及汲極電極24時形成。因此，不需要額外步驟，且不一定需要一抗蝕遮罩。
第六實施例
圖16係根據本發明之第六實施例之一半導體裝置40之一示意縱向剖視圖。相同數字代表相同部件或具有類似功能之部件。此外，除了稍後所述之背閘極電極31及n- GaAs層41以外，各層之厚度、含雜質之層之雜質材料以及雜質濃度係與第二實施例中相同。
根據第六實施例之半導體裝置40不同於根據第二實施例之半導體裝置20，這是因為一n- GaAs層41形成於第一緩衝層5與覆蓋層26之間，以及一背閘極電極31形成於該pFET區3中之該n- GaAs層41上。該p通道FET中之該背閘極電極31之提供增加跨導，且因此改良該p通道FET之導通/切斷特性。
如圖16中所繪示，該半導體裝置40包含形成於該化合物半導體基板2上之一pFET區3及一nFET區4。將不描述該nFET區4，因為其與根據第二實施例之半導體裝置10之nFET區4並無不同。
在該pFET區3中，無雜質之GaAs之一第一緩衝層5形成於GaAs單晶之該化合物半導體基板2上。摻雜有於1.0×1010 至4.0×1011 原子/cm2 之一低濃度之n型雜質Si之n- GaAs之n- GaAs層41形成於該第一緩衝層5上。
如半導體裝置20中一樣，一覆蓋層26、一第二緩衝層15及一第二通道層13循序形成於該n- GaAs層41上。一閘極洩漏防止層14以及源極及汲極區16形成於該第二通道層13上。該等源極及汲極區16係該閘極洩漏防止層14及該第二通道層13之部分中之擴散鋅雜質之區。該閘極洩漏防止層14可省略。該pFET區3及該nFET區4藉由該元件隔離區12而彼此電氣分離。
在該半導體裝置40中，該背閘極電極31形成於該n型第一障壁層6上。該背閘極電極31可具有例如一金-鍺(AuGe)合金及鎳(Ni)之一雙層結構。雖然未繪示，但是該背閘極電極31電氣連接至該n型閘極區18。
以此方式，該半導體裝置40如該半導體裝置30一樣包含該背閘極電極31，且因此可改良該p通道FET之導通/切斷特性。
以下描述根據第六實施例之半導體裝置40之一製造方法。
首先，該第一緩衝層(GaAs層)5磊晶生長於GaAs單晶之該化合物半導體基板2上。此繼而為磊晶生長摻雜有於1.0×1010 至4.0×1011 原子/cm2 之一低濃度之n型雜質Si之n- GaAs之n- GaAs層41。接著，如第四實施例中一樣，循序磊晶生長該覆蓋層26、該第二緩衝層25、該第二通道層13及該閘極洩漏防止層14，繼而為循序磊晶生長該n型第一閘極層18a及該n型第二閘極層18b以形成該n型閘極層21。
接著，如第四實施例中一樣，形成電阻層8b、n型電荷供應層8a、n型第二障壁層8、第一通道層7及n型第一障壁層6，繼而形成元件隔離區12以將該pFET區3及該nFET區4彼此電氣分離。
此後，選擇性移除該pFET區3中之該n型第一障壁層6、該第一通道層7及該n型第二障壁層8。接著，選擇性移除在該pFET區3之待形成背閘極電極31之區上之該閘極洩漏防止層14、該第二通道層13、該第二緩衝層15及該覆蓋層26。
接著，如第四實施例中一樣，形成n型閘極區18，而且絕緣膜(氮化矽膜)9沈積於該n型第一障壁層6及該閘極洩漏防止層14之表面上以及該n- GaAs層41及該元件隔離區12之表面上。如第四實施例中一樣，選擇性移除該絕緣膜9以形成開口部分，且透過該等開口部分而引入鋅p型雜質以同時形成該pFET區3中之源極及汲極區16以及該nFET區4中之p型閘極區10。此後，如第四實施例中一樣，沈積且選擇性移除一金屬膜以同時形成該pFET區3中之源極及汲極電極17以及該nFET區4中之一閘極電極11。
其次，一絕緣材料保護膜25沈積於該基板表面上，而且第二開口部分23形成於該nFET區4中之閘極電極11之兩側上之該保護膜25及該絕緣膜9中。同時，一第三開口部分32形成於該pFET區3中之該n型第一障壁層6之該n型高電阻層6c上所形成之該保護膜25及該絕緣膜9中。
接著，一金-鍺(AuGe)合金及鎳(Ni)使用一電阻加熱方法而分別以約160 nm及約40 nm之厚度沈積於該基板表面上，且使用一微影技術及一蝕刻技術而選擇性移除以同時形成源極及汲極電極24以及背閘極電極31。因此，形成圖16中所繪示之p通道FET。該等源極及汲極電極24具有與該n型高電阻層6c之一歐姆接觸。該背閘極電極31亦具有與該n型高電阻層6c之一歐姆接觸。當於該保護膜25及該絕緣膜9中形成該等第二開口部分23時，一開口部分可同時形成於該pFET區3之該n型閘極區18之上以與該nFET區4之源極及汲極電極24同時形成該pFET區3之該閘極電極。
如上所述，根據本發明之某些實施例之半導體裝置1、20、30及40之製造方法使p通道FET及n通道FET能夠同時形成於該化合物半導體基板2上。此外，該等方法使pn接面型閘極區能夠藉由提供該p通道FET中之p型第二通道層13之n型閘極區18及該n通道FET中之n型第一障壁層6之p型閘極區10而同時形成。具體而言，因為該等方法使能夠同時形成一增強模式之互補FET，所以可依高速操作之具有經減少洩漏電流之互補FET可以高密度製作於一單一化合物半導體基板上。
本申請案含有與分別於2009年8月3日及2010年2月16日在日本專利局申請之日本優先權專利申請案JP 2009-180653及JP 2010-031710中所揭示內容有關之標的物，該等案之全部內容以引用方式併入本文中。
熟習此項技術者應瞭解，取決於隨附申請專利範圍或其均等物之範圍內之設計要求及其他因素可出現各種修改、組合、次組合及變化。
1．．．半導體裝置
2．．．化合物半導體基板
3．．．pFET區
4．．．nFET區
5．．．第一緩衝層
6．．．n型第一障壁層
6a．．．n型電荷供應層
6b．．．高電阻層
6c．．．高電阻層
7．．．第一通道層
8．．．n型第二障壁層
8a．．．n型電荷供應層
8b．．．高電阻層
8c．．．高電阻層
9．．．絕緣膜
10．．．p型閘極區
11．．．閘極電極
12．．．元件隔離區
13．．．第二通道層
14．．．閘極洩漏防止層
15．．．第二緩衝層
16．．．源極及汲極區
17．．．金屬源極及汲極電極
18．．．n型閘極區
18a．．．n型第一閘極層
18b．．．n型第二閘極層
20．．．半導體裝置
21．．．n型閘極層
22a．．．第一開口部分
22b．．．第一開口部分
22c．．．第一開口部分
23．．．第二開口部分
24．．．源極及汲極電極
25．．．絕緣材料保護膜
26．．．覆蓋層
31．．．背閘極電極
32．．．第三開口部分
40．．．半導體裝置
41．．．n- GaAs層
圖1係根據本發明之一實施例之一半導體裝置之一示意縱向剖視圖；
圖2係根據本發明之另一實施例之一半導體裝置之一示意縱向剖視圖；
圖3係代表根據本發明之一實施例之一半導體裝置製造方法之一示意圖；
圖4係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖5係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖6係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖7係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖8係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖9係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖10係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖11係代表根據本發明之一實施例之該半導體裝置製造方法之一示意圖；
圖12係根據本發明之又一實施例之一半導體裝置之一示意縱向剖視圖；
圖13係代表根據本發明之又一實施例之該半導體裝置之一特性之一圖；
圖14係代表根據本發明之又一實施例之該半導體裝置之一製造方法之一示意圖；
圖15係代表根據本發明之又一實施例之該半導體裝置之一製造方法之一示意圖；及
圖16係根據本發明之又一實施例之一半導體裝置之一示意縱向剖視圖。
1．．．半導體裝置
2．．．化合物半導體基板
3．．．pFET區
4．．．nFET區
5．．．第一緩衝層
6．．．n型第一障壁層
6a．．．n型電荷供應層
6b．．．高電阻層
6c．．．高電阻層
7．．．第一通道層
8．．．n型第二障壁層
8a．．．n型電荷供應層
8b．．．高電阻層
9．．．絕緣膜
10．．．p型閘極區
11．．．閘極電極
12．．．元件隔離區
13．．．第二通道層
14．．．閘極洩漏防止層
15．．．第二緩衝層
16．．．源極及汲極區
17．．．金屬源極及汲極電極
18．．．n型閘極區
18a．．．n型第一閘極層
18b．．．n型第二閘極層
26．．．覆蓋層

Claims (14)

  1. 一種半導體裝置，其包括：一化合物半導體基板；形成於該化合物半導體基板上之一n通道場效電晶體區，且該n通道場效電晶體區包含一第一通道層；一n型第一障壁層，其與該第一通道層形成一異質接面，且供應一n型電荷至該第一通道層；及一p型閘極區，其具有對該n型第一障壁層之一pn接面型電位障壁；及形成於該化合物半導體基板上之一p通道場效電晶體區，且該p通道場效電晶體區包含一p型第二通道層及一n型閘極區，該n型閘極區具有對該p型第二通道層之一pn接面型電位障壁，其中該n通道場效電晶體區係包含以如下次序層壓於該化合物半導體基板上之該p型第二通道層、與該n型閘極區同時形成之一n型閘極層、該第一通道層及該n型第一障壁層之一區。
  2. 如請求項1之半導體裝置，其中該p通道場效電晶體區係包含以如下之此次序層壓於該化合物半導體基板上之該第一通道層、該n型第一障壁層及該第二通道層之一區。
  3. 如請求項1之半導體裝置，其進一步包括介於該n型閘極區與該p型第二通道層之間之一閘極洩漏防止層。
  4. 如請求項3之半導體裝置，其中該p型第二通道層包含形成為擴散鋅之層之p型源極及汲極區，且該等p型源極及 汲極區係利用其間之n型閘極區而彼此分離。
  5. 如請求項4之半導體裝置，其進一步包括形成於該化合物半導體基板與該第一通道層之間之一n型第二障壁層，且該n型第二障壁層供應一n型電荷至該第一通道層。
  6. 如請求項5之半導體裝置，其中該p通道場效電晶體區包含一背閘極電極。
  7. 如請求項1之半導體裝置，其中該p型第二通道層包含形成為擴散鋅之層之p型源極及汲極區，且該等p型源極及汲極區係利用其間之n型閘極區而彼此分離。
  8. 如請求項1之半導體裝置，其進一步包括形成於該化合物半導體基板與該第一通道層之間之一n型第二障壁層，且該n型第二障壁層供應一n型電荷至該第一通道層。
  9. 如請求項1之半導體裝置，其中該p通道場效電晶體區包含一背閘極電極。
  10. 一種半導體裝置，其包括：一化合物半導體基板；形成於該化合物半導體基板上之一n通道場效電晶體區，且該n通道場效電晶體區包含一第一通道層；一n型第一障壁層，其與該第一通道層形成一異質接面，且供應一n型電荷至該第一通道層；及一p型閘極區，其具有對該n型第一障壁層之一pn接面型電位障壁；及形成於該化合物半導體基板上之一p通道場效電晶體 區，且該p通道場效電晶體區包含一p型第二通道層及一n型閘極區，該n型閘極區具有對該p型第二通道層之一pn接面型電位障壁，其中該p通道場效電晶體區包含一背閘極電極，且其中該p通道場效電晶體之背閘極電極形成於該n型第一障壁層上。
  11. 一種半導體裝置製造方法，其包括以下步驟：藉由在一化合物半導體基板上循序磊晶生長一第一緩衝層、一第一通道層、一n型第一障壁層、一第二緩衝層、一p型第二通道層及一n型閘極層而形成一多層膜；選擇性移除該n型閘極層以形成一p通道場效電晶體之一n型閘極區；選擇性移除該p型第二通道層以便佈局保留該p型第二通道層與該n型閘極區之一p通道場效電晶體區，以及保留該n型第一障壁層之一n通道場效電晶體區；同時於該p通道場效電晶體區及該n通道場效電晶體區之暴露表面上形成一絕緣膜，及透過該絕緣膜形成第一開口部分；透過該等第一開口部分擴散鋅雜質以同時形成該p通道場效電晶體之源極及汲極區，以及一n通道場效電晶體之一閘極區；形成一元件隔離區，其將該p通道場效電晶體區與該n通道場效電晶體區彼此電氣分離；及於該p通道場效電晶體之該等源極及汲極區中以及於 該n通道場效電晶體之該閘極區中形成一金屬電極。
  12. 如請求項11之方法，其進一步包括以下步驟：當於該n通道場效電晶體之源極及汲極區中形成一金屬電極時同時於該n型第一障壁層上形成該p通道場效電晶體之一背閘極電極。
  13. 一種半導體裝置製造方法，其包括以下步驟：藉由在一化合物半導體基板上循序磊晶生長一第一緩衝層、一p型第二通道層、一n型閘極層、一n型第二障壁層、一第一通道層及一n型第一障壁層而形成一多層膜；形成一元件隔離區，其將一p通道場效電晶體區與一n通道場效電晶體區彼此電氣分離；選擇性移除該p通道場效電晶體區之該n型第一障壁層、該第一通道層及該n型第二障壁層；選擇性移除該p通道場效電晶體區之該n型閘極層以形成一p通道場效電晶體之一n型閘極區；同時於該p通道場效電晶體區及該n通道場效電晶體區之暴露表面上形成一絕緣膜，及透過該絕緣膜形成開口部分；透過該等開口部分擴散鋅雜質以同時形成該p通道場效電晶體之源極及汲極區以及一n通道場效電晶體之一閘極區；及於該p通道場效電晶體之該等源極及汲極區中及於該n通道場效電晶體之該閘極區中形成一金屬電極。
  14. 如請求項13之方法，其進一步包括以下步驟：當於該n通道場效電晶體之源極及汲極區中形成一金屬電極時同時於該n型第一障壁層上形成該p通道場效電晶體之一背閘極電極。
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