JP5415715B2

JP5415715B2 - 半導体装置の製造方法

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Publication number: JP5415715B2
Application number: JP2008145345A
Authority: JP
Inventors: 薫宮越
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2008-06-03
Filing date: 2008-06-03
Publication date: 2014-02-12
Anticipated expiration: 2028-06-03
Also published as: JP2009295650A

Description

本発明は、ＧａＡｓなどの化合物半導体を用い、ｐチャネルトランジスタおよび保護素子を含む半導体装置の製造方法に関する。さらに詳しくは、ｐチャネルトランジスタを製造工程が簡単な接合型トランジスタの構造にすると共に、そのｐチャネルトランジスタと同じ製造工程で保護素子も作り込むことができる半導体装置の製造方法に関する。

集積化回路の低消費電力化のため、Ｓｉを用いた集積回路では、ＣＭＯＳ（相補型回路）が用いられている。一方、マイクロ波デバイスでは、電子の移動度が高く、高周波・高速用に優れていることからＧａＡｓなどの化合物半導体がＳｉに代って用いられ、このような化合物半導体を用いた集積化回路も実用化されており、化合物半導体を用いた回路でも、低消費電力の観点から相補型トランジスタが検討されている。そのため、一般的には電子よりも移動度が劣る正孔を利用したｐチャネルトランジスタも必要となる。

このようなトランジスタ（以下、ＦＥＴともいう）としては、たとえば図４（ａ）〜（ｂ）に示されるような接合型ＦＥＴまたはヘテロ接合を用いたＭＥＳＦＥＴが用いられている。これは、低消費電力の観点からノーマリ・オフ型の動作をさせるため、ゲート電圧の高い順方向電圧Ｖfによって、動作電圧範囲を広くしやすいためである。

このｐチャネルの接合型ＦＥＴは、図４（ａ）にその一例が示されるように、たとえばＧａＡｓからなるｐ型チャネル層５２のチャネル領域上に、ＧａＡｓからなるｎ⁺型半導体層５４が選択的にエピタキシャル成長され、その両側のｐ型チャネル層５２上にエピタキシャル成長されたＧａＡｓからなるｐ⁺型コンタクト層５３が設けられ、その両側のｐ⁺型コンタクト層５３上に一対のソース・ドレイン電極５５が、ｎ⁺型半導体層５４上にゲート電極５６が、それぞれオーミックコンタクトするように設けられることにより形成されている。なお、５１は、たとえばＧａＡｓからなる半絶縁性の基板である。

図４（ｂ）は、ｎ⁺型半導体層５４の選択成長をしないで、その部分のｐ型チャネル層５２の表面にｎ型不純物を選択的に拡散することにより、ｎ⁺型拡散領域５８が形成されている点が異なるのみで、他の構成は、図４（ａ）と同様の構成であり、同じ部分には同じ符号を付してその説明を省略するが、図４（ａ）のＦＥＴと同様の特性のＦＥＴになっている。

前述のように、接合型ＦＥＴを形成するには、ゲート電極とチャネル層との間にｐｎ接合を形成するために、たとえばｐ型チャネル層５２上にｎ⁺型半導体層５４を選択的にエピタキシャル成長するか、またはｎ⁺型拡散領域５８を選択的拡散により形成しなければならない。しかし、とくにＧａＡｓのような化合物半導体の場合、そのエピタキシャル成長の温度は６００℃程度であり、選択成長や選択拡散の温度は、この成長温度よりも低くないと、すでにエピタキシャル成長してあるチャネル層などの半導体層の不純物濃度や不純物層の厚さが変動して特性が悪化するという問題があり、低温での選択成長や拡散を行う必要がある。そのため、非常に高度な技術を必要とし、量産を考慮した場合、製造工程が非常に複雑になって、高価になったり、再現性や安定性に欠けて歩留りが低下したりするという問題がある。

また、ＭＥＳＦＥＴでも、ノーマリ・オフ型にすることができるが、ＧａＡｓなどの化合物半導体では、そのショットキー接合する電極材料で、バリアハイト（電位障壁）の高い材料がないため、ゲート電圧の高い順方向電圧Ｖfによって、動作電圧範囲を広くすることができないという問題がある。さらに、ｐチャネルＦＥＴをＥＳＤ（静電）ストレスに対して保護する必要性から、保護素子を内蔵する必要があり、できるだけ製造工程を増やすことなく保護素子も作り込むことが望まれる。

本発明は、このような問題を解決するためになされたもので、接合型ＦＥＴを簡単な製造工程で形成しながら、その接合型ＦＥＴと同じ工程で保護素子を形成することができるｐチャネルＦＥＴと保護素子とを内蔵する半導体装置の製造方法を提供することを目的とする。

本発明による半導体装置の製造方法は、化合物半導体からなる基板上に設けられるｎ型コンタクト層上に、ｐチャネルトランジスタ用のｐ型チャネル層およびｐ型コンタクト層を連続してエピタキシャル成長して化合物半導体層からなる半導体積層部を形成する工程と、前記ｐチャネルトランジスタを形成する領域および保護素子を形成する領域に前記半導体積層部を残存させ、半導体回路素子の形成領域で前記半導体積層部をエッチングして前記ｎ型コンタクト層を露出させると共に、前記ｐチャネルトランジスタ形成領域の一部も前記半導体積層部をエッチングして前記ｎ型コンタクト層を露出させ、かつ、前記保護素子の形成領域の一部も前記半導体積層部の一部をエッチングして電極を形成できるように前記ｎ型コンタクト層を露出させるか、前記ｎ型コンタクト層で連結した２つのｐｎ接合を形成できるように前記半導体積層部をエッチングする工程と、前記ｐチャネルトランジスタの形成領域において、チャネル領域の両側に前記ｐ型コンタクト層が残存するように前記ｐ型コンタクト層を前記ｐ型チャネル層が露出するまでエッチングする工程と、前記ｐチャネルトランジスタの形成領域において、前記エッチングにより露出する前記ｎ型コンタクト層表面にオーミック接触するようにゲート電極を形成する工程と、前記ｐチャネルトランジスタ形成領域の前記チャネル領域の両側に残存するｐ型コンタクト層上にソース・ドレイン電極を形成すると共に、前記保護素子形成領域の前記ｐ型コンタクト層の表面に、前記保護素子の少なくとも一方の電極を形成する工程と、を具備し、前記ｐチャネルトランジスタは、接合型ＦＥＴであり、前記ｐ型チャネル層は、該接合型ＦＥＴがノーマリ・オフ型動作となるよう、ゲート電圧が０でｐチャネルが閉まる程度の不純物濃度と厚さに形成され、前記保護素子は、前記半導体積層部のｐｎ接合により形成されることを特徴とする。

前記第ｐ型チャネル層と前記ｐ型コンタクト層との間にエッチングストップ層を介在させることにより、ｐ型チャネル層のチャネル領域を損傷させることなく均一な厚さを保持して、ｐ型コンタクト層のみをｐ型チャネル層上に形成することができる。

本発明によれば、ｎ型半導体層上に、ｐチャネルＦＥＴ用のｐ型チャネル層およびｐ型コンタクト層を積層し、接合型ＦＥＴのゲート電極とチャネル層との間のｐｎ接合を形成するための、チャネル層と異なる導電形層としてチャネル層の下側のｎ型半導体層を利用しているため、エッチングにより露出させたそのｎ型半導体層の表面にゲート電極を形成することにより、選択的エピタキシャル成長または選択的拡散を行うことなく接合型ＦＥＴを形成することができる。しかも、そのｎ型半導体層上に積層した半導体積層部のｐｎ接合により保護素子を形成しているため、接合型ＦＥＴと同じ半導体層の積層構造で、その接合型ＦＥＴと異なる領域のところにパターニングするだけでｐｎ接合を有する保護素子を形成することができる。その結果、相補型回路を構成するためのｎチャネルＦＥＴなどの回路素子を形成する場合には、ｎ型半導体層の下側にｎチャネル層を形成するなど、ｎ型半導体層以下の層で素子を形成することができ、非常に簡単な製造工程で相補型ＦＥＴ用のｐチャネルＦＥＴと保護素子とを形成することができる。

つぎに、図面を参照しながら本発明の半導体装置の製造法について説明する。本発明による半導体装置の製造方法は、化合物半導体からなり、ｐチャネルＦＥＴ２２とその保護素子２３を有する半導体装置の製造方法で、図１に、その一実施形態により製造した半導体装置の、ｐチャネルＦＥＴ２２とｎチャネルＦＥＴ２１と保護素子２３の部分を示す断面構造が、図２に、図１の構造に、さらにアンドープ層６と第１および第２のエッチングストップ層４、８を介在させた例の製造工程を示す断面説明図が示されている。なお、図１および図２に示される例では、ｐチャネルＦＥＴ２２と保護素子２３だけではなく、ｎチャネルＦＥＴ２１を、ノーマリ・オフ型ＦＥＴ２１ａとノーマリ・オン型ＦＥＴ２１ｂの両方の例で示すと共に、保護素子２３も通常のｐｎ接合の保護素子２３ａの他に、ｐｎ−ｎｐの双方向の保護素子２３ｂの例も併せて示してあるが、ｎチャネルＦＥＴ２１はノーマリ・オフ型ＦＥＴ２１ａとノーマリ・オン型ＦＥＴ２１ｂの両方を必要とするものではなく、また、ｎチャネルＦＥＴ２１がなくても構わない。さらに、保護素子２３も、この両方が必要な訳ではなく、いずれの構造の保護素子２３でもｐチャネルＦＥＴ２２と同じ製造工程で作り込むことができることを示してある。つぎに、本発明の製造方法を、図２に示される例で、図２の工程に従って説明する。

まず、図２（ａ）に示されるように、基板１上にｎチャネルＦＥＴ２１用のｎ型チャネル層２とｎ⁺型（この例では、不純物濃度が相対的に大きいことを示すためｎ⁺型と記すが導電形はｎ型である、ｐ型についても同様）コンタクト層３とをエピタキシャル成長する。そして、そのｎ⁺型コンタクト層３上に第１のエッチングストップ層４、ｎ⁺型半導体層５、アンドープ層６、ｐチャネルＦＥＴ２２用のｐ型チャネル層７、第２のエッチングストップ層８、およびｐ⁺型コンタクト層９を積層する。この第１のエッチングストップ層４から上の積層部を便宜上半導体積層部１０という。図２に示される例では、前述のように、第１および第２のエッチングストップ層４、８やｎ⁺型半導体層５やアンドープ層６が設けられているが、基本的構造としては、図１に示されるように、ｎ⁺型コンタクト層３上にｐチャネルトランジスタ２２用のｐ型チャネル層７とｐ⁺型コンタクト層９とからなる半導体積層部１０が形成されていればよい。

基板１は、たとえば半絶縁性のＧａＡｓ基板などを用いることができる。また、半導体積層部１０の各半導体層も、ＧａＡｓなどの化合物半導体を用いることにより、電子移動度が大きく、マイクロ波に対しても高特性の回路素子を形成することができる。この場合、第１および第２のエッチングストップ層４、８は、ＧａＡｓからなる半導体層とエッチングレートを異ならせるための層であるから、ＡｌＧａＡｓ系化合物とか、ＡｌＡｓ、ＩｎＧａＰ系化合物などを用いることができ、３〜１０ｎｍ程度の厚さに形成される。

ｎ⁺型コンタクト層３は、電極金属とのオーミックコンタクトを得ると共に、ｎ⁺型半導体層５が無い場合には、接合型ＦＥＴのｐｎ接合を形成するための層であり、たとえば５×１０¹⁸ｃｍ^-3程度の高不純物濃度層として形成する。第１のエッチングストップ層４が設けられる場合には、ｎ⁺型コンタクト層３またはｎ⁺型半導体層５など、その前後の層と同程度の不純物濃度に形成する。また、ｎ⁺型半導体層５は、ｎ⁺型コンタクト層３と同じ不純物濃度でもよいし、不純物濃度を変えてもよい。このｎ⁺型半導体層５を設けることにより、保護素子２３の耐圧を高くすることができる。図２に示される例では、このｎ⁺型半導体層５上にアンドープ層６が設けられている。このアンドープ層６は、必ずしも設けられなくてもよいが、アンドープ層６を介在させることにより、保護素子２３やｐチャネルＦＥＴ２２のｐｎ接合の逆方向耐圧を高くすることができ、トランジスタの動作電圧範囲を広くすることができるため好ましい。さらに、このアンドープ層６が挿入されることにより、接合容量を小さくすることができるため、ｐチャネルＦＥＴ２２のゲート容量（接合容量）Ｃ_GSの低減を図ることができ、高周波特性を向上させることができる。

ｐ型チャネル層７は、この例では、ｐチャネル接合型ＦＥＴ２２をノーマリ・オフ（エンハンスメント；Ｅモード）型動作とするため、ゲート電圧が０でｐチャネルが閉まる程度の不純物濃度と厚さに形成されており、１×１０¹⁷〜５×１０¹⁸ｃｍ^-3程度の不純物濃度（たとえば５×１０¹⁷ｃｍ^-3程度）で、２０〜１００ｎｍ程度の厚さに形成されている。ｐ⁺型コンタクト層９も、後述するソース・ドレイン電極１６をｐ型チャネル層７とオーミックコンタクトさせる層で、充分に高濃度の不純物濃度、たとえば１×１０¹⁹ｃｍ^-3程度以上（たとえば３×１０¹⁹ｃｍ^-3程度）になるように、たとえばカーボンがドープされ、３０ｎｍ以上の厚さに形成されている。

つぎに、図２（ｂ）に示されるように、半導体積層部１０のｐチャネルＦＥＴ２２の領域と保護素子２３の領域を残存させてｎチャネルＦＥＴ２１などを形成する半導体回路素子の形成領域をエッチングして、ｎ⁺型コンタクト層３を露出させる。この際、ｐチャネルＦＥＴ２２の領域の一部２２ａ、およびｐｎ接合型保護素子２３ａの領域の一部２３ａ１もエッチングして、電極を形成し得るようにｎ⁺型コンタクト層３を露出させると共に、ｐｎ−ｎｐの双方向の保護素子２３ｂの領域も２つのｐｎ接合がｎ型コンタクト層３上で分離するようにエッチングしてパターニングする。この際、第１のエッチングストップ層４が存在する場合には、第１のエッチングストップ層４上のＧａＡｓからなる半導体積層部をエッチングした後に、エッチング液を変えて、第１のエッチングストップ層４をエッチングする。これにより、ＧａＡｓからなるｎ⁺型コンタクト層３を殆ど損傷させることなく露出させることができる。なお、この第１のエッチングストップ層４は、その上下の層とほぼ同程度の不純物濃度に形成しておく。

その後、図２（ｃ）に示されるように、ｎチャネルＦＥＴ２１の形成領域において、チャネル領域２１ａの両側のみにｎ⁺型コンタクト層３が残存し、チャネル領域２１ａのｎチャネル層２が露出するように、また、各素子間でｎ型チャネル層２が露出するようにｎ⁺型コンタクト層３をパターニングする。なお、図１または図２に示されるように、ノーマリ・オン型のＤモードとノーマリ・オフ型のＥモードの両方を作り込む必要はないが、もし、そうする場合には、ｎ型チャネル層２の不純物濃度および厚さをＤモードに適するように形成しておき、Ｅモード用には、さらにｎ型チャネル層２をエッチングして薄くすることにより、Ｅモード動作をするようにするか、後述するゲート電極１５の材料を変えることによっても形成することができる。さらに、ｐチャネルＦＥＴ２２の形成領域において、ｐチャネルＦＥＴ２２のチャネル領域２２ａの両側のみにｐ⁺型コンタクト層９が残存するように、ｐ⁺型コンタクト層９をパターニングして第２のエッチングストップ層８またはｐ型チャネル層７を露出させる。この場合、ｐ型チャネル層７とｐ⁺型コンタクト層９との間に第２のエッチングストップ層８が介在されている場合には、ｐ⁺型コンタクト層９と同様にその露出している第２のエッチングストップ層８をエッチングしてｐ型チャネル層７を露出させてもよいし、そのまま第２のエッチングストップ層８を残存させてもよい。なお、第２のエッチングストップ層８は、半絶縁層でも、ｐ型不純物のドープ層でもよい。

その後、図２（ｄ）に示されるように、各素子間のｎ型チャネル層２の表面から、基板１内に達するように、たとえば酸素やホウ素などのイオンを打ち込むことにより、アイソレーション領域１１を形成して、各素子を電気的に分離する。そして、ｎチャネルＦＥＴ２１の形成領域、ｐチャネルＦＥＴ２２の形成領域、およびｐｎ接合保護素子２３ａの形成領域における、ｎ⁺型コンタクト層３の表面に、ｎチャネルＦＥＴ２１のソース・ドレイン電極１２、ｐチャネルＦＥＴ２２の接合型ゲート電極１３およびｐｎ接合保護素子２３ａの一方の電極１４をそれぞれ形成する。

その後、図２（ｅ）に示されるように、ｎチャネルＦＥＴ２１の形成領域におけるソース・ドレイン電極１２間のｎ型チャネル層２の表面、ｐチャネルＦＥＴ２２の形成領域におけるｐ⁺型コンタクト層９の表面、およびｐｎ接合保護素子２３ａと、ｐｎ−ｎｐの双方向保護素子２３ｂのそれぞれのｐ⁺型コンタクト層９の表面に、それぞれｎチャネルＦＥＴ２１のゲート電極１５、ｐチャネルＦＥＴ２２のソース・ドレイン電極１６、および保護素子２３用の電極１７をそれぞれ形成する。その結果、ｐｎ接合の保護素子２３ａは、ｎ⁺型コンタクト層３上の一部露出領域に形成された電極１４と、このｐ⁺型コンタクト層９上の電極１７によりｐｎ接合が形成され、また、２個の半導体積層部がｎ⁺型コンタクト層３を介して逆方向に接続された両端部のｐ⁺型コンタクト層９上の１組の電極１７により、ｐｎ−ｎｐの双方向の保護素子２３ｂが形成されている。

以上のように、図１に示されるようなｎチャネルＦＥＴ２１およびｐチャネルＦＥＴ２２とによる相補型回路と、保護素子２３とを有する半導体装置を選択的エピタキシャル成長または選択的拡散を施すことなく、半導体層の積層とパターニングだけの簡単な製造工程で製造することができる。

図２に示される構造で製造した半導体装置のｐチャネルＦＥＴ２２（ゲート幅は１００μｍ）のＩ−Ｖ特性を図３に示す。なお、ｐチャネルＦＥＴであるため、ｎチャネルのＦＥＴに対して全て符号が逆になっている。図３（ａ）は、ＶGSに対するＩDを示し、ピンチオフ電圧が、−０.２Ｖ程度のノーマリ・オフの特性が得られていることが分る。また、図３（ｂ）は、ＶGSを変えたときのＶDSに対するＩDの変化を示す特性で、ＶDS＝６Ｖまで良好な飽和特性が得られている。さらに、図３（ｃ）は、ゲートの順方向特性を示す図で、ｐｎ接合特性になっており、ゲートの順方向電圧Ｖf＝１.０Ｖ程度の広い動作範囲になると共に、ｐｎ接合保護素子２３ａの特性を表しており、ｐチャネルＦＥＴ２２と保護素子２３との製造工程を共通化しても、共に特性を満たしていることを示している。さらに、図３（ｄ）はゲートの逆方向特性を示しており、逆方向のブレークダウン電圧は約８Ｖになっており、アンドープ層６を介在させた効果も加わり、逆方向電圧に対しても非常に高い耐圧を有していることが分る。

以上のように、本発明によれば、選択的エピタキシャル成長または選択的拡散を行うことなく、簡単な製造工程で接合型ＦＥＴを作り込むことができるため、ｐｎ接合を有する保護素子をｐチャネルＦＥＴと同一の製造工程で得ることができる。さらに、ノーマリ・オフ型で、相補型回路を構成する場合でも、非常に簡単に製造することができると共に、非常に動作電圧範囲の広い半導体装置が得られる。

本発明の製造方法により得られる半導体装置の一例の断面説明図である。本発明による半導体装置の製造方法の一実施形態を示す工程断面説明図である。図２に示される実施形態により得られるｐチャネルＦＥＴのＩ−Ｖ特性である。従来の接合型ＦＥＴの例を示す断面説明図である。

符号の説明

１基板
２ｎ型チャネル層
３ｎ⁺型コンタクト層
４第１のエッチングストップ層
５ｎ⁺型半導体層
６アンドープ層
７ｐ型チャネル層
８第２のエッチングストップ層
９ｐ⁺型コンタクト層
10 半導体積層部
11 アイソレーション領域
12 ｎチャネルＦＥＴのソース・ドレイン電極
13 ｐチャネルＦＥＴの接合型ゲート電極
14 保護素子の一方の電極
15 ｎチャネルＦＥＴのショットキゲート電極
16 ｐチャネルＦＥＴのソース・ドレイン電極
17 保護素子の他方の電極
21 ｎチャネルＦＥＴ
22 ｐチャネルＦＥＴ
23 保護素子

Claims

化合物半導体からなる基板上に設けられるｎ型コンタクト層上に、ｐチャネルトランジスタ用のｐ型チャネル層およびｐ型コンタクト層を連続してエピタキシャル成長して化合物半導体層からなる半導体積層部を形成する工程と、
前記ｐチャネルトランジスタを形成する領域および保護素子を形成する領域に前記半導体積層部を残存させ、半導体回路素子の形成領域で前記半導体積層部をエッチングして前記ｎ型コンタクト層を露出させると共に、前記ｐチャネルトランジスタ形成領域の一部も前記半導体積層部をエッチングして前記ｎ型コンタクト層を露出させ、かつ、前記保護素子の形成領域の一部も前記半導体積層部の一部をエッチングして電極を形成できるように前記ｎ型コンタクト層を露出させるか、前記ｎ型コンタクト層で連結した２つのｐｎ接合を形成できるように前記半導体積層部をエッチングする工程と、
前記ｐチャネルトランジスタの形成領域において、チャネル領域の両側に前記ｐ型コンタクト層が残存するように前記ｐ型コンタクト層を前記ｐ型チャネル層が露出するまでエッチングする工程と、
前記ｐチャネルトランジスタの形成領域において、前記エッチングにより露出する前記ｎ型コンタクト層表面にオーミック接触するようにゲート電極を形成する工程と、
前記ｐチャネルトランジスタ形成領域の前記チャネル領域の両側に残存するｐ型コンタクト層上にソース・ドレイン電極を形成すると共に、前記保護素子形成領域の前記ｐ型コンタクト層の表面に、前記保護素子の少なくとも一方の電極を形成する工程、とを具備し、
前記ｐチャネルトランジスタは、接合型ＦＥＴであり、前記ｐ型チャネル層は、該接合型ＦＥＴがノーマリ・オフ型動作となるよう、ゲート電圧が０でｐチャネルが閉まる程度の不純物濃度と厚さに形成され、
前記保護素子は、前記半導体積層部のｐｎ接合により形成されることを特徴とする半導体装置の製造方法。
前記ｐ型チャネル層と前記ｐ型コンタクト層との間にエッチングストップ層を介在させることを特徴とする請求項１記載の半導体装置の製造方法。
前記ｎ型コンタクト層と前記ｐ型チャネル層との間に、前記半導体積層部の一部としてアンドープ層を積層することを特徴とする請求項１または２いずれか記載の半導体装置の製造方法。