JPH03250739A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １概要； ヘテロ接合を用いた電界効果トランジスタ（ＦＥＴ）型
半導体装置とその製造方法に関し、選択成長を用いるこ
となく、ヘテロ接合ＦＥＴの相補型回路を実現する半導
体装置を提供することを目的とし、 チャネルとなる第１のアンドープ半導体層と、第１のア
ンドープ半導体層の上に配置され、第１の導電型にドー
プされ、第１のアンドープ半導体層よりも第１の導電型
のキャリアの親和力か小さい第１のドープ半導体層と、
第１のドープ半導体層の上に部分的に配置された第１の
ショツトキ・ゲートと、第１のドープ半導体層の上に部
分的に配置され、第１の導電型と逆の第２の導電型にド
ープされ、隣接する第１のドープ半導体層を空乏１ヒし
、さらに第２の導電型のキャリアか存在できる厚さを有
する第２のドープ半導体層と、第２のドープ半導体層の
上に配置され、第２のドープ半導体層よりも第２の導電
方のキャリアの親和力が大きい第２のアンドープ半導体
層と、第２のアンドープ半導体層の上に部分的に配置さ
れた第２のショントキ・ゲートとを有し、順楕遣の第１
のＦＥＴと逆構造の第２のＦＥＴを構成する。

こ産業上の利用分野； 本発明は半導体装置とその製造方法に関し、特にヘテロ
接合を用いた電界効果トランジスタ（ＦＥＴ）型半導体
装置とその製造方法に関する。

化合物半導体を用いた高速半導体装置において、高速化
と共に高集積化、低消費電力化が求められている。

ヘテロ接合において電子親和力の小さい層は、電子親和
力の大きい層中の電子に対してバリアになると共に、そ
の中に電子を含有している時はその電子を供給する電子
供給層となる４本明細書において、この擬会を正孔につ
いても用い１キヤリアの親和カヨと表現する。すなわち
、キャリアはキャリア親和力の小さい層から大きい層へ
移り、キャリア親和力の大きい層で安定に存在する。

Ｊ従来の技術： 集積回路装置の低消費電力化は、シリコン集積回路にお
いては、相補型（コンプリメンタリ）回路によって主に
達成されている。ＧａＡｓ等の化合物半導体を用いた集
積回路においても、低消費電力１ヒ等のために、相補型
回路を採用することが検討さｔ、ている、たとえば、Ｇ
ａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔにおいては、ｐ型不純物
と１１型不純物をそれぞれイオン注入することによって
、ｎチャネルとｎチャネルを作り分けることか提案され
ている。ＧａＡｓＭ　Ｅ　ＳＦ　Ｅ　Ｔよりも高速なヘ
テロ接合トランジスタにおいては、チャネルドーピング
を行えないため、相補型構造を形成するには、従来は選
択成長を用いなければならないと考えられていた０選択
成長を用いて相補型構造を形成すると、工程か複雑にな
り、高温に耐えるプロセスか必要になる。さらに素子間
分離距離を小さくする二とができないという間顕し生じ
る。

：発明か解決しようとする課題； 以上説明したように、従来の技術によれば、相補型へテ
ロ接合トランジスタ装置を作成しようとすると、選択成
長技術を利用することになり、種々の問題が伴なった。

本発明の目的は、選択成長を用いることなく、ヘテロ接
合ＦＥＴの相補型回路を実現する半導体装置を提供する
ことである。

本発明の池の目的は、選択成長を用いることなく、ヘテ
ロ接合Ｆ　Ｅ　Ｔの相補型回路を含む半導体装置を製造
する方法を提供することである。

５課題を解決するための手段Ｅ 第１図（Ａ）、（Ｂ）は、本発明の原理説明図である。

第】図（Ａ）はその１を示す。第１のアンドープ半導体
層１は、第１の導電型のチャネルを形成すべき層であり
、その上に第１のアンドープ半導体層】よりも第１の導
電型のキャリアの親和力が小さい第１のドープ半導体層
２が配置されている。

第１のドープ半導体層２の図中右側部分には、第１のシ
ョットキ・ゲート３が形成され、第１のへテロ接合ＦＥ
Ｔを構成する。また、図中左側部分には第１のドープ半
導体層２の上に第１の導電型と道の第２の導電型にドー
プされた第２のドープ半導体層４か配置され、その下の
第１のドープ半導体層２をほぼ空乏化し、かつ第２の導
電型のキャリアが存在できる厚さを有している。第２の
ドープ半導体層４の上には、第２の導電型のチャネルを
形成すべき層であり、第２のドープ半導体層２よりも第
２の導電型のキャリアの親和力が大きい第２のアシトー
プ半導体層ヲが配置されている。

第２のアンドープ半導体層５の上には第２のショットキ
・ゲー１−６か形成され、第２のＦＥＴを構成する。

第１図ＣＢ）は、その２の構成を示す。第１のアシトー
プ半導体層１の上に第１のドープ半導体層２が配置され
、その上に第１め導電型の不純物をドープされ、第２の
ドープ半導体層４とはエッチシフ特性の異なる中間層８
か配置されている。

図中右側部分には、第１のショッ）〜キ・ゲー１へ３が
中間層８に設けた開口部分において、直接第１のドープ
半導体層２上に配置されている。なお、電極１１、】２
か第１のショットキ・ゲート３を挾んで形成され、ソー
ス／′トレインを構成する。

図中左側部分においては、中間層８の上に第２の導電型
の不純物をドープされた第２のドープ半導体層４か配置
され、その上に第２のアンドープ半導体層５が配置され
て、第２の導電型のキャリアに対するチャネルを構成す
る。第２のアンドープ半導体１５の上には、第２の導電
型の不純物をドープされたキャップ層７が配！されてい
る。第２のショントキ・ゲート６はキャップ層７に設け
た開口において、第２のアンドープ半導体層５上に直接
形成されている。なお、第２のショットキ・ゲート６を
挾んで、；極１３．１４が形成され、第２のＦＥＴのソ
ース、・′ドレインを構成する。

二作用； 第１図（Ａ＞においては、第１のアンドープ半導体層１
の上に第１の導電型の不純物をドープされた第１のドー
プ半導体層２か配置され、そのキャリア親和力が第１の
アシトープ半導体層１よりも小さいので、第１の導電型
のキャリアは第１のドープ半導体層２から第１のアンド
ープ半導体層１に供給される。このようにして、第１の
アンドープ半導体層１内にチャネルか形成される。第１
のショットキ・ゲート３は、第１のドープ半導体層２を
介して第１のアシトープ半導体層１に形成されるチャネ
ルを制御する。第２のドープ半導体層４は、第１のドー
プ半導体層２の隣接部分を空乏化するので、図中左側部
分においては、第１のアンドープ半導体層１内にチャネ
ルは形成されない。また、第２のドープ半導体層４は、
第２の導電型のキャリアに対する親和力か、第２のアン
ドープ半導体層５よりも小さいので、笥２の導電型のキ
ャリアを第２のアンドープ半導体層５に供給する。この
ようにして、第２のアンドープ半導体層５内にチャネル
か形成される。第２のショットキ・ゲート６か第２のア
ンドープ半導体層５内に形成されるチャネルを制御する
。すなわち、図中右側部分に順′ｌＩ４造の第１の導電
型のＦＥＴが形成され、図中左側部分に逆構造の第２の
導電型のＦＥＴか形成される６ 第１図（Ｂ）の構造においては、図中左側部分の第２の
導電型のＦＥＴにおいては、第２の導電型の不純物をド
ープされたキャップ層７か第２のアンドープ半導体層５
上に配置されているので、第２のショットキ・ゲート６
とソース／′ドレインを形成する電極１３．１４の間の
領域を電気的に確実に接続する。また、第２のドープ半
導体層４と第１のドープ半導体層２の間に、第１の導電
型の不純物をドープされ、第２のドープ半導体層４とは
工／チング特性の異なる中間層８か配置されているので
、第１のショットキ・ゲート３とソース、′トレインを
形成する電極１１．１２との間を電気的に確実に接続す
ると共に、カバー層７の側から選択エツチングを行った
際、中間層８でエツチングを容易に停止させる。

：実施例＝ 第２図（Ａ）、（Ｂ）に、本発明の実施例による半導体
装置の構成およびその製造工程における断面を示す。

第２図（Ａ）において、半絶縁性ＧａＡＳ基板２０の上
に、たとえば厚さ１００００人のρ型チャネルを形成す
べきｉ型ＧａＡｓ層２Ｉが配置され、その上にたとえば
厚さ約２５０人で、ｐ型不純物約濃度２．０ＸＩ０１８
にｌ−３のｐ型１ｎＧａＰ層２２か配置され、正孔をｉ
型ＧａＡＳ２１に供給する。Ｐ型ＪｎＧａＰ層２２は、
部分的にその表面か露出されており、露出表面上にＡ１
のショットキ・ゲート電極２３か形成され、そのショフ
トキ・ゲート電極２３を挾んで、ソース／トレインを形
成すべきＡＩＪＢｅ／’Ａｕ電極３１．３２か形成され
、合金化されてｊ型ＧａＡｓ層２１に形成されるチャネ
ルに電気的に接続される。ｐ型］ｎＧａＰ層２２の図中
左側部分の領域上には、たとえば厚さ約６００人、ｎ型
不純物濃度約２、０ｘ　７　Ｑ１８Ｃ１１−３のｎ型１
ｎＧａＰ層２４が形成され、その上にたとえば厚さ約１
００人のｉ型ＧａＡｓ層２５が配置され、ｎ型１ｎＧａ
Ｐ層２４から供給される電子を受は取ってｎ型チャネル
を形成する。

ｉ型ＧａＡｓ層２５の上には、たとえば厚さ約５００人
のｎ型ＧａＡｓ層２７かキャップ層として形成されてい
る。キャップ層２７には開口部か設けられ、Ａ１で形成
されたショットキ・ゲート電極２６かｉ型ＧａＡｓ層２
５上に直接接触して形成されている。

このショットキ・ゲート電極２６を挾んでＡ　Ｕ　Ｇ　
ｅ　ｙ’Ａｕｔ＆３３．３４か形成され、第２のＰＥＴ
のソースフ／ドレインを構成する。キャップ層２７は、
ショットキ・ゲート電極２６とソース／′ドレインとな
る電極３３．３４の間のチャネルを確保し、確実な電気
的接続を形成する。

このようにして、図中右側部分にｐチャネルへテロ接合
ＦＥＴが形成され、図中左側部分にｎチャネルへテロ接
合ＦＥＴか形成される。なお、右側のｐチャネルへテロ
接合ＰＥＴは、キャリア走行層の上にキャリア供給層か
ある順構造を有し、左側のｐチャネルへテロ接合ＦＥＴ
はキャリア走行層の下にキャリア供給層かある逆構造を
有する。

こめような相補型構造を有する半導体装置を製造する製
造方法を第２図（Ｂ）を参照して簡単に説明する。

先ず、ＧａＡｓ基板２０の上に、ｉ型ＧａＡｓ層２１、
ｐ型１ｎＧａＰ層２２、ｎ型］ｎＧａＰ　２４、ｉ型Ｇ
ａＡＳ層２ヲ、ｎ型ＧａＡｓ層２７をそれぞれＭ　ＯＣ
Ｖ　ｌ）　、ｉたはＭＢＥ等によってエピタキシャルに
成長し、エピタキシャル積層横道を形成する。

次に、エピタキシャル積層横道の上に、エッチジグ用の
マスク３７を形成する。たとえば、ホトレジスト等によ
って、このマスク３７を形成することができる。マスク
３７の開口窓３８は、一方の導電型のＦＥＴ、図示の場
合はｐチャネルＦＥＴを形成すべき領域を露出する。こ
のマスク３７をエツチングマスクとして用いて、表面側
がらｎ型ＧａＡｓ２７、ｉ型ＧａＡＳ層２５、およびｎ
型ＪｎＧａＰ層２４をエツチングして除去する。たとえ
ば、ＧａＡｓはＣＣｌ２　Ｆ　２エツチヤントとするＲ
ＩＥ　（リアクティブイオンエンチシグ）により、Ｊｎ
ＧａＰはＨＣｌにより選択的にエッチする。全てウエッ
トエ。

チシグとしてもよい。

その後、マスク３７を除去し、エツチングを行った下の
レベルにｎチャネルへテロ接合ＦＥＴを、エツチングを
行わなかった上のレベルにｎチャネルへテロ接合ＦＥＴ
を形成して、相補型ヘテロ接合ＦＥＴを含む半導体装１
を製造する。

なお、第２図（Ａ）に示す構成においては、第２図（Ｂ
）に示すエツチング工程の際、エッチすべきｎ型１ｎＧ
ａ　ｐ層２４とエッチしないｐ型ＪｎＧａ　Ｐ層２２と
が、同じ１ｎＧａＰを主成分とするなめ、エツチングの
制御か誼しい、シ・ヨットキ・ゲート電極２６用の開口
をエツチングする際にも、同機の間Ｕかある。

第３図は、本発明の他の実施例による半導体装置のｉ遣
を示す断面図である。第２図の構造と比較した時、第３
図の構造においては、キャップ層となるｎ型ＧａＡｓ層
２７と、チャネルを構成すべきｊ型ＧａＡｓ層２５との
間に、異なる物質を主成分とＬ、エツチング特性か異な
るｎ型ＪｎＧａＰ層２９か挿入されている。たとえば、
厚さ約４０人のＪｎＧａＰ層２９を挿入する。

また、ｎ型１ｎＧａＰ層２４とｐ型］ｎＧａＰ層２２の
開に、エツチング特性か異なる物質を主成分としたｎ型
ＧａＡｓ層２８か挿入されている。たとえば、厚さ約２
５０人〜不純物濃度約２　、　Ｏｘ　１．０１８ｃｍ−
３のｐ型ＧａＡＳ層２８を挿入する。

ｎチャネルへテロ接合ＦＥＴを形成すべき領域をエツチ
ングする際には、表面からｎ型ＧａＡｓ層２８表面まで
をエツチングする。ｎ型１ｎＧａＰ層２４とその下のｎ
型ＧａＡｓ層２８とはエツチング特性が異なるので、ｐ
型ＧａＡＳ層２８の表面でエツチングをストンプさせる
ことは容易である。また、ショットキ・ゲート電極２３
を形成する際、ｎ型ＧａＡｓ層２８を選択的にエツチン
グする際にも、その下のｐ型１ｎＧａＰ層とｐ型ＧａＡ
ｓ層とはエツチング特性が異なるので、エツチング深さ
の制御は容易である。

また、ｎチャネルへテロ接合ＦＥＴの製造においては、
キャンプ層であるｎ型ＧａＡｓ２７および、その下のｎ
型１ｎＧａ　ｐ層２９を選択的にエツチングしてショッ
トキ・ゲー）−２６を形成すべき領域を露出する。この
際も、その下のｉ型ＧａＡｓ層　５とｎ型１ｎＧａＰ層
２９とはエツチング特性か異なるので、エツチングの深
さ制御は容易である。

次に、第３図に示す半導体装置かどのように動作するか
を、第４図（Ａ）〜（Ｄ）を参照して説明する。

第４図（Ａ）〜（Ｄ）は、第３図のＩＶＡ、ＩＶＢ■Ｃ
１■Ｄの各場所において、断面を取り、その断面におけ
るバンド図を表現したものである。上側の線か伝導帯、
下側の線か価電子帯、その申開か禁止帯を示す、不純物
をドープした領域の禁止帯、および全層領域はハツチン
グを施しである。

第４図（Ａ）は、第３図のｒＶＡの位置におけるバンド
図を示す、すなわち、この位置においては、エピタキシ
ャル積層構造か全て残されている４図中縦軸方向かエネ
ルギを示し、横軸方向は深さを示す。右側から見ると、
ＧａＡＳ基板２０の上のｉ型ＧａＡＳ層２１、ｐ型１ｎ
ＧａＰ層２２、ｎ型ＧａＡｓ層２８、ｎ型］ｎＧａＰ　
Ｊｉ１２４、ｉ型ＧａＡｓ層２５、ｎ型１ｎＧａＰ層２
９、ｎ型ＧａＡｓ層２７か順次積層されている。

この位置においては、ｐ型チャネルを形成すべきｉ型Ｇ
ａＡＳ層２１は、ｐ型ＧａＡＳ層２８とｎ型ＪｎＧａＰ
層２４との間のρｎ接合により、図中下方に引き下げら
れ、空乏化してキャリアが存在しない、これに対して、
ｎ型チャネルを形成すべきｉ型ＧａＡｓ層２５は、表面
のｎ型ＧａＡｓ層２７によりバンドか押し下けられた分
たけキャリアか発生しており、ｎチャネルＦＥＴのソー
ス／′ドレイシとゲート電極下のチャンネルとの間の導
通を可能にする。

第４図（Ｂ）は、第３図の矢印ＩＶ　Ｂで示した位置に
おけるバンド図を示す、すなわち、ｎチャネルＦＥＴの
ゲート電極直下の位１におけるバンド図である。ショッ
トキ・ゲート′ｇｊＬ極２６直下においては、表面のキ
ャップ層であるＩ】型ＧａＡｓ層２７およびエツチング
ストラグ層であるｎ型１ｎＧａＰ層２９が除去されてお
り、ショットキ・ゲート２６かチャネルを構成すべきｉ
型ＧａＡｓ層２５に直＃：接触している。キャップ層を
除去したため、ｎチャネル部のｉ型ＧａＡｓ層２５バン
ドが持ち上がり、キャリアは無くなっている。このため
ノーマリオフ型のＦＥＴか形成される。ここて゛、この
トランジスタを作動させるためには、ショットキ・ゲー
ト２６に正の電圧を印加し、ｉ型ＧａＡｓ層２５のエネ
ルギレベルを図中下方向に移動させればよい、この時、
Ｐチャネル部はより空乏化する方向であるため、導通す
ることはない。

第４図（Ｃ）は、第３図のＩＶＣの矢印に示すゲートＴ
ｈ極とソース／ドレイン電極との間の位置におけるバン
ド図を示す、ｐチャネルを形成すべきｉ型ＧａＡｓ層２
１の上に、キャリア供給層であるｐ型１ｎＧａＰ層２２
か配置され、その上にさらにエンチングストップ層であ
ると同時にキャップ層となるＰ型ＧａＡｓ層２８か配置
されており、これらＰ型層２２．２８の作用によって、
ｉ型ＧａＡｓ層２１か図中上方に持ち上げられており、
正孔が発生し、ソース／ドレインとゲート＄極下のチャ
ンネルとを電気的に接続し、導通を確保している。なお
、ｎチャネルＦＥＴを形成ずべきｆｌｉｉ域においては
、その上のｎ型］ｎＧａＰ層２４は除去されているため
、その下のρ型層が空乏化されることはない。

第４図（Ｄ）は、第３図ＴＶＤの矢印に示ずｎチャネル
ＦＥＴのショットキ・ゲート電極の位置におけるバンド
図を示す、第４図（Ｃ）と比べ、キャンプ層２８か除去
され、ショットキ・デーｌ−電極２３かｐ型１ｎＧａｐ
層２２上に接触している。ｐ型１ｎＧａｐ層２２は空乏
化し、ｉ型ＧａＡｓ層表面には正孔は存在せず、チャネ
ルは不導通の状態にある。

すなわち、ノーマリオフ型ＦＥＴか形成される。

ショットキ・ゲート電極２３に負の電圧を印加すれば、
図中のエネルギレベルは上に押し上げられ、ｉ型ＧａＡ
ｓ層２１にｐ型チャンネルが発生する。

以上説明したように、第３図に構成において、ノーマリ
オフ型のｎチャネルＦＥＴとｎチャネルＦＥＴとか形成
される。

次に、第３図に示す半導体装置の製造プロセスを簡単に
説明する。

先ず、エピタキシャル積層横道をＭＯＣＶＤないしはＭ
ＢＥにより成長する。たとえば、ｉ型ＧａＡｓ２１を約
１００００人、ｐ型１ｎＧａＰ層２２を約２５０人、ｎ
型ＧａＡｓ層２８を約２５０人、ｎ型１ｎＧａＰ層２４
を約６００人、ｉ型ＧａＡｓ層２５を約１００人、ｎ型
１ｎＧａＰ層２９を約４０人、ｎ型ＧａＡｓ層２７を約
５００人成長する。

次に、ｎチャネルＦＥＴ形成領域の選択的エツチングを
行う、たとえば、ホトレジストによってマスクを形成し
、１ｎＧａ　ＰはＨＣＩにより、ＧａＡｓはＣＣｌ２　
Ｆ２をエッチャントとするＲＩＥ　（リアクティブイオ
ンエツチング）により、容易に選択エツチングすること
ができる。

ｎチャネルＦＥＴを形成すべき領域をエツチングした後
、ｎチャネルＦＥＴのソース／ドレイン電極となる＾ｕ
Ｇｅ／Ａｕｔ′！ｆｌを、それぞれたとえば２００人／
　３０００人種層し、オーミックな＾ｕＧｅ／Ａｕ電極
３３．３４を形成する。

次に、表面のｎ型ＧａＡｓ層２７を選択的にＲＩＥし、
ショットキ・ゲートを形成すべき表面を露出する。ここ
で、ｎ型ＧａＡｓ層２７のエツチングは、下のＩｎＧａ
Ｐ層か露出した時点て容易に停止できる。

次に、Ａ１のショフトキ・ケートＳ極２６を形成する。

次に−ｐチャネルＦＥＴのソース７′ドシイシ電極とな
るＡｕＢｅ／’Ａｕ層を、たとえばそれぞれ２００久／
７３０００人形成し、オーミックなＡＩＪＢｅ、’Ａｕ
電極３１．３２を形成する。

次に、ｎ型ＧａＡｓ層２８を選択的にＲＩＥて′エツチ
ングし、露出した表面に八１のショフトキ・ゲー）〜電
極２３を形成する。このようにして、第３図に示す半導
体装置を製造することかできる。

なお、エピタキシャル積層横道は、下部分にｎチャネル
ＦＥＴを形成すべき各層、上部分にｎチャネルＦＥＴを
形成すべき各層を積層したが、ｎチャネルＦＥＴとｎチ
ャネルＦＥＴの上下関係は逆にすることもて′きる。ま
た、ＧａＡｓ基板を用い、ＧａＡｓとＩｎＧａＰ層を用
いた半導体装置について説明したか、ＪｎＰ基板を用い
、ＩｎＧａＡｓをチャネル層とする構造や、Ｓ）基板を
用い、８１層をチャネル層とする構造を採用することも
可能である。

以上実施例に治って本発明を説明したか、本発明はこれ
らに制原されるものではない、たとえば種々の変更、改
良、組み合わせ等が可能なことは当業者に自明であろう
。

Ｊ発明の効果号 以上説明したように、本発明によれば、選択成長を用い
ずに、ヘテロ接合ＰＥＴの相補型回路を形成する半導体
装置か提供される。

また、この半導体装置を製造する方法が提供さり、る。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は、本発明の原理説明図、第２図
（Ａ、）、（Ｂ）は、本発明の実施例を示し、第２図（
Ａ）は、構成を示す断面図、第２図（Ｂ）は製造工程を
示す断面図、 第３図は、本発明の他の実施例を示す断面図、第４図（
Ａ）〜（Ｄ）は、第３図の半導体装置のバンド図である
。 １１　１２．１３、 ０ １ ２ ２３、２６ ４ ２ヲ ７ ８ ９ ３１、−３２ 第１のアンドープ半導体層 第１のドープ半導体層 第１のショットキ・ゲート 第２のドープ半導体層 第２のアンドープ半導体層 第２のショットキ・ゲート キャップ層 中間層 １４電極（ソース／′ドレイン） ＧａＡｓ基板 ｉ　−ＧａＡｓ層 ｐ　−１ｎＧａＰ層 Ａ９ショットキ・ゲート電極 ｎ　−１ｎＧａＰ層 ｉ　−ＧａＡｓ層 ｎ　−ＧａＡｓ層 ｐ　−ＧａＡｓ層 ｎ　−１ｎＧａＰ層 ＡｕＢｅ／　Ａｕｇ　＆ ）　）　、 ４ ＡｕＧｅ／Ａｕ電％ フ マスク 　８ 開口窓 （Ａ）その１ （Ｂ）その２ 本発明の原理説明図 第１図 （Ａ＞構成 （Ｂ）製造工程 第２図 第３図 （Ａ）■Ａ断面

Claims (1)

1. 【特許請求の範囲】 〔１〕チャネルとなる第１のアンドープ半導体層（１）
   と、 前記第１のアンドープ半導体層（１）の上に配置され、
   第１の導電型にドープされ、前記第１のアンドープ半導
   体層（１）よりも前記第１の導電型のキャリアの親和力
   が小さい第１のドープ半導体層（２）と、 前記第１のドープ半導体層（２）の上に部分的に配置さ
   れた第１のショットキ・ゲート（３）と、 前記第１のドープ半導体層（２）の上に部分的に配置さ
   れ、前記第１の導電型と逆の第２の導電型にドープされ
   、隣接する前記第１のドープ半導体層（２）を空乏化し
   、さらに第２の導電型のキャリアが存在できる厚さを有
   する第２のドープ半導体層（４）と、 前記第２のドープ半導体層（４）の上に配置され、前記
   第２のドープ半導体層（４）よりも前記第２の導電方の
   キャリアの親和力が大きい第２のアンドープ半導体層（
   ５）と、 前記第２のアンドープ半導体層（５）の上に部分的に配
   置された第２のショットキ・ゲート（６）と を有し、順構造の第１のＦＥＴと逆構造の第２のＦＥＴ
   を構成する半導体装置。 〔２〕請求項１ないし２記載の半導体装置において、前
   記第１のドープ半導体層（２）と前記第２のドープ半導
   体層（４）が同一の半導体を主成分とし、前記第１のド
   ープ半導体層（２）と前記第２のドープ半導体層（４）
   との間に、さらに前記第１の導電型にドープされ、前記
   同一の半導体とはエッチング特性の異なる半導体で形成
   された中間層（８）を有する半導体装置。 〔３〕第１のアンドープ半導体層（１）と、その上に配
   置され、第１の導電型にドープされ、前記第１のアンド
   ープ半導体層（１）よりも前記第１の導電型のキャリア
   の親和力か小さい第１のドープ半導体層（２）と、前記
   第１のドープ半導体層（２）の上に配置され、前記第１
   の導電型と逆の第２の導電型にドープされ、前記第１の
   ドープ半導体層（２）を空乏化し、さらに第２の導電型
   のキャリアが存在できる厚さを有する第２のドープ半導
   体層（４）と、前記第２のドープ半導体層（４）の上に
   配置され、前記第２のドープ半導体層（４）よりも前記
   第２の導電型のキャリアの親和力が大きい第２のアンド
   ープ半導体層（５）とを含むエピタキシャル積層構造を
   準備する工程と、 前記エピタキシャル積層構造の上にエッチング用マスク
   を形成する工程と、 前記エッチング用マスクを用いて前記第２のアンドープ
   半導体層（５）と前記第２のドープ半導体層（４）を選
   択的にエッチングする工程と、 前記エッチングを行った領域と行わなかった領域とに相
   補型のＦＥＴを形成する工程と を含む半導体装置の製造方法。