JPH03109740A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03109740A JPH03109740A JP1248744A JP24874489A JPH03109740A JP H03109740 A JPH03109740 A JP H03109740A JP 1248744 A JP1248744 A JP 1248744A JP 24874489 A JP24874489 A JP 24874489A JP H03109740 A JPH03109740 A JP H03109740A
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- Japan
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- higfet
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- semiconductor device
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Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体装置に適用して有効な技術に関するも
ので、特に高速化、高集積化、低電力化が望まれる半導
体装置に利用して有効な技術に関するものである。
ので、特に高速化、高集積化、低電力化が望まれる半導
体装置に利用して有効な技術に関するものである。
［従来の技術］
高速化の図られた半導体装置としてＧａＡｓＦＥＴが知
られている。このＧａＡｓＦＥＴについては、例えば、
１９８５年１月２３日に社団法人電気通信学会から発行
された［Ｔａ気通信学会技術研究報告Ｊ ５ＳＤ８４−
１２２第７頁〜第１２頁に、エピタキシャル成長を用い
て形成され、ＤＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ Ｆ ＥＴ Ｌｏｇｉｃ）等の回路に適用されるＮ
型ＧａＡｓＦＥＴとして記載されている。
られている。このＧａＡｓＦＥＴについては、例えば、
１９８５年１月２３日に社団法人電気通信学会から発行
された［Ｔａ気通信学会技術研究報告Ｊ ５ＳＤ８４−
１２２第７頁〜第１２頁に、エピタキシャル成長を用い
て形成され、ＤＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ Ｆ ＥＴ Ｌｏｇｉｃ）等の回路に適用されるＮ
型ＧａＡｓＦＥＴとして記載されている。
このＮ型Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔの性能を向上した
ものとして、本出願人が先に出願した特願昭５１−７４
９２３号公報に記載されるＮ型ＨＩＧＦＥＴ（Ｈｅｔｅ
ｒｏ Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ Ｆ Ｅ Ｔ）が
知られている。このＮ型ＨＩＯＦＥＴは、ＧａＡｓ基板
上にエピタキシャル成長により形成されるノンドープＧ
ａＡｓ、Ｎ型ＧａＡｓ、ノンドープＡＱＧａＡｓと、こ
のノンドープＡＱＧａＡｓ上に形成されるゲート金属と
、このゲート金属側方直下のエピタキシャル成長部に形
成されるＮ型高濃度拡散層及びこのＮ型高濃度拡散層に
コンタクトするオーミック金属により構成されるもので
、高速化が可能になっており、しかも従来技術のものに
比べてゲート耐圧の向上を図ることが可能になっている
。
ものとして、本出願人が先に出願した特願昭５１−７４
９２３号公報に記載されるＮ型ＨＩＧＦＥＴ（Ｈｅｔｅ
ｒｏ Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ Ｆ Ｅ Ｔ）が
知られている。このＮ型ＨＩＯＦＥＴは、ＧａＡｓ基板
上にエピタキシャル成長により形成されるノンドープＧ
ａＡｓ、Ｎ型ＧａＡｓ、ノンドープＡＱＧａＡｓと、こ
のノンドープＡＱＧａＡｓ上に形成されるゲート金属と
、このゲート金属側方直下のエピタキシャル成長部に形
成されるＮ型高濃度拡散層及びこのＮ型高濃度拡散層に
コンタクトするオーミック金属により構成されるもので
、高速化が可能になっており、しかも従来技術のものに
比べてゲート耐圧の向上を図ることが可能になっている
。
因に、Ｐ型ＨＩＧＦＥＴの提案がなされていないのは、
該Ｐ型ＨＩＧＦＥＴの移動量Ｍ（モビリティ）が４００
ｃｎｆ／Ｖ−８と、Ｎ型ＨＩ ＧＦＥＴのそれの８，８
００ｃｎｌ／Ｖ−８に比較して非常に低く、しかも、シ
ョットキー耐圧もＮ型ＨＩＧＦＥＴのそれに対して低い
等の機能上の問題点があるからである。
該Ｐ型ＨＩＧＦＥＴの移動量Ｍ（モビリティ）が４００
ｃｎｆ／Ｖ−８と、Ｎ型ＨＩ ＧＦＥＴのそれの８，８
００ｃｎｌ／Ｖ−８に比較して非常に低く、しかも、シ
ョットキー耐圧もＮ型ＨＩＧＦＥＴのそれに対して低い
等の機能上の問題点があるからである。
［発明が解決しようとする課題］
しかしながら、上記Ｎ型ＨＩＧＦＥＴを備える半導体装
置においては以下の問題点がある。
置においては以下の問題点がある。
すなわち、上記Ｎ型ＨＩＯＦＥＴを用いて回路を構成し
た場合には、ノーマリオン型回路またはノーマリオフ型
回路を構成することとなるので、回路内におけるゲート
のオン率がそれぞれ１００％か５０％となり、該半導体
装置の消費電力が極めて大きくなってしまうといった問
題点がある。
た場合には、ノーマリオン型回路またはノーマリオフ型
回路を構成することとなるので、回路内におけるゲート
のオン率がそれぞれ１００％か５０％となり、該半導体
装置の消費電力が極めて大きくなってしまうといった問
題点がある。
また、消費電力が大きくなってしまうことから、高集積
化を思うように図れないといった問題点もある。
化を思うように図れないといった問題点もある。
本発明は係る問題点に鑑みなされたものであって、消費
電力が大幅に低減されると共に、この消費電力の低減に
より高集積化が図られる半導体装置を提供することを目
的としている。
電力が大幅に低減されると共に、この消費電力の低減に
より高集積化が図られる半導体装置を提供することを目
的としている。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ＧａＡｓ基板上にＰ型及びＮ型ＨＩＧＦＥＴ
をそれぞれ形成し、これらにより相補型インバータ回路
を構成するようにしたものである。
をそれぞれ形成し、これらにより相補型インバータ回路
を構成するようにしたものである。
［作用コ
上記した手段によれば、相補型インバータ回路を構成す
るようにしたので、回路には定常的には電流が流れず、
スイッチのオンオフ時のみ電流が流れるようになるとい
う作用により、消費電力を大幅に低減すると共に、この
消費電力の低減により高集積化を図るという上記目的が
達成されることになる。
るようにしたので、回路には定常的には電流が流れず、
スイッチのオンオフ時のみ電流が流れるようになるとい
う作用により、消費電力を大幅に低減すると共に、この
消費電力の低減により高集積化を図るという上記目的が
達成されることになる。
［実施例コ
以下、本発明の実施例を図面を参照しながら説明する。
第１図には本発明に係る半導体装置の実施例が示されて
いる。
いる。
この実施例の半導体装置にあっては、ＧａＡｓ基板ｌ上
にＮ型ＨＩＧＦＥＴ５０及びＰ型ＨＩ ０ＦＥＴ６０が
共に形成されており、これらにより相補型インバータ回
路７０が構成されている。
にＮ型ＨＩＧＦＥＴ５０及びＰ型ＨＩ ０ＦＥＴ６０が
共に形成されており、これらにより相補型インバータ回
路７０が構成されている。
次に、このように構成される半導体装置の製造プロセス
について説明する。
について説明する。
先ず、ＧａＡｓ基板ｌ上に、例えばＭＯ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ） −ＣＶ Ｄ法によりノンドープＧａ
Ａｓ２、Ｎ型ＧａＡｓ３、ノンドープＡＱＧａＡＳ （
インシュレータ）４をエピタキシャル成長させ、第２図
（ａ）に示される状態とする。
Ｏｒｇａｎｉｃ） −ＣＶ Ｄ法によりノンドープＧａ
Ａｓ２、Ｎ型ＧａＡｓ３、ノンドープＡＱＧａＡＳ （
インシュレータ）４をエピタキシャル成長させ、第２図
（ａ）に示される状態とする。
次に、Ｎ型ＨＩＣＦＥＴ５０を形成する領域のＮ型Ｇａ
Ａｓ３ａとノンドープＡ（２ＧａＡｓ４ａが残るように
、Ｎ型ＧａＡｓ３とノンドープＡＱＧａＡｓ４をエツチ
ングにより除去し、次いで、全面に酸化膜を、例えばＣ
ＶＤ法により形成し、この酸化膜のＰ型ＨＩＯＦＥＴ６
０を形成する領域をエツチングにより除去して酸化膜５
が残るようにし、第２図（ｂ）に示される状態とする。
Ａｓ３ａとノンドープＡ（２ＧａＡｓ４ａが残るように
、Ｎ型ＧａＡｓ３とノンドープＡＱＧａＡｓ４をエツチ
ングにより除去し、次いで、全面に酸化膜を、例えばＣ
ＶＤ法により形成し、この酸化膜のＰ型ＨＩＯＦＥＴ６
０を形成する領域をエツチングにより除去して酸化膜５
が残るようにし、第２図（ｂ）に示される状態とする。
次に、ＭＯ−ＣＶＤ法により、酸化膜の除去された領域
（ノンドープＧａＡｓ２の露出部分）に、選択的にＰ型
ＧａＡｓ （Ｂｅドープ）３ｂとノンドープＡＱＧａＡ
ｓ４ｂを約７００℃の温度で成長させ、第２図（Ｃ）に
示される状態とする。
（ノンドープＧａＡｓ２の露出部分）に、選択的にＰ型
ＧａＡｓ （Ｂｅドープ）３ｂとノンドープＡＱＧａＡ
ｓ４ｂを約７００℃の温度で成長させ、第２図（Ｃ）に
示される状態とする。
このＭＯ−ＣＶＤ法による選択成長は、ＧａＡＳと酸化
膜の原子結合力が弱く、７００℃程度の温度ではＧａＡ
ｓが露出した部分にのみＧａＡｓのエピタキシャル成長
が生じ、酸化膜上には成長しないという特性を利用した
ものである。
膜の原子結合力が弱く、７００℃程度の温度ではＧａＡ
ｓが露出した部分にのみＧａＡｓのエピタキシャル成長
が生じ、酸化膜上には成長しないという特性を利用した
ものである。
次に、酸化膜５を全面除去し、例えばＷＳｉよりなるゲ
ート金属８，１８をノンドープＡＱＧａＡｓ４ａ、４ｂ
上にそれぞれ形成し、第２図（ｄ）に示される状態とす
る。
ート金属８，１８をノンドープＡＱＧａＡｓ４ａ、４ｂ
上にそれぞれ形成し、第２図（ｄ）に示される状態とす
る。
次に、ゲート金属８をマスクに選択Ｓｔイオン打込みに
よりＮ型高濃度拡散層９，９を、ゲート金属１８をマス
クに選択Ｂｅイオン打込みによりＰ型窩濃度拡散層１０
．１０をそれぞれ形成し。
よりＮ型高濃度拡散層９，９を、ゲート金属１８をマス
クに選択Ｂｅイオン打込みによりＰ型窩濃度拡散層１０
．１０をそれぞれ形成し。
約７００℃のアニーリングにより活性化する。次いで、
Ｎ型高濃度拡散層９，９上にオーミック金属として、例
えばＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕからなる
積層金属１１．１１を、一方Ｐ型高濃度拡散層１０．１
０上にオーミック金属として、例えばＡｕＺ ｎ ／
Ｎ ｉ ／ Ａ ｕからなる積層金属１２．１２をそれ
ぞれ形成すると、Ｎ型ＨＩＧＦＥＴ５０ （第１図にお
ける左側）及びＰ型ＨＩ ＧＦＥＴ６０（第１図におけ
る右側）がそれぞれ形成されることになる。その後、Ｎ
型ＨＩＧＦＥＴ５０とＰ型）（ＩＧＦＥＴ６０との間の
アイソレーションを確実にするために、ＦＥＴ５０，６
０間にプロトンのイオン打込みを行ない、アイソレーシ
ョン層１３を形成すれば、第１図に示される半導体装置
が得られる。
Ｎ型高濃度拡散層９，９上にオーミック金属として、例
えばＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕからなる
積層金属１１．１１を、一方Ｐ型高濃度拡散層１０．１
０上にオーミック金属として、例えばＡｕＺ ｎ ／
Ｎ ｉ ／ Ａ ｕからなる積層金属１２．１２をそれ
ぞれ形成すると、Ｎ型ＨＩＧＦＥＴ５０ （第１図にお
ける左側）及びＰ型ＨＩ ＧＦＥＴ６０（第１図におけ
る右側）がそれぞれ形成されることになる。その後、Ｎ
型ＨＩＧＦＥＴ５０とＰ型）（ＩＧＦＥＴ６０との間の
アイソレーションを確実にするために、ＦＥＴ５０，６
０間にプロトンのイオン打込みを行ない、アイソレーシ
ョン層１３を形成すれば、第１図に示される半導体装置
が得られる。
さらに、第１図に示されるＮ型ＨＩＧＦＥＴ５０とＰ型
ＨＩＧＦＥＴ６０とを、例えばＡｕ配線により結線する
と、第３図に示される相補型インバータ回路７０を構成
することが可能になる。
ＨＩＧＦＥＴ６０とを、例えばＡｕ配線により結線する
と、第３図に示される相補型インバータ回路７０を構成
することが可能になる。
なお、符号２３は入力端子を、２４は出力端子を、２５
は電源電圧を、２６はグランド電位をそれぞれ示してい
る。
は電源電圧を、２６はグランド電位をそれぞれ示してい
る。
ここで、上記相補型インバータ回路７０においては、Ｐ
型ＨＩＧＦＥＴ６０は負荷として、一方Ｎ型ＨｒＧＦＥ
Ｔ５０は駆動用ＨＩＧＦＥＴとして構成されており、ス
イッチオン時はＮ型ＨＴＧＦＥＴ５０がオンし、Ｐ型Ｈ
ＩＧＦＥＴ６０はオフする。またスイッチオフ時はＰ型
ＨＩＧＦＥＴ６０がオンし、Ｎ型）ＴＩＧＦＥＴ５０は
オフする。
型ＨＩＧＦＥＴ６０は負荷として、一方Ｎ型ＨｒＧＦＥ
Ｔ５０は駆動用ＨＩＧＦＥＴとして構成されており、ス
イッチオン時はＮ型ＨＴＧＦＥＴ５０がオンし、Ｐ型Ｈ
ＩＧＦＥＴ６０はオフする。またスイッチオフ時はＰ型
ＨＩＧＦＥＴ６０がオンし、Ｎ型）ＴＩＧＦＥＴ５０は
オフする。
このように、上記相補型インバータ回路７０においては
、非動作時には電流が全く消費されず、スイッチング時
のみ電流が消費されるようになっており、従って、低消
費電力化が可能となっている。
、非動作時には電流が全く消費されず、スイッチング時
のみ電流が消費されるようになっており、従って、低消
費電力化が可能となっている。
このように構成される半導体装置によれば次のような効
果を得ることができる。
果を得ることができる。
すなわち、ＧａＡｓ基板１上にＰ型及びＮ型ＨＩＧＦＥ
Ｔ５０，６０をそれぞれ形成し、これらにより相補型イ
ンバータ回路７０を構成するようにしたので、回路には
定常的には電流が流れず、スイッチのオンオフ時のみ電
流が流れるようになるという作用により、消費電力が大
幅に低減すると共に、この消費電力の低減により高集積
化を図ることが可能になる。
Ｔ５０，６０をそれぞれ形成し、これらにより相補型イ
ンバータ回路７０を構成するようにしたので、回路には
定常的には電流が流れず、スイッチのオンオフ時のみ電
流が流れるようになるという作用により、消費電力が大
幅に低減すると共に、この消費電力の低減により高集積
化を図ることが可能になる。
また、本実施例によれば、ＧａＡｓ基板ｌ上にエピタキ
シャル成長を用いてＮ型ＨＩＧＦＥＴ５０を形成し、さ
らにＰ型ＨＩＧＦＥＴ６０を選択エピタキシャル成長を
用いて形成するようにしているので、その製造は極めて
簡易である。
シャル成長を用いてＮ型ＨＩＧＦＥＴ５０を形成し、さ
らにＰ型ＨＩＧＦＥＴ６０を選択エピタキシャル成長を
用いて形成するようにしているので、その製造は極めて
簡易である。
また、本実施例によれば、選択ＭＯ−ＣＶＤ法によりエ
ピタキシャル成長をさせているので、その膜厚制御の精
度が高く、ノンドープＡ９ＧａＡｓ４ａ、４ｂの上面を
面一化できるようになっており、従って、その後の配線
が非常にしやすくなっている。
ピタキシャル成長をさせているので、その膜厚制御の精
度が高く、ノンドープＡ９ＧａＡｓ４ａ、４ｂの上面を
面一化できるようになっており、従って、その後の配線
が非常にしやすくなっている。
また、本実施例によれば、ゲート金属８とＮ型チャネル
部分（Ｎ型高濃度拡散層９．９間のＮ型ＧａＡｓ ３
ａの部分）１３ａとの間、及びゲート金属１８とＰ型チ
ャネル部分（Ｐ型窩濃度拡散層１０．１０間のＰ型Ｇａ
Ａｓ３ｂの部分）１３ｂとの間にノンドープのＡαＧａ
Ａｓ１４ａ、１４ｂをそれぞれ設けているので、ゲート
耐圧の向上を図ることが可能になっている。
部分（Ｎ型高濃度拡散層９．９間のＮ型ＧａＡｓ ３
ａの部分）１３ａとの間、及びゲート金属１８とＰ型チ
ャネル部分（Ｐ型窩濃度拡散層１０．１０間のＰ型Ｇａ
Ａｓ３ｂの部分）１３ｂとの間にノンドープのＡαＧａ
Ａｓ１４ａ、１４ｂをそれぞれ設けているので、ゲート
耐圧の向上を図ることが可能になっている。
また、従来波−術で説明したように、Ｐ型ＨＩＧＦＥＴ
６０においては移動度Ｍ（モビリティ）が小さくなって
しまうという欠点があるが、本実施例においては、Ｐ型
チャネル部分１３ｂの不純物濃度を高くすると共に、そ
の厚さを約１００〜２００人と薄くしているので、Ｐ型
ＨＩＧＦＥＴ６０における相互コンダクタンスの向上を
図ることが可能になっている。
６０においては移動度Ｍ（モビリティ）が小さくなって
しまうという欠点があるが、本実施例においては、Ｐ型
チャネル部分１３ｂの不純物濃度を高くすると共に、そ
の厚さを約１００〜２００人と薄くしているので、Ｐ型
ＨＩＧＦＥＴ６０における相互コンダクタンスの向上を
図ることが可能になっている。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例おいては、ＭＯ−ＣＶＤ法によりエ
ピタキシャル成長をなすようにしているが、ＭＢＥ法に
よりエピタキシャル成長をなすことも可能である。
ピタキシャル成長をなすようにしているが、ＭＢＥ法に
よりエピタキシャル成長をなすことも可能である。
また、上記実施例おいては、エピタキシャル成長を用い
てＮ型ＨＩＧＦＥＴ５０を先ず形成し、その後、選択エ
ピタキシャル成長を用いてＰ型ＨＩ ＧＦＥＴ６０を形
成するようにしているが、エピタキシャル成長を用いて
Ｐ型ＨＩＧＦＥＴ６０を先ず形成し、その後、選択エピ
タキシャル成長を用いてＮ型ＨＩＣＦＥＴ５０を形成す
るようにしても同様な効果が得られるというのはいうま
でもない。
てＮ型ＨＩＧＦＥＴ５０を先ず形成し、その後、選択エ
ピタキシャル成長を用いてＰ型ＨＩ ＧＦＥＴ６０を形
成するようにしているが、エピタキシャル成長を用いて
Ｐ型ＨＩＧＦＥＴ６０を先ず形成し、その後、選択エピ
タキシャル成長を用いてＮ型ＨＩＣＦＥＴ５０を形成す
るようにしても同様な効果が得られるというのはいうま
でもない。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ＧａＡｓ基板上にＰ型及びＮ型ＨＩＧＦＥＴ
をそれぞれ形成し、これらにより相補型インバータ回路
を構成するようにしたので、回路には定常的には電流が
流れず、スイッチのオンオフ時のみ電流が流れるように
なる。その結果、消費電力が大幅に低減すると共に、こ
の消費電力の低減により高集積化を図ることが可能にな
る。
をそれぞれ形成し、これらにより相補型インバータ回路
を構成するようにしたので、回路には定常的には電流が
流れず、スイッチのオンオフ時のみ電流が流れるように
なる。その結果、消費電力が大幅に低減すると共に、こ
の消費電力の低減により高集積化を図ることが可能にな
る。
第１図は本発明に係る半導体装置の実施例の縦断面図、
第２図（ａ）〜第２図（ｄ）は本発明に係る半導体装置
の実施例の製造方法を示す各工程図、第３図は本発明に
係゛る半導体装置の等価回路図である。 １−−−−ＧａＡｓ基板、５０−・・−Ｎ型ＨＩＧＦＥ
Ｔ１６０・・・・Ｐ型ＨＩＣＦＥＴ、７０・・・・相補
型インバータ回路。
の実施例の製造方法を示す各工程図、第３図は本発明に
係゛る半導体装置の等価回路図である。 １−−−−ＧａＡｓ基板、５０−・・−Ｎ型ＨＩＧＦＥ
Ｔ１６０・・・・Ｐ型ＨＩＣＦＥＴ、７０・・・・相補
型インバータ回路。
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓ基板上にＰ型及びＮ型ＨＩＧＦＥＴをそれ
ぞれ形成し、これらにより相補型インバータ回路を構成
するようにしたことを特徴とする半導体装置。 ２、前記Ｎ型またはＰ型ＨＩＧＦＥＴはエピタキシャル
成長を用いて形成され、この導電型とは逆導電型のＨＩ
ＧＦＥＴは選択エピタキシャル成長を用いて形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３、前記エピタキシャル成長は、ＭＯ−ＣＶＤ技術を用
いてなされることを特徴とする特許請求の範囲第２項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248744A JPH03109740A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248744A JPH03109740A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109740A true JPH03109740A (ja) | 1991-05-09 |
Family
ID=17182722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248744A Pending JPH03109740A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109740A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2012169210A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169214A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169212A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169209A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169213A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
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1989
- 1989-09-25 JP JP1248744A patent/JPH03109740A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2012169210A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169214A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169212A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169209A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169213A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| TWI550828B (zh) * | 2011-06-10 | 2016-09-21 | 住友化學股份有限公司 | 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 |
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