WO2012169210A1 - 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 - Google Patents

半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 Download PDF

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crystal layer
semiconductor
layer
base substrate
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秦　雅彦
山田　永
正史 横山
相賢 金
充 竹中
高木　信一
哲二 安田
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住友化学株式会社
国立大学法人 東京大学
独立行政法人産業技術総合研究所
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Definitions

  • the present invention relates to a semiconductor device, a semiconductor substrate, a semiconductor substrate manufacturing method, and a semiconductor device manufacturing method.
  • this application is a research project commissioned by the New Energy and Industrial Technology Development Organization, “Development of New Nanoelectronic Semiconductor Materials and New Structure Nanoelectronic Device Technology-Research and Development of III-V Group Semiconductor Channel Transistor Technology on Silicon Platform” "It is a patent application subject to Article 19 of the Industrial Technology Strengthening Act.
  • Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET having a III-V group compound semiconductor channel and a P-channel MOSFET having Ge channel are formed on a single substrate.
  • Non-Patent Document 1 S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
  • nMISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • n-MISFET P-channel MISFET
  • CMOS complementary Metal-Insulator-Semiconductor Field-Effect Transistor
  • a manufacturing process in which nMISFET and pMISFET are formed at the same time is adopted. Is preferred.
  • the process can be simplified, and the device can be easily reduced in size and miniaturized.
  • the source / drain formation region of the nMISFET and the source / drain formation region of the pMISFET are formed as a thin film of a material to be the source and drain, and further patterned by photolithography or the like, thereby forming the source / drain of the nMISFET
  • the source and drain of the pMISFET can be formed simultaneously.
  • the III-V compound semiconductor crystal layer in which the nMISFET is formed and the IV group semiconductor crystal layer in which the pMISFET is formed are different in material.
  • the resistance of one or both of the source / drain regions of the nMISFET or pMISFET increases, or the contact resistance between the source / drain regions of one or both of the nMISFET or pMISFET and the source / drain electrodes increases. Therefore, it is difficult to reduce the resistance of the source / drain regions of both nMISFET and pMISFET or the contact resistance with the source / drain electrodes.
  • An object of the present invention is to form a CMISFET composed of an nMISFET whose channel is a III-V group compound semiconductor and a pMISFET whose channel is a group IV semiconductor on one substrate. It is an object of the present invention to provide a semiconductor device and a manufacturing method thereof in which each source and each drain are formed simultaneously and the resistance of the source / drain region or the contact resistance with the source / drain electrode is reduced. Moreover, it is providing the semiconductor substrate suitable for such a technique.
  • the base substrate, the first semiconductor crystal layer located above a part of the surface of the base substrate, and a part of the surface of the base substrate are different.
  • the first source and the first drain are a compound of an atom constituting the first semiconductor crystal layer and a nickel atom, and an atom constituting the first semiconductor crystal layer and a cobalt atom.
  • a semiconductor device comprising a compound of atoms and cobalt atoms constituting a second semiconductor crystal layer, or a compound of atoms, nickel atoms and cobalt atoms constituting a second semiconductor crystal layer.
  • a first separation layer for electrically separating the base substrate and the first semiconductor crystal layer.
  • a second separation layer for electrically separating the base substrate and the second semiconductor crystal layer.
  • the base substrate and the first semiconductor crystal layer are in contact with each other at the bonding surface, the region of the base substrate in the vicinity of the bonding surface contains impurity atoms exhibiting p-type or n-type conductivity, and the first semiconductor in the vicinity of the bonding surface
  • the region of the crystal layer may contain an impurity atom having a conductivity type different from that of the impurity atom contained in the base substrate, and in this case, it is located between the base substrate and the second semiconductor crystal layer.
  • the semiconductor device may further include a first separation layer that electrically separates the base substrate and the second semiconductor crystal layer.
  • the base substrate may be in contact with the first separation layer.
  • the region of the base substrate in contact with the first separation layer is conductive, and the voltage applied to the region of the base substrate in contact with the first separation layer is It may act as a back gate voltage to 1 MISFET.
  • the base substrate may be in contact with the second separation layer. In this case, the region in contact with the second separation layer of the base substrate is conductive, and the voltage applied to the region of the base substrate in contact with the second separation layer is It may act as a back gate voltage to the 2MISFET.
  • the first MISFET is preferably a P channel type MISFET
  • the second MISFET is an N channel type.
  • a MISFET is preferable.
  • the first MISFET is preferably an N-channel type MISFET
  • the second MISFET is a P-channel type.
  • a MISFET is preferable.
  • a semiconductor substrate used in the semiconductor device of the first aspect a base substrate, a first semiconductor crystal layer located above a part of the base substrate surface, and the base substrate surface.
  • the separation layer that is located between the base substrate and the first semiconductor crystal layer or the second semiconductor crystal layer and electrically separates the base substrate from the first semiconductor crystal layer or the second semiconductor crystal layer.
  • the separation layer may be made of an amorphous insulator.
  • the separation layer includes a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the semiconductor crystal layer positioned on the separation layer.
  • One semiconductor crystal layer selected from the first semiconductor crystal layer and the second semiconductor crystal layer may be in contact with the base substrate at the bonding surface.
  • a p-type or containing impurity atoms exhibiting n-type conductivity, and containing impurity atoms exhibiting a conductivity type different from the conductivity type indicated by the impurity atoms contained in the base substrate in the region of the semiconductor crystal layer in the vicinity of the junction surface Also good.
  • each of the plurality of first semiconductor crystal layers is regularly arranged in a plane parallel to the upper surface of the base substrate.
  • the plurality of second semiconductor crystal layers may be arranged regularly in a plane parallel to the upper surface of the base substrate.
  • a method of manufacturing a semiconductor substrate according to the second aspect wherein the first semiconductor crystal layer forming step forms the first semiconductor crystal layer above a part of the surface of the base substrate.
  • a second semiconductor crystal layer forming step for forming a second semiconductor crystal layer above another portion different from a part of the surface of the base substrate, and the second semiconductor crystal layer forming step is a semiconductor crystal layer forming substrate.
  • a second separation layer that electrically separates the second semiconductor crystal layer from the second semiconductor crystal layer, and the second semiconductor crystal layer on the base substrate so that the second separation layer on the base substrate and the second semiconductor crystal layer are joined to each other.
  • the base substrate and the semiconductor crystal layer so that the second isolation layer and the base substrate are bonded, or so that the second isolation layer on the base substrate and the second isolation layer on the second semiconductor crystal layer are bonded.
  • the first semiconductor crystal layer forming step includes an epitaxial growth step of forming the first semiconductor crystal layer on the semiconductor crystal layer formation substrate by an epitaxial crystal growth method, and the base substrate, the first semiconductor crystal layer, or the base substrate. Forming a first separation layer for electrically separating the base substrate and the first semiconductor crystal layer on both the first semiconductor crystal layer and the first semiconductor crystal layer; and the first separation layer and the first semiconductor crystal on the base substrate.
  • the first separation layer on the first semiconductor crystal layer and the base substrate are joined so that the layers are joined, or the first separation layer on the base substrate and the first separation on the first semiconductor crystal layer are joined
  • a bonding step of bonding the base substrate and the semiconductor crystal layer forming substrate may be provided so that the layers are bonded to each other.
  • the first separation layer made of an insulator is formed on the base substrate before the first semiconductor crystal layer formation step.
  • the first semiconductor crystal layer is made of a group IV semiconductor crystal and the second semiconductor crystal layer is made of a group III-V compound semiconductor crystal
  • the first layer made of an insulator is formed on the surface of the semiconductor layer material substrate made of the group IV semiconductor crystal. Forming a separation layer; implanting cations through the first separation layer to a predetermined depth of separation of the semiconductor layer material substrate; and joining the surface of the first separation layer and the surface of the base substrate.
  • Bonding the semiconductor layer material substrate and the base substrate, heating the semiconductor layer material substrate and the base substrate, and reacting the cations implanted to the predetermined separation depth with the group IV atoms constituting the semiconductor layer material substrate By modifying the group IV semiconductor crystal located at the expected separation depth, and separating the semiconductor layer material substrate and the base substrate to modify the I A step of peeling the group IV semiconductor crystal located on the base substrate side from the modified region of the group semiconductor crystal from the semiconductor layer material substrate, and the surface of the base substrate surface of the semiconductor crystal layer made of the group IV semiconductor crystal remaining on the base substrate. Etching a region located above the other portion.
  • a first separation layer made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer is selectively formed only above a part of the surface of the base substrate by a selective epitaxial growth method.
  • a step of selectively forming the first semiconductor crystal layer only on the first separation layer by a selective epitaxial growth method can be mentioned. .
  • the method may further include the step of forming a first separation layer made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer, by epitaxial growth over the surface of the base substrate.
  • the step of forming the first semiconductor crystal layer includes the step of forming the first semiconductor crystal layer on the first separation layer by an epitaxial growth method, the first semiconductor crystal layer above the other part of the surface of the base substrate, and Etching the first separation layer.
  • the first semiconductor crystal layer forming step may be a step of selectively forming the first semiconductor crystal layer only above a part of the surface of the base substrate by a selective epitaxial growth method.
  • the first semiconductor crystal layer forming step includes: forming a first semiconductor crystal layer above the base substrate surface by an epitaxial growth method; and etching the first semiconductor crystal layer above the other part of the base substrate surface. May be included.
  • impurity atoms having p-type or n-type conductivity may be contained in the vicinity of the surface of the base substrate, and the impurities contained in the base substrate in the step of forming the first semiconductor crystal layer by the epitaxial growth method.
  • the first semiconductor crystal layer may be doped with impurity atoms having a conductivity type different from the conductivity type indicated by the atoms.
  • a step of manufacturing a semiconductor substrate having a first semiconductor crystal layer and a second semiconductor crystal layer using the method for manufacturing a semiconductor substrate of the third aspect, and the first semiconductor crystal layer Forming a gate electrode on each of the first and second semiconductor crystal layers via a gate insulating layer; on a source electrode formation region of the first semiconductor crystal layer; on a drain electrode formation region of the first semiconductor crystal layer; Forming a metal film selected from the group consisting of a nickel film, a cobalt film and a nickel-cobalt alloy film on the source electrode formation region of the second semiconductor crystal layer and the drain electrode formation region of the second semiconductor crystal layer; The metal film is heated to form a compound of atoms and nickel atoms constituting the first semiconductor crystal layer on the first semiconductor crystal layer, and atoms and cobalt constituting the first semiconductor crystal layer.
  • a first source and a first drain made of a compound with a child or a compound of an atom, a nickel atom and a cobalt atom constituting the first semiconductor crystal layer, and forming a second semiconductor crystal layer on the second semiconductor crystal layer
  • a method for manufacturing a semiconductor device comprising: forming two sources and a second drain; and removing an unreacted metal film.
  • FIG. 1 shows a cross section of a semiconductor device 100.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • FIG. 1 shows a cross section of a semiconductor device 100.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • 2 shows a cross section of the semiconductor device 100 in the manufacturing process.
  • the cross section in the manufacture process of another semiconductor device is shown.
  • a cross section of a semiconductor device 200 is shown. 2 shows a cross section of the semiconductor device 200 in the manufacturing process.
  • FIG. 1 shows a cross section of the semiconductor device 100.
  • the semiconductor device 100 includes a base substrate 102, a first semiconductor crystal layer 104, and a second semiconductor crystal layer 106.
  • the semiconductor device 100 of this example includes a first separation layer 108 between the base substrate 102 and the first semiconductor crystal layer 104, and a second separation layer 110 between the base substrate 102 and the second semiconductor crystal layer 106.
  • the semiconductor device 100 of this example includes an insulating layer 112 on the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106. Note that, from the embodiment shown in FIG. 1, the invention of a semiconductor substrate comprising the base substrate 102, the first semiconductor crystal layer 104, and the second semiconductor crystal layer 106, the base substrate 102, and the first separation.
  • At least two inventions can be grasped, including the semiconductor substrate invention having the layer 108, the first semiconductor crystal layer 104, the second separation layer 110, and the second semiconductor crystal layer 106 as constituent elements.
  • a first MISFET 120 is formed on the first semiconductor crystal layer 104
  • a second MISFET 130 is formed on the second semiconductor crystal layer 106.
  • Examples of the base substrate 102 include a substrate whose surface is a silicon crystal.
  • Examples of the substrate whose surface is a silicon crystal include a silicon substrate and an SOI (Silicon-on-Insulator) substrate, and a silicon substrate is preferable.
  • SOI Silicon-on-Insulator
  • the base substrate 102 is not limited to a substrate whose surface is a silicon crystal, and may be an insulator substrate such as glass, ceramics, and plastic, a conductor substrate such as metal, or a semiconductor substrate such as silicon carbide.
  • the first semiconductor crystal layer 104 is located above a part of the surface of the base substrate 102. That is, the first semiconductor crystal layer 104 is located above a partial region in the base substrate 102.
  • the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal or a group III-V compound semiconductor crystal.
  • the thickness of the first semiconductor crystal layer 104 is preferably 20 nm or less. By setting the thickness of the first semiconductor crystal layer 104 to 20 nm or less, the first MISFET 120 having an extremely thin film body can be configured. By making the body of the first MISFET 120 an extremely thin film, the short channel effect can be suppressed and the leakage current of the first MISFET 120 can be reduced.
  • the second semiconductor crystal layer 106 is located above another part different from the part of the surface of the base substrate 102. That is, the second semiconductor crystal layer 106 is located above the region of the base substrate 102 where the first semiconductor crystal layer 104 is not located above.
  • the second semiconductor crystal layer 106 is made of a group III-V compound semiconductor crystal or a group IV semiconductor crystal.
  • the thickness of the second semiconductor crystal layer 106 is preferably 20 nm or less. By setting the thickness of the second semiconductor crystal layer 106 to 20 nm or less, the second MISFET 130 having an extremely thin film body can be configured. By making the body of the second MISFET 130 an extremely thin film, the short channel effect can be suppressed and the leakage current of the second MISFET 130 can be reduced.
  • the group III-V compound semiconductor crystal has a high electron mobility and the group IV semiconductor crystal, particularly Ge, has a high hole mobility, it is preferable to form an N-channel MISFET in the group III-V compound semiconductor crystal layer.
  • a P-channel MISFET is preferably formed in the group IV semiconductor crystal layer. That is, when the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal and the second semiconductor crystal layer 106 is made of a group III-V compound semiconductor crystal, the first MISFET 120 is a P-channel type MISFET and the second MISFET 130 is an N-channel type. A MISFET is preferable.
  • the first MISFET 120 is an N-channel MISFET and the second MISFET 130 is a P-channel.
  • a type MISFET is preferable.
  • Examples of the group IV semiconductor crystal include a Ge crystal or a Si x Ge 1-x (0 ⁇ x ⁇ 1) crystal. When the group IV semiconductor crystal is a Si x Ge 1-x crystal, x is preferably 0.10 or less.
  • Examples of the III-V compound semiconductor crystal include In x Ga 1-x As (0 ⁇ x ⁇ 1) crystal, InAs crystal, GaAs crystal, and InP crystal. Examples of the III-V compound semiconductor crystal include a mixed crystal of a III-V compound semiconductor that lattice matches or pseudo-lattice matches with GaAs or InP.
  • examples of the III-V compound semiconductor crystal include a stacked body of the mixed crystal and an In x Ga 1-x As (0 ⁇ x ⁇ 1) crystal, an InAs crystal, a GaAs crystal, or an InP crystal.
  • an In x Ga 1-x As (0 ⁇ x ⁇ 1) crystal and an InAs crystal are preferable, and an InAs crystal is more preferable.
  • the first separation layer 108 is located between the base substrate 102 and the first semiconductor crystal layer 104.
  • the first separation layer 108 electrically separates the base substrate 102 and the first semiconductor crystal layer 104.
  • the first separation layer 108 may be made of an amorphous insulator.
  • the first separation layer 108 is made of an amorphous insulator.
  • the first separation layer 108 may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the first semiconductor crystal layer 104.
  • a semiconductor crystal can be formed by an epitaxial crystal growth method.
  • the semiconductor crystal constituting the first separation layer 108 include an AlGaAs crystal, an AlInGaP crystal, an AlGaInAs crystal, and an InP crystal.
  • the semiconductor crystal constituting the first separation layer 108 includes a SiGe crystal, a Si crystal, a SiC crystal, or a C crystal.
  • the second separation layer 110 is located between the base substrate 102 and the second semiconductor crystal layer 106.
  • the second separation layer 110 electrically separates the base substrate 102 and the second semiconductor crystal layer 106.
  • the second separation layer 110 may be made of an amorphous insulator.
  • the second separation layer 110 becomes an amorphous insulator.
  • the second separation layer 110 made of an amorphous insulator Al 2 O 3 , AlN, Ta 2 O 5 , ZrO 2 , HfO 2 , SiO x (for example, SiO 2 ), SiN x (for example, Si 3 N 4 ) and Examples thereof include a layer composed of at least one of SiO x N y or a laminate of at least two layers selected from these layers.
  • the second isolation layer 110 may be made of a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal constituting the second semiconductor crystal layer 106. Such a semiconductor crystal can be formed by an epitaxial crystal growth method.
  • the semiconductor crystal layer 106 is an InGaAs crystal layer or a GaAs crystal layer
  • examples of the semiconductor crystal constituting the second separation layer 110 include an AlGaAs crystal, an AlInGaP crystal, an AlGaInAs crystal, and an InP crystal.
  • examples of the semiconductor crystal constituting the second separation layer 110 include SiGe crystal, Si crystal, SiC crystal, and C crystal.
  • the insulating layer 112 functions as a gate insulating layer for the first MISFET 120 and the second MISFET 130.
  • the first MISFET 120 has a first gate 122, a first source 124 and a first drain 126.
  • the first source 124 and the first drain 126 are formed in the first semiconductor crystal layer 104.
  • the first MISFET 120 uses a part 104a of the first semiconductor crystal layer 104 sandwiched between the first source 124 and the first drain 126 as a channel.
  • the first gate 122 is formed above the part 104a.
  • a part 112 a of the insulating layer 112 is formed in a region sandwiched between the part 104 a of the first semiconductor crystal layer 104 and the first gate 122 which is a channel region.
  • the part 112 a may function as a gate insulating layer of the first MISFET 120.
  • the first source 124 and the first drain 126 are made of a compound of an atom constituting the first semiconductor crystal layer 104 and a nickel atom.
  • the first source 124 and the first drain 126 are made of a compound of atoms and cobalt atoms constituting the first semiconductor crystal layer 104.
  • the first source 124 and the first drain 126 are made of a compound of atoms, nickel atoms, and cobalt atoms constituting the first semiconductor crystal layer 104.
  • the nickel compound, cobalt compound, or nickel-cobalt compound constituting the first semiconductor crystal layer 104 is a low resistance compound having low electrical resistance.
  • the second MISFET 130 has a second gate 132, a second source 134, and a second drain 136.
  • the second source 134 and the second drain 136 are formed in the second semiconductor crystal layer 106.
  • the second MISFET 130 uses a part 106 a of the second semiconductor crystal layer 106 sandwiched between the second source 134 and the second drain 136 as a channel.
  • the second gate 132 is formed above the part 106a.
  • a part 112 a of the insulating layer 112 is formed in a region sandwiched between the part 106 a of the second semiconductor crystal layer 106 and the second gate 132 which is a channel region.
  • the part 112 a may function as a gate insulating layer of the second MISFET 130.
  • the second source 134 and the second drain 136 are made of a compound of atoms and nickel atoms constituting the second semiconductor crystal layer 106.
  • the second source 134 and the second drain 136 are made of a compound of atoms and cobalt atoms constituting the second semiconductor crystal layer 106.
  • the second source 134 and the second drain 136 are made of a compound of atoms, nickel atoms, and cobalt atoms constituting the second semiconductor crystal layer 106.
  • the nickel compound, cobalt compound or nickel-cobalt compound constituting the second semiconductor crystal layer 106 is a low resistance compound having low electric resistance.
  • the source / drain (first source 124 and first drain 126) of the first MISFET 120 and the source / drain (second source 134 and second drain 136) of the second MISFET 130 are common atoms (nickel atom, cobalt). Atom or both atoms). This is a configuration that enables the manufacture of the part using a material film having a common atom, and simplifies the manufacturing process. Further, by using nickel or cobalt as a common atom or both, the source / drain formed in the group III-V compound semiconductor crystal layer, the source / drain formed in the group IV semiconductor crystal layer, The electric resistance of the source region and the drain region can be lowered. As a result, the manufacturing process can be simplified and the performance of the FET can be improved.
  • the first source 124 and the first drain 126 may further include acceptor impurity atoms, and the second source 134 and the second drain 136 may further include donor impurity atoms.
  • the first MISFET 120 is an N-channel MISFET and the second MISFET 130 is a P-channel MISFET
  • the first source 124 and the first drain 126 may further include donor impurity atoms
  • the second source 134 and the second drain 136 It may further contain acceptor impurity atoms.
  • donor impurity atoms contained in the source and drain of the N channel MISFET include Si, S, Se, and Ge.
  • acceptor impurity atoms contained in the source and drain of the P channel MISFET include B, Al, Ga, and In.
  • FIG. 2 to 8 show cross sections in the manufacturing process of the semiconductor device 100.
  • the base substrate 102 and the semiconductor crystal layer formation substrate 140 are prepared, and the first semiconductor crystal layer 104 is formed on the semiconductor crystal layer formation substrate 140 by an epitaxial crystal growth method. Thereafter, a first separation layer 108 is formed on the first semiconductor crystal layer 104.
  • the first separation layer 108 is formed by a thin film formation method such as an ALD (Atomic Layer Deposition) method, a thermal oxidation method, a vapor deposition method, a CVD (Chemical Layer Vapor Deposition) method, or a sputtering method.
  • the semiconductor crystal layer formation substrate 140 When the first semiconductor crystal layer 104 is made of a III-V group compound semiconductor crystal, an InP substrate or a GaAs substrate can be selected as the semiconductor crystal layer formation substrate 140. When the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal, a Ge substrate, Si substrate, SiC substrate, or GaAs substrate can be selected as the semiconductor crystal layer formation substrate 140.
  • An MOCVD (Metal Organic Chemical Vapor Deposition) method can be used for epitaxial crystal growth of the first semiconductor crystal layer 104.
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • AsH 3 arsine
  • P source is used.
  • PH 3 phosphine
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 450 to 750 ° C.
  • GeH 4 germane
  • SiH 4 silane
  • Si 2 H 6 diisilane
  • a compound in which some of these hydrogen atoms are substituted with chlorine atoms or hydrocarbon groups can also be used.
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 450 to 750 ° C.
  • the thickness of the epitaxial growth layer can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the surface of the first separation layer 108 and the surface of the base substrate 102 are activated with an argon beam 150. Thereafter, as shown in FIG. 3, the surface of the first separation layer 108 activated by the argon beam 150 is bonded and bonded to a part of the surface of the base substrate 102. Bonding can be performed at room temperature. The activation does not need to be performed by the argon beam 150, but may be a beam of other rare gas or the like. Thereafter, the semiconductor crystal layer forming substrate 140 is etched and removed. As a result, the first separation layer 108 and the first semiconductor crystal layer 104 are formed on part of the surface of the base substrate 102. Note that a sulfur termination treatment for terminating the surface of the first semiconductor crystal layer 104 with sulfur atoms may be performed between the formation of the first semiconductor crystal layer 104 and the formation of the first separation layer 108.
  • the first separation layer 108 is formed only on the first semiconductor crystal layer 104 and the surface of the first separation layer 108 and the surface of the base substrate 102 are bonded to each other.
  • the first separation layer 108 is also formed on the base substrate 102, and the surface of the first separation layer 108 on the first semiconductor crystal layer 104 and the surface of the first separation layer 108 on the base substrate 102 are bonded together. May be.
  • the surface of the first separation layer 108 to be bonded is subjected to a hydrophilic treatment. When the hydrophilic treatment is performed, it is preferable that the first separation layers 108 are heated and bonded together.
  • the first separation layer 108 may be formed only on the base substrate 102, and the surface of the first semiconductor crystal layer 104 and the surface of the first separation layer 108 on the base substrate 102 may be bonded to each other.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are bonded to the semiconductor crystal layer formation substrate.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are separated from the base substrate 102. You may stick together.
  • the first separation layer 108 and the first semiconductor crystal layer 104 are separated from the semiconductor crystal layer formation substrate 140 and before being bonded to the base substrate 102, the first separation layer 108 and the first separation layer 108 are formed on an appropriate transfer substrate. It is preferable to hold one semiconductor crystal layer 104.
  • a semiconductor crystal layer forming substrate 160 is prepared, and the second semiconductor crystal layer 106 is formed on the semiconductor crystal layer forming substrate 160 by an epitaxial crystal growth method. Thereafter, the second separation layer 110 is formed on the second semiconductor crystal layer 106.
  • the second separation layer 110 is formed by a thin film forming method such as an ALD method, a thermal oxidation method, a vapor deposition method, a CVD method, or a sputtering method. Note that a sulfur termination treatment for terminating the surface of the second semiconductor crystal layer 106 with sulfur atoms may be performed before the formation of the second separation layer 110.
  • the semiconductor crystal layer 106 is made of a III-V group compound semiconductor crystal
  • an InP substrate or a GaAs substrate can be selected as the semiconductor crystal layer forming substrate 160.
  • the second semiconductor crystal layer 106 is made of a group IV semiconductor crystal
  • a Ge substrate, Si substrate, SiC substrate, or GaAs substrate can be selected as the semiconductor crystal layer forming substrate 160.
  • the MOCVD method can be used for epitaxial crystal growth of the second semiconductor crystal layer 106.
  • Gas used in the MOCVD method, reaction temperature conditions, and the like are the same as those for the first semiconductor crystal layer 104.
  • the surface of the base substrate 102 and the surface of the second separation layer 110 in the region where the first separation layer 108 and the first semiconductor crystal layer 104 are not formed are activated with an argon beam 150.
  • the surface of the second separation layer 110 is bonded and bonded to the surface of the base substrate 102 in a region where the first separation layer 108 and the first semiconductor crystal layer 104 are not formed. Bonding can be performed at room temperature. The activation does not need to be performed by the argon beam 150 but may be a beam of other rare gas or the like.
  • the semiconductor crystal layer forming substrate 160 is removed by etching with an HCl solution or the like.
  • the second separation layer 110 and the second semiconductor crystal layer 106 are formed on the base substrate 102 in a region where the first separation layer 108 and the first semiconductor crystal layer 104 are not formed.
  • the semiconductor crystal layer forming substrate 140 and the semiconductor crystal layer forming substrate 160 may be removed at the same time. That is, after the second separation layer 110 in both the semiconductor crystal layer formation substrate 140 and the semiconductor crystal layer formation substrate 160 is bonded to the base substrate 102, the semiconductor crystal layer formation substrate 140 and the semiconductor crystal layer formation substrate 160 are removed. Good.
  • the second separation layer 110 is formed only on the second semiconductor crystal layer 106 and the surface of the second separation layer 110 and the surface of the base substrate 102 are bonded to each other.
  • the second separation layer 110 may also be formed over the substrate 102, and the surface of the second separation layer 110 over the second semiconductor crystal layer 106 and the surface of the second separation layer 110 over the base substrate 102 may be bonded together. .
  • the second separation layer 110 may be formed only on the base substrate 102 and the surface of the base substrate 102 and the surface of the second separation layer 110 on the second semiconductor crystal layer 106 may be bonded to each other.
  • the second semiconductor crystal layer 106 and the second separation layer 110 are bonded to the base substrate 102 and then the second semiconductor crystal layer 106 is separated from the semiconductor crystal layer formation substrate 160 has been described.
  • the second semiconductor crystal layer 106 may be bonded to the base substrate 102.
  • the second semiconductor crystal layer 106 and the second separation layer 110 are separated from the semiconductor crystal layer formation substrate 160 and before being bonded to the base substrate 102, the second semiconductor crystal layer 106 and the second semiconductor crystal layer 106 and It is preferable to hold the second separation layer 110.
  • an insulating layer 112 is formed on the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106.
  • the insulating layer 112 is formed by a thin film forming method such as an ALD method, a thermal oxidation method, a vapor deposition method, a CVD method, or a sputtering method.
  • a thin film of a metal to be a gate such as tantalum, is formed by vapor deposition, CVD, or sputtering, and the thin film is patterned using photolithography to form a first gate 122 above the first semiconductor crystal layer 104.
  • a second gate 132 is formed above the second semiconductor crystal layer 106.
  • openings reaching the first semiconductor crystal layer 104 are formed in the insulating layer 112 on both sides of the first gate 122, and the second semiconductor crystal layer 106 is formed in the insulating layer 112 on both sides of the second gate 132.
  • An opening that reaches is formed.
  • the both sides of each gate refer to both sides of each gate in the horizontal direction where the second isolation layer 110 is formed.
  • the openings on both sides of the first gate 122 and the openings on both sides of the second gate 132 correspond to regions where the first source 124, the first drain 126, the second source 134, and the second drain 136 are formed.
  • a metal film 170 made of nickel is formed so as to be in contact with each of the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 exposed at the bottom of these openings.
  • the metal film 170 may be a cobalt film or a nickel-cobalt alloy film.
  • the metal film 170 is heated.
  • the first semiconductor crystal layer 104 and the metal film 170 react to form a low-resistance compound of atoms constituting the first semiconductor crystal layer 104 and atoms constituting the metal film 170, and the first source 124. And the first drain 126.
  • the second semiconductor crystal layer 106 and the metal film 170 react to form a low-resistance compound of atoms constituting the second semiconductor crystal layer 106 and atoms constituting the metal film 170, and the second source 134 and A second drain 136 is formed.
  • the metal film 170 is a nickel film
  • a low resistance compound of atoms and nickel atoms constituting the first semiconductor crystal layer 104 is generated as the first source 124 and the first drain 126, and the second source 134 and the second source 126 are formed.
  • the drain 136 a low-resistance compound of atoms and nickel atoms constituting the second semiconductor crystal layer 106 is generated.
  • the metal film 170 is a cobalt film
  • low resistance compounds of atoms and cobalt atoms forming the first semiconductor crystal layer 104 are generated as the first source 124 and the first drain 126, and the second source 134 and As the second drain 136, a low resistance compound of atoms and cobalt atoms constituting the second semiconductor crystal layer 106 is generated.
  • the metal film 170 is a nickel-cobalt alloy film
  • low resistance compounds of atoms, nickel atoms, and cobalt atoms forming the first semiconductor crystal layer 104 are generated as the first source 124 and the first drain 126
  • the first As the two sources 134 and the second drain 136 a low resistance compound of atoms, nickel atoms, and cobalt atoms constituting the second semiconductor crystal layer 106 is generated.
  • the unreacted metal film 170 is removed, and the semiconductor device 100 of FIG. 1 can be manufactured.
  • the heating method of the metal film 170 is preferably an RTA (rapid thermal annealing) method.
  • RTA rapid thermal annealing
  • a heating temperature of 250 ° C. to 450 ° C. can be used.
  • the first source 124, the first drain 126, the second source 134, and the second drain 136 can be formed by self-alignment.
  • the first source 124, the first drain 126, the second source 134, and the second drain 136 are simultaneously formed in the same process, so that the manufacturing process can be simplified. . As a result, manufacturing costs are reduced and miniaturization is facilitated. Further, the first source 124, the first drain 126, the second source 134, and the second drain 136 are atoms constituting the first semiconductor crystal layer 104 or the second semiconductor crystal layer 106, that is, a group IV atom or a group III-V. It is a low resistance compound of atoms and nickel, cobalt or nickel-cobalt alloy.
  • the contact potential barrier between these low-resistance compounds and the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106 constituting the channel of the semiconductor device 100 is as small as 0.1 eV or less. Further, the contact between each of the first source 124, the first drain 126, the second source 134, and the second drain 136 and the electrode metal becomes an ohmic contact, and the on-currents of the first MISFET 120 and the second MISFET 130 can be increased.
  • the resistances of the first source 124, the first drain 126, the second source 134, and the second drain 136 are reduced, it is not necessary to reduce the channel resistance of the first MISFET 120 and the second MISFET 130, and the concentration of doping impurity atoms is reduced. Less. As a result, carrier mobility in the channel layer can be increased.
  • the first separation layer of the base substrate 102 is used.
  • a voltage can be applied to a region in contact with 108, and the voltage can act as a back gate voltage to the first MISFET 120.
  • the second of the base substrate 102 is used.
  • a voltage can be applied to a region in contact with the separation layer 110 and the voltage can act as a back gate voltage to the second MISFET 130.
  • the action of these back gate voltages can increase the on-current of the first MISFET 120 and the second MISFET 130 and reduce the off-current.
  • the semiconductor device 100 described above may include a plurality of first semiconductor crystal layers 104, and each of the plurality of first semiconductor crystal layers 104 may be regularly arranged in a plane parallel to the upper surface of the base substrate 102. Regular means that the same arrangement pattern is repeated, for example.
  • the semiconductor device 100 may include a plurality of second semiconductor crystal layers 106, and each of the plurality of second semiconductor crystal layers 106 may be regularly arranged in a plane parallel to the upper surface of the base substrate 102.
  • the semiconductor device 100 may regularly include a plurality of both the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106. Thus, by regularly arranging the first semiconductor crystal layer 104 and the second semiconductor crystal layer 106, the productivity of the semiconductor substrate used for the semiconductor device 100 can be increased.
  • the regular arrangement of the second semiconductor crystal layer 106 or the first semiconductor crystal layer 104 is such that the second semiconductor crystal layer 106 or the first semiconductor crystal layer is grown after the second semiconductor crystal layer 106 or the first semiconductor crystal layer 104 is epitaxially grown.
  • the first semiconductor crystal layer 104 and the first isolation layer 108 are formed on the semiconductor crystal layer formation substrate 140, and the first isolation layer 108 and the base substrate 102 are bonded together, and then the semiconductor crystal layer formation is performed.
  • the semiconductor crystal layer formation substrate 160 By removing the substrate 140, the first semiconductor crystal layer 104 and the first separation layer 108 are formed on the base substrate 102, and the second semiconductor crystal layer 106 and the second separation layer 110 are formed on the semiconductor crystal layer formation substrate 160.
  • the second semiconductor crystal layer 106 and the second separation layer 110 are formed on the base substrate 102 by removing the semiconductor crystal layer formation substrate 160 after forming and bonding the second separation layer 110 and the base substrate 102 together. I explained that.
  • the semiconductor crystal layer and the separation layer made of SiGe are It can also be formed by an oxidation concentration method.
  • the first semiconductor crystal layer 104 is made of SiGe. That is, before forming the first semiconductor crystal layer 104, the first separation layer 108 made of an insulator is formed on the base substrate 102, and the first semiconductor crystal layer 104 starts on the first separation layer 108. A SiGe layer as a material is formed. The SiGe layer is heated in an oxidizing atmosphere to oxidize the surface.
  • the concentration of Ge atoms in the SiGe layer can be increased, and the first semiconductor crystal layer 104 having a high Ge concentration can be obtained. Thereafter, the SiGe layer in the region where the second semiconductor crystal layer 106 is formed is removed by etching to form the first semiconductor crystal layer 104.
  • the semiconductor crystal made of the group IV semiconductor crystal can be formed by a smart cut method.
  • the first semiconductor crystal layer 104 is made of a group IV semiconductor crystal. That is, a first separation layer 108 made of an insulator is formed on the surface of a semiconductor layer material substrate made of a group IV semiconductor crystal, and cations are implanted through the first separation layer 108 to a predetermined separation depth of the semiconductor layer material substrate. To do.
  • the semiconductor layer material substrate and the base substrate 102 are attached to each other so that the surface of the first separation layer 108 and the surface of the base substrate 102 are bonded, and the semiconductor layer material substrate and the base substrate 102 are heated. By this heating, the cations implanted at the planned separation depth react with the group IV atoms constituting the semiconductor layer material substrate, and the group IV semiconductor crystal located at the planned separation depth is denatured. If the semiconductor layer material substrate and the base substrate 102 are separated in this state, the group IV semiconductor crystal located on the base substrate 102 side from the modified group of the group IV semiconductor crystal is separated from the semiconductor layer material substrate.
  • One semiconductor crystal layer 104 can be formed.
  • any one of the first separation layer 108 and the second separation layer 110 is a semiconductor crystal having a forbidden band width larger than the forbidden band width of the semiconductor crystal layer located thereon, the separation is performed.
  • the layer can be formed continuously up to the semiconductor crystal layer using an epitaxial growth method.
  • the first separation layer 108 is made of a semiconductor crystal will be described.
  • a first separation layer 108 is formed on the base substrate 102 by an epitaxial growth method, and a first semiconductor crystal layer 104 is formed on the first separation layer 108 by an epitaxial growth method. After the epitaxial growth, as shown in FIG.
  • the first semiconductor crystal layer 104 and the first separation layer 108 in the region where the second semiconductor crystal layer 106 is formed are removed by etching.
  • a semiconductor substrate similar to that shown in FIG. 3 can be obtained.
  • the first separation layer 108 and the first semiconductor crystal layer 104 can be formed continuously, or the second separation layer 110 and the second semiconductor crystal layer 106 can be formed continuously by the epitaxial growth method, so that the manufacturing process is simple. become.
  • the first layer is formed using the selective epitaxial growth method.
  • the separation layer 108 and the first semiconductor crystal layer 104 or the second separation layer 110 and the second semiconductor crystal layer 106 can be formed.
  • the region where the second isolation layer 110 and the second semiconductor crystal layer 106 are formed on the surface of the base substrate 102 is covered with a growth inhibition layer 187 such as SiO 2 and epitaxial growth is performed.
  • the first semiconductor crystal layer 104 and the first separation layer 108 are selectively epitaxially grown on the base substrate 102 in a region where the growth inhibition layer 187 does not exist. Thereafter, the growth inhibition layer 187 is removed, and a semiconductor substrate similar to that shown in FIG. 3 can be obtained.
  • the first separation layer 108 or the second separation layer 110 may be oxidized to be converted into an amorphous insulator layer.
  • the first separation layer 108 or the second separation layer 110 is AlAs or AlInP
  • the first separation layer 108 or the second separation layer 110 can be made into an insulating oxide by a selective oxidation technique.
  • the substrate can also be removed. That is, before forming the first semiconductor crystal layer 104 on the semiconductor crystal layer formation substrate 140, the crystalline sacrificial layer 190 is formed on the surface of the semiconductor crystal layer formation substrate 140 by an epitaxial crystal growth method. Thereafter, the first semiconductor crystal layer 104 and the first separation layer 108 are formed on the surface of the crystalline sacrificial layer 190 by an epitaxial growth method, and the surface of the first separation layer 108 and the surface of the base substrate 102 are activated by the argon beam 150. .
  • the semiconductor crystal layer forming substrate can be reused, and the manufacturing cost can be reduced.
  • FIG. 13 shows a cross section of the semiconductor device 200.
  • the semiconductor device 200 does not have the first separation layer 108 in the semiconductor device 100, and the first semiconductor crystal layer 104 is disposed in contact with the base substrate 102.
  • the first separation layer 108 since it has the same structure as the semiconductor device 100 except that the first separation layer 108 is not provided, description of common members and the like is omitted.
  • the base substrate 102 and the first semiconductor crystal layer 104 are in contact with each other at the bonding surface 103, and contain impurity atoms having p-type or n-type conductivity in the vicinity of the bonding surface 103 of the base substrate 102.
  • impurity atoms having a conductivity type different from the conductivity type indicated by the impurity atoms contained in the base substrate 102 are contained. That is, the semiconductor device 200 has a pn junction in the vicinity of the bonding surface 103.
  • the base substrate 102 and the first semiconductor crystal layer 104 can be electrically separated by a pn junction formed in the vicinity of the bonding surface 103.
  • the first MISFET 120 formed in the semiconductor crystal layer 104 can be electrically isolated from the base substrate 102.
  • the semiconductor device 200 can be manufactured as follows. As shown in FIG. 14, a first semiconductor crystal layer 104 is formed on the entire surface of the base substrate 102 by an epitaxial growth method. Then, the first semiconductor crystal layer 104 in the region where the second semiconductor crystal layer 106 is formed is removed by etching. The second isolation layer 110 and the second semiconductor crystal layer 106 are formed on the base substrate 102 in the region where the first semiconductor crystal layer 104 has been removed, by the same process as that described with reference to FIGS. Subsequent steps are the same as those of the semiconductor device 100.
  • the base substrate 102 is formed in a step in which impurity atoms having p-type or n-type conductivity are contained in the vicinity of the surface of the base substrate 102 and the first semiconductor crystal layer 104 is formed by the epitaxial growth method.
  • the first semiconductor crystal layer 104 can be doped with an impurity atom having a conductivity type different from that of the impurity atom contained in the first semiconductor crystal layer 104.
  • the pn junction as the isolation structure is not essential when the need for element isolation is low. That is, the semiconductor device 200 does not contain an impurity atom having p-type or n-type conductivity in the vicinity of the bonding surface 103 of the base substrate 102, and is p-type or in the vicinity of the bonding surface 103 of the first semiconductor crystal layer 104. A structure not containing an impurity atom exhibiting n-type conductivity may be used.
  • the epitaxial growth method is a method in which the first semiconductor crystal layer 104 is uniformly grown on the entire surface of the base substrate 102, or the surface of the base substrate 102 is divided finely by a growth inhibition layer such as SiO 2 and selectively. Any epitaxial growth method may be used.
  • 100 semiconductor device 102 base substrate, 103 bonding surface, 104 first semiconductor crystal layer, 104a part of first semiconductor crystal layer, 106 second semiconductor crystal layer, 106a part of second semiconductor crystal layer, 108 first separation 110, second isolation layer, 112 insulating layer, part of 112a insulating layer, 120 first MISFET, 122 first gate, 124 first source, 126 first drain, 130 second MISFET, 132 second gate, 134 second Source, 136 Second drain, 140 Semiconductor crystal layer forming substrate, 150 Argon beam, 160 Semiconductor crystal layer forming substrate, 170 Metal film, 185 Mask, 187 Growth inhibition layer, 190 Crystalline sacrificial layer, 200 Semiconductor device

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Abstract

　第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物または第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。

Description

半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
　本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。なお本願は、平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発　―シリコンプラットフォーム上ＩＩＩ－Ｖ族半導体チャネルトランジスタ技術の研究開発」、産業技術力強化法第１９条の適用を受ける特許出願である。
　ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ－Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ－Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
　非特許文献１　S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
　ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
　また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
　たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ－Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
　本発明の目的は、チャネルがＩＩＩ－Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。また、そのような技術に適した半導体基板を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴが、第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物、または、第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。
　ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離するする第２分離層と、をさらに有してもよい。
　ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよく、この場合、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離する第１分離層をさらに有してもよい。
　ベース基板と第１分離層とが接してもよく、この場合、ベース基板の第１分離層と接する領域が導電性であり、ベース基板の第１分離層と接する領域に印加した電圧が、第１ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。ベース基板と第２分離層とが接してもよく、この場合、ベース基板の第２分離層と接する領域が導電性であり、ベース基板の第２分離層と接する領域に印加した電圧が、第２ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。
　第１半導体結晶層がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましい。第１半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＶ族半導体結晶からなる場合、第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましい。
　本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、を有する半導体基板を提供する。
　ベース基板と第１半導体結晶層または第２半導体結晶層との間に位置し、ベース基板と第１半導体結晶層または第２半導体結晶層とを電気的に分離する分離層をさらに有してもよい。この場合、分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、分離層として、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。
　第１半導体結晶層および第２半導体結晶層から選択された１つの半導体結晶層とベース基板とが接合面で接してもよく、この場合、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
　第１半導体結晶層を複数有し、第２半導体結晶層を複数有してもよく、この場合、複数の第１半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列され、複数の第２半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されてもよい。
　本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、ベース基板表面の一部の上方に第１半導体結晶層を形成する第１半導体結晶層形成ステップと、ベース基板表面の一部とは異なる他部の上方に第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、第２半導体結晶層形成ステップが、半導体結晶層形成基板上に第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第２半導体結晶層の上、または、ベース基板および第２半導体結晶層の両方の上に、ベース基板と第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、ベース基板上の第２分離層と第２半導体結晶層とが接合するように、第２半導体結晶層上の第２分離層とベース基板とが接合するように、または、ベース基板上の第２分離層と第２半導体結晶層上の第２分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
　第１半導体結晶層形成ステップが、半導体結晶層形成基板上に第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有してもよい。
　第１半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層をベース基板の上に形成するステップを有してよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に、第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することでＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、ベース基板表面の他部の上方のＳｉＧｅ層をエッチングするステップと、を有してもよい。
　第１半導体結晶層がＩＶ族半導体結晶からなり、第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、第１分離層を通して、陽イオンを半導体層材料基板の分離予定深さに注入するステップと、第１分離層の表面とベース基板の表面とが接合されるように、半導体層材料基板とベース基板とを貼り合わせるステップと、半導体層材料基板およびベース基板を加熱し、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とを反応させることで、分離予定深さに位置するＩＶ族半導体結晶を変性するステップと、半導体層材料基板とベース基板とを分離することで、変性するステップで変性させたＩＶ族半導体結晶の変性部位よりベース基板側に位置するＩＶ族半導体結晶を、半導体層材料基板から剥離するステップと、ベース基板に残留したＩＶ族半導体結晶からなる半導体結晶層のうち、ベース基板表面の他部の上方に位置する領域をエッチングするステップと、を有してもよい。
　第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ選択的に形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップとして、選択エピタキシャル成長法により、第１分離層の上にのみ第１半導体結晶層を選択的に形成するステップが挙げられる。
　第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の、第１半導体結晶層および第１分離層をエッチングするステップと、を含んでもよい。
　第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ第１半導体結晶層を選択的に形成するステップであってもよい。第１半導体結晶層形成ステップが、ベース基板表面の上方に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の第１半導体結晶層をエッチングするステップと、を含んでもよい。この場合、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有してもよく、第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープしてもよい。
　半導体結晶層形成基板の上に半導体結晶層を形成する前に、半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、結晶性犠牲層を除去することにより、半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。
　第１半導体結晶層をエピタキシャル成長させた後に第１半導体結晶層を規則的な配列にパターニングするステップ、または第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、第２半導体結晶層をエピタキシャル成長させた後に第２半導体結晶層を規則的な配列にパターニングするステップ、または第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有してもよい。
　本発明の第４の態様においては、第３の態様の半導体基板の製造方法を用いて、第１半導体結晶層および第２半導体結晶層を有する半導体基板を製造するステップと、第１半導体結晶層および第２半導体結晶層のそれぞれの上にゲート絶縁層を介してゲート電極を形成するステップと、第１半導体結晶層のソース電極形成領域上、第１半導体結晶層のドレイン電極形成領域上、第２半導体結晶層のソース電極形成領域上、および第２半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル－コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、金属膜を加熱して、第１半導体結晶層に、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物、または、第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、第２半導体結晶層に、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、未反応の金属膜を除去するステップと、を有する半導体デバイスの製造方法を提供する。
半導体デバイス１００の断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 半導体デバイス２００の断面を示す。 半導体デバイス２００の製造過程における断面を示す。
　図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを有する。本例の半導体デバイス１００は、ベース基板１０２と第１半導体結晶層１０４との間に第１分離層１０８を有し、ベース基板１０２と第２半導体結晶層１０６との間に第２分離層１１０を有する。また、本例の半導体デバイス１００は、第１半導体結晶層１０４および第２半導体結晶層１０６の上に絶縁層１１２を有する。なお、図１に示した実施例からは、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。第１半導体結晶層１０４には第１ＭＩＳＦＥＴ１２０が形成され、第２半導体結晶層１０６には第２ＭＩＳＦＥＴ１３０が形成されている。
　ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板、または、ＳＯＩ（Silicon on Insulator）基板が挙げられ、シリコン基板が好ましい。ベース基板１０２に、表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス、プラスティック等の絶縁体基板、金属等の導電体基板、または、炭化シリコン等の半導体基板であってもよい。
　第１半導体結晶層１０４は、ベース基板１０２表面の一部の上方に位置する。すなわち、第１半導体結晶層１０４は、ベース基板１０２における一部の領域の上方に位置する。第１半導体結晶層１０４は、ＩＶ族半導体結晶またはＩＩＩ－Ｖ族化合物半導体結晶からなる。第１半導体結晶層１０４の厚さは、２０ｎｍ以下であることが好ましい。第１半導体結晶層１０４の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第１ＭＩＳＦＥＴ１２０を構成できる。第１ＭＩＳＦＥＴ１２０のボディを極薄膜にすることで、短チャネル効果を抑制し、第１ＭＩＳＦＥＴ１２０のリーク電流を減少することができる。
　第２半導体結晶層１０６は、ベース基板１０２表面の当該一部とは異なる他部の上方に位置する。すなわち、第２半導体結晶層１０６は、ベース基板１０２の領域のうち、第１半導体結晶層１０４が上方に位置しない領域の上方に位置する。第２半導体結晶層１０６は、ＩＩＩ－Ｖ族化合物半導体結晶またはＩＶ族半導体結晶からなる。第２半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。第２半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第２ＭＩＳＦＥＴ１３０を構成できる。第２ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、第２ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
　ＩＩＩ－Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶特にＧｅでは正孔移動度が高いので、ＩＩＩ－Ｖ族化合物半導体結晶層にはＮチャネル型ＭＩＳＦＥＴを形成することが好ましく、ＩＶ族半導体結晶層にはＰチャネル型ＭＩＳＦＥＴを形成することが好ましい。つまり、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴであることが好ましい。
　逆に、第１半導体結晶層１０４がＩＩＩ－Ｖ族化合物半導体結晶からなり、第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴであることが好ましい。これにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各々の性能を高め、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０からなるＣＭＩＳＦＥＴの性能を最大化することができる。
　ＩＶ族半導体結晶として、Ｇｅ結晶、または、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）結晶、が挙げられる。ＩＶ族半導体結晶がＳｉｘＧｅ１－ｘ結晶である場合、ｘは０．１０以下であることが好ましい。ＩＩＩ－Ｖ族化合物半導体結晶として、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶、ＩｎＰ結晶が挙げられる。また、ＩＩＩ－Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ－Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ－Ｖ族化合物半導体結晶として、当該混晶と、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なお、ＩＩＩ－Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ＜１）結晶およびＩｎＡｓ結晶が好適であり、ＩｎＡｓ結晶がより好適である。
　第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４との間に位置する。第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離する。
　第１分離層１０８は、非晶質絶縁体からなるものであってもよい。第１半導体結晶層１０４および第１分離層１０８が、貼り合わせ法、酸化濃縮法またはスマートカット法により形成された場合、第１分離層１０８は非晶質絶縁体からなる。非晶質絶縁体からなる第１分離層１０８として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第１分離層１０８は、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第１半導体結晶層１０４がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、または、ＩｎＰ結晶が挙げられる。第１半導体結晶層１０４がＧｅ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
　第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６との間に位置する。第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６とを電気的に分離する。
　第２分離層１１０は、非晶質絶縁体からなるものであってもよい。第２半導体結晶層１０６および第２分離層１１０が貼り合わせ法により形成された場合、第２分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる第２分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第２分離層１１０は、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第２半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、または、ＩｎＰ結晶が挙げられる。第２半導体結晶層１０６がＧｅ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
　絶縁層１１２は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のゲート絶縁層として機能する。絶縁層１１２として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　第１ＭＩＳＦＥＴ１２０は、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４に形成される。第１ＭＩＳＦＥＴ１２０は、第１ソース１２４および第１ドレイン１２６に挟まれる第１半導体結晶層１０４の一部１０４ａをチャネルとする。第１ゲート１２２は、当該一部１０４ａの上方に形成される。チャネル領域である第１半導体結晶層１０４の一部１０４ａと第１ゲート１２２に挟まれた領域には、絶縁層１１２の一部１１２ａが形成される。当該一部１１２ａは、第１ＭＩＳＦＥＴ１２０のゲート絶縁層として機能してもよい。
　第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とニッケル原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とコバルト原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とニッケル原子とコバルト原子との化合物からなる。第１半導体結晶層１０４を構成するニッケル化合物、コバルト化合物あるいはニッケル－コバルト化合物は、電気抵抗が低い低抵抗化合物である。
　第２ＭＩＳＦＥＴ１３０は、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６に形成される。第２ＭＩＳＦＥＴ１３０は、第２ソース１３４および第２ドレイン１３６に挟まれる第２半導体結晶層１０６の一部１０６ａをチャネルとする。第２ゲート１３２は、当該一部１０６ａの上方に形成される。チャネル領域である第２半導体結晶層１０６の一部１０６ａと第２ゲート１３２に挟まれた領域には、絶縁層１１２の一部１１２ａが形成される。当該一部１１２ａは、第２ＭＩＳＦＥＴ１３０のゲート絶縁層として機能してもよい。
　第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とニッケル原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とコバルト原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とニッケル原子とコバルト原子との化合物からなる。第２半導体結晶層１０６を構成するニッケル化合物、コバルト化合物あるいはニッケル－コバルト化合物は、電気抵抗が低い低抵抗化合物である。
　以上の通り、第１ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、第２ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、共通の原子（ニッケル原子、コバルト原子またはその両方の原子）の化合物からなる。これは共通の原子を有する材料膜を用いた当該部位の製造を可能にする構成であり、製造工程の簡略化を可能にする。また、共通の原子としてニッケルまたはコバルトまたはその両方を用いることで、ＩＩＩ－Ｖ族化合物半導体結晶層に形成したソース・ドレイン、ＩＶ族半導体結晶層に形成したソース・ドレインの何れであっても、ソース領域およびドレイン領域の電気抵抗を低くできる。この結果、製造工程を簡略化すると共にＦＥＴの性能を高くすることができる。
　なお、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴである場合、第１ソース１２４および第１ドレイン１２６にアクセプタ不純物原子をさらに含んでよく、第２ソース１３４および第２ドレイン１３６にドナー不純物原子をさらに含んでよい。第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴである場合、第１ソース１２４および第１ドレイン１２６にドナー不純物原子をさらに含んでよく、第２ソース１３４および第２ドレイン１３６にアクセプタ不純物原子をさらに含んでよい。Ｎチャネル型ＭＩＳＦＥＴのソースおよびドレインに含まれるドナー不純物原子として、Ｓｉ、Ｓ、Ｓｅ、Ｇｅが挙げられる。Ｐチャネル型ＭＩＳＦＥＴのソースおよびドレインに含まれるアクセプタ不純物原子として、Ｂ，Ａｌ，Ｇａ，Ｉｎが挙げられる。
　図２から図８は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１４０を用意し、半導体結晶層形成基板１４０上に第１半導体結晶層１０４をエピタキシャル結晶成長法により形成する。その後、第１半導体結晶層１０４上に第１分離層１０８を形成する。第１分離層１０８は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。
　第１半導体結晶層１０４がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１４０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１４０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
　第１半導体結晶層１０４のエピタキシャル結晶成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ－Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０～７５０℃の範囲で適宜選択できる。ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）、またはＳｉ２Ｈ６（ジシラン）を用いることができ、またそれらの複数の水素原子の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０～７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
　図２に示すように、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、アルゴンビーム１５０で活性化した第１分離層１０８の表面をベース基板１０２の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１４０をエッチングし、除去する。これにより、ベース基板１０２表面の一部の上に、第１分離層１０８および第１半導体結晶層１０４が形成される。なお、第１半導体結晶層１０４の形成と第１分離層１０８の形成との間に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
　図２および図３に示す例では、第１分離層１０８を第１半導体結晶層１０４の上にのみ形成し、第１分離層１０８の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第１分離層１０８を形成し、第１半導体結晶層１０４上の第１分離層１０８の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。この場合、第１分離層１０８の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第１分離層１０８どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第１分離層１０８を形成し、第１半導体結晶層１０４の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。
　図２および図３に示す例では、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせた後に、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離する例を説明したが、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後に、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせてもよい。この場合、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第１分離層１０８および第１半導体結晶層１０４を保持することが好ましい。
　次に、半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に第２半導体結晶層１０６をエピタキシャル結晶成長法により形成する。その後、第２半導体結晶層１０６の上に、第２分離層１１０を形成する。第２分離層１１０は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、第２分離層１１０の形成前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
　第２半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１６０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１６０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
　第２半導体結晶層１０６のエピタキシャル結晶成長には、ＭＯＣＶＤ法を利用することができる。ＭＯＣＶＤ法で用いるガス、反応温度の条件等は、第１半導体結晶層１０４の場合と同様である。
　図４に示すように、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面と第２分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図５に示すように、第２分離層１１０の表面を、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２上に第２分離層１１０および第２半導体結晶層１０６が形成される。なお、第２分離層１１０を形成する前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。また、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０は、同時に除去してもよい。つまり、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０の両方における第２分離層１１０をベース基板１０２に貼り合わせた後に、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０を除去してよい。
　図４に示す例では、第２分離層１１０を第２半導体結晶層１０６の上にのみ形成し、第２分離層１１０の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第２分離層１１０を形成し、第２半導体結晶層１０６上の第２分離層１１０の表面とベース基板１０２上の第２分離層１１０の表面とを貼り合わせてもよい。この場合、第２分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第２分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第２分離層１１０を形成し、ベース基板１０２の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。
　図４に示す例では、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２に貼り合わせた後に、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後に、第２半導体結晶層１０６をベース基板１０２に貼り合わせてもよい。この場合、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第２半導体結晶層１０６および第２分離層１１０を保持することが好ましい。
　次に、図６に示すように、第１半導体結晶層１０４および第２半導体結晶層１０６の上に絶縁層１１２を形成する。絶縁層１１２は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。さらに、ゲートとなる金属たとえばタンタルの薄膜を蒸着法、ＣＶＤ法またはスパッタ法により形成し、当該薄膜をフォトリソグラフィを用いてパターニングし、第１半導体結晶層１０４の上方に第１ゲート１２２を形成し、第２半導体結晶層１０６の上方に第２ゲート１３２を形成する。
　図７に示すように、第１ゲート１２２の両側の絶縁層１１２に、第１半導体結晶層１０４に達する開口を形成し、第２ゲート１３２の両側の絶縁層１１２に、第２半導体結晶層１０６に達する開口を形成する。各ゲートの両側とは、第２分離層１１０が形成された水平方向における、各ゲートの両側を指す。この第１ゲート１２２両側の開口および第２ゲート１３２両側の開口のそれぞれは、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６のそれぞれが形成される領域に該当する。これら開口の底部に露出した第１半導体結晶層１０４、および、第２半導体結晶層１０６のそれぞれに接するように、ニッケルからなる金属膜１７０を形成する。金属膜１７０は、コバルト膜、またはニッケル－コバルト合金膜であってもよい。
　図８に示すように、金属膜１７０を加熱する。加熱により、第１半導体結晶層１０４と金属膜１７０とが反応し、第１半導体結晶層１０４を構成する原子と、金属膜１７０を構成する原子との低抵抗化合物が形成され、第１ソース１２４および第１ドレイン１２６となる。同時に、第２半導体結晶層１０６と金属膜１７０とが反応し、第２半導体結晶層１０６を構成する原子と、金属膜１７０を構成する原子との低抵抗化合物が形成され、第２ソース１３４および第２ドレイン１３６となる。金属膜１７０がニッケル膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とニッケル原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とニッケル原子との低抵抗化合物が生成される。なお、金属膜１７０がコバルト膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とコバルト原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とコバルト原子との低抵抗化合物が生成される。金属膜１７０がニッケル－コバルト合金膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とニッケル原子とコバルト原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とニッケル原子とコバルト原子との低抵抗化合物が生成される。最後に未反応の金属膜１７０を除去し、図１の半導体デバイス１００が製造できる。
　金属膜１７０の加熱方法は、ＲＴＡ（rapid thermal annealing）法が好ましい。ＲＴＡ法を用いる場合、加熱温度としては２５０℃～４５０℃を用いることができる。上記のような方法により、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６をセルフアラインで形成できる。
　以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、第１半導体結晶層１０４あるいは第２半導体結晶層１０６を構成する原子、すなわちＩＶ族原子あるいはＩＩＩ－Ｖ族原子とニッケル、コバルトあるいはニッケル・コバルト合金との低抵抗化合物である。また、これらの低抵抗化合物と、半導体デバイス１００のチャネルを構成する第１半導体結晶層１０４および第２半導体結晶層１０６との接触電位障壁は０．１ｅＶ以下と、極めて小さい。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各々と電極金属とのコンタクトがオーミックコンタクトとなり、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各抵抗が小さくなるから、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のチャネル抵抗を低くする必要がなく、ドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
　上記した半導体デバイス１００では、ベース基板１０２と第１分離層１０８とが接しており、ベース基板１０２の第１分離層１０８と接する領域が導電性であるならば、ベース基板１０２の第１分離層１０８と接する領域に電圧を印加し、当該電圧を、第１ＭＩＳＦＥＴ１２０へのバックゲート電圧として作用させることができる。また、上記した半導体デバイス１００では、ベース基板１０２と第２分離層１１０とが接しており、ベース基板１０２の第２分離層１１０と接する領域が導電性であるならば、ベース基板１０２の第２分離層１１０と接する領域に電圧を印加し、当該電圧を、第２ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。これらバックゲート電圧の作用は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
　上記した半導体デバイス１００において、第１半導体結晶層１０４を複数有し、複数の第１半導体結晶層１０４のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。規則的とは、例えば同一の配列パターンが繰り返されることを指す。また半導体デバイス１００は、第２半導体結晶層１０６を複数有し、複数の第２半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。また半導体デバイス１００は、第１半導体結晶層１０４および第２半導体結晶層１０６の両方を規則的に複数有してもよい。このように、第１半導体結晶層１０４および第２半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。第２半導体結晶層１０６または第１半導体結晶層１０４の規則的な配列は、第２半導体結晶層１０６若しくは第１半導体結晶層１０４をエピタキシャル成長させた後に第２半導体結晶層１０６若しくは第１半導体結晶層１０４を規則的な配列にパターニングする方法、第２半導体結晶層１０６若しくは第１半導体結晶層１０４を予め規則的な配列に選択的にエピタキシャル成長させる方法、または第２半導体結晶層１０６若しくは第１半導体結晶層１０４のいずれかあるいは両方を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、また、いずれか複数の方法を組み合わせた方法により実施できる。
　上記した半導体デバイス１００では、第１半導体結晶層１０４および第１分離層１０８を半導体結晶層形成基板１４０上に形成し、第１分離層１０８とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１４０を除去することで、第１半導体結晶層１０４および第１分離層１０８をベース基板１０２上に形成し、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０上に形成し、第２分離層１１０とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１６０を除去することで、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２上に形成することを説明した。しかし、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＳｉＧｅからなり、他方がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、ＳｉＧｅからなる方の半導体結晶層および分離層を、酸化濃縮法により形成することもできる。以下では第１半導体結晶層１０４がＳｉＧｅからなる場合を説明する。すなわち、第１半導体結晶層１０４を形成する前に、絶縁体からなる第１分離層１０８をベース基板１０２の上に形成し、第１分離層１０８の上に、第１半導体結晶層１０４の出発材料となるＳｉＧｅ層を形成する。ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化する。ＳｉＧｅ層を酸化することで、ＳｉＧｅ層中のＧｅ原子の濃度を高め、Ｇｅ濃度が高い第１半導体結晶層１０４とすることができる。その後、第２半導体結晶層１０６を形成する領域のＳｉＧｅ層をエッチングにより除去して第１半導体結晶層１０４とする。
　あるいは、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＩＶ族半導体結晶からなり、他方がＩＩＩ－Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる方の半導体結晶層および分離層を、スマートカット法により形成できる。以下では第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合を説明する。すなわち、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層１０８を形成し、第１分離層１０８を通して、陽イオンを半導体層材料基板の分離予定深さに注入する。第１分離層１０８の表面とベース基板１０２の表面とが接合されるように、半導体層材料基板とベース基板１０２とを貼り合わせ、半導体層材料基板およびベース基板１０２を加熱する。この加熱により、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とが反応し、分離予定深さに位置するＩＶ族半導体結晶が変性する。この状態で半導体層材料基板とベース基板１０２とを分離すれば、ＩＶ族半導体結晶の変性部位よりベース基板１０２側に位置するＩＶ族半導体結晶が、半導体層材料基板から剥離する。ベース基板１０２側に付着した半導体層材料に適切な研磨を施し、第２半導体結晶層１０６を形成する領域の当該半導体結晶層をエッチングにより除去すれば、ベース基板１０２に残った半導体結晶層を第１半導体結晶層１０４とすることができる。
　上記した半導体デバイス１００において、第１分離層１０８および第２分離層１１０の何れか一方を、その上に位置する半導体結晶層の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、分離層はエピタキシャル成長法を用いて半導体結晶層まで連続して形成できる。以下第１分離層１０８が半導体結晶からなる場合を説明する。ベース基板１０２の上に、第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の上に第１半導体結晶層１０４をエピタキシャル成長法により形成する。エピタキシャル成長の後、図９に示すように、マスク１８５を用いて、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４および第１分離層１０８をエッチングにより除去する。このようにして、図３と同様な半導体基板を得ることができる。本方法では、第１分離層１０８および第１半導体結晶層１０４を連続して、あるいは、第２分離層１１０および第２半導体結晶層１０６を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
　第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６の何れかの組をエピタキシャル成長法により連続的に形成する場合、選択エピタキシャル成長法を用いて第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６を形成できる。図１０に示すように、ベース基板１０２の表面の、第２分離層１１０および第２半導体結晶層１０６が形成される領域をＳｉＯ２等の成長阻害層１８７で覆い、エピタキシャル成長を実施する。成長阻害層１８７が存在しない領域のベース基板１０２上に、第１半導体結晶層１０４および第１分離層１０８が選択的にエピタキシャル成長する。その後、成長阻害層１８７を除去し、図３と同様な半導体基板を得ることができる。
　第１分離層１０８または第２分離層１１０がエピタキシャル成長結晶である場合、第１分離層１０８または第２分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、第１分離層１０８または第２分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、第１分離層１０８または第２分離層１１０を絶縁性酸化物とすることができる。
　上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図１１に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に第１半導体結晶層１０４を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル結晶成長法により形成する。その後、結晶性犠牲層１９０の表面に第１半導体結晶層１０４および第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、図１２に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の第１半導体結晶層１０４および第１分離層１０８と半導体結晶層形成基板１４０が分離される。当該方法によれば、半導体結晶層形成基板の再利用が可能になり、製造コストを低くすることができる。
　図１３は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における第１分離層１０８を有さず、第１半導体結晶層１０４がベース基板１０２に接して配置されている。なお、第１分離層１０８が無い他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
　すなわち、半導体デバイス２００は、ベース基板１０２と第１半導体結晶層１０４とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第１半導体結晶層１０４の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。第１分離層１０８が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離することが可能であり、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０をベース基板１０２から電気的に分離することができる。
　半導体デバイス２００は、以下のようにして製造できる。図１４に示すように、ベース基板１０２表面の全面に第１半導体結晶層１０４をエピタキシャル成長法により形成する。そして、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４をエッチングにより除去する。第１半導体結晶層１０４が除去された領域のベース基板１０２上に、図４および図５で説明した工程と同様な工程で、第２分離層１１０および第２半導体結晶層１０６を形成する。その後の工程は半導体デバイス１００の場合と同様である。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、第１半導体結晶層１０４をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層１０４をドープすることで実施できる。
　第１半導体結晶層１０４をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、第１半導体結晶層１０４の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
　第１半導体結晶層１０４をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、第１半導体結晶層１０４中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に第１半導体結晶層１０４を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
１００　半導体デバイス、１０２　ベース基板、１０３　接合面、１０４　第１半導体結晶層、１０４ａ　第１半導体結晶層の一部、１０６　第２半導体結晶層、１０６ａ　第２半導体結晶層の一部、１０８　第１分離層、１１０　第２分離層、１１２　絶縁層、１１２ａ　絶縁層の一部、１２０　第１ＭＩＳＦＥＴ、１２２　第１ゲート、１２４　第１ソース、１２６　第１ドレイン、１３０　第２ＭＩＳＦＥＴ、１３２　第２ゲート、１３４　第２ソース、１３６　第２ドレイン、１４０　半導体結晶層形成基板、１５０　アルゴンビーム、１６０　半導体結晶層形成基板、１７０　金属膜、１８５　マスク、１８７　成長阻害層、１９０　結晶性犠牲層、２００　半導体デバイス

Claims (25)

  1. 　ベース基板と、
    　前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
    　前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
    　前記第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、
    　前記第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、
    　前記第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴが、前記第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、
    　前記第１ソースおよび前記第１ドレインが、前記第１半導体結晶層を構成する原子とニッケル原子との化合物、前記第１半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、
    　前記第２ソースおよび前記第２ドレインが、前記第２半導体結晶層を構成する原子とニッケル原子との化合物、前記第２半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる
    　半導体デバイス。
  2. 　前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
    　前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離するする第２分離層と、
    　をさらに有する請求項１に記載の半導体デバイス。
  3. 　前記ベース基板と前記第１半導体結晶層とが接合面で接し、
    　前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有し、
    　前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第１分離層をさらに有する
    　請求項１に記載の半導体デバイス。
  4. 　前記ベース基板と前記第１分離層とが接し、
    　前記ベース基板の前記第１分離層と接する領域が導電性であり、
    　前記ベース基板の前記第１分離層と接する領域に印加した電圧が、前記第１ＭＩＳＦＥＴへのバックゲート電圧として作用する
    　請求項２に記載の半導体デバイス。
  5. 　前記ベース基板と前記第２分離層とが接し、
    　前記ベース基板の前記第２分離層と接する領域が導電性であり、
    　前記ベース基板の前記第２分離層と接する領域に印加した電圧が、前記第２ＭＩＳＦＥＴへのバックゲート電圧として作用する
    　請求項２に記載の半導体デバイス。
  6. 　前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、
    　前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、前記第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴである
    　請求項１に記載の半導体デバイス。
  7. 　前記第１半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、前記第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、
    　前記第２半導体結晶層がＩＶ族半導体結晶からなり、前記第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴである
    　請求項１に記載の半導体デバイス。
  8. 　請求項１に記載の半導体デバイスに用いる半導体基板であって、
    　前記ベース基板と、
    　前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
    　前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
    　を有する半導体基板。
  9. 　前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層とを電気的に分離する分離層
    　をさらに有する請求項８に記載の半導体基板。
  10. 　前記分離層が、非晶質絶縁体からなる
    　請求項９に記載の半導体基板。
  11. 　前記分離層が、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
    　請求項９に記載の半導体基板。
  12. 　前記第１半導体結晶層および前記第２半導体結晶層から選択された１つの半導体結晶層と前記ベース基板とが接合面で接し、
    　前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記接合面の近傍における前記半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
    　請求項８に記載の半導体基板。
  13. 　前記第１半導体結晶層を複数有し、
    　前記第２半導体結晶層を複数有し、
    　複数の前記第１半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列され、
    　複数の前記第２半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
    　請求項８に記載の半導体基板。
  14. 　請求項８に記載の半導体基板を製造する方法であって、
    　前記ベース基板表面の一部の上方に前記第１半導体結晶層を形成する第１半導体結晶層形成ステップと、
    　前記ベース基板表面の前記一部とは異なる他部の上方に前記第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、
    　前記第２半導体結晶層形成ステップが、
    　半導体結晶層形成基板上に前記第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
    　前記ベース基板の上、前記第２半導体結晶層の上、または、前記ベース基板および前記第２半導体結晶層の両方の上に、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、
    　前記ベース基板上の前記第２分離層と前記第２半導体結晶層とが接合するように、前記第２半導体結晶層上の前記第２分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第２分離層と前記第２半導体結晶層上の前記第２分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
    　を有する半導体基板の製造方法。
  15. 　前記第１半導体結晶層形成ステップが、
    　半導体結晶層形成基板上に前記第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
    　前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
    　前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
    　を有する請求項１４に記載の半導体基板の製造方法。
  16. 　前記第１半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、
    　前記第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層を前記ベース基板の上に形成するステップを有し、
    　前記第１半導体結晶層形成ステップが、
    　前記第１分離層の上に、前記第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、
    　前記ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することで前記ＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、
    　前記ベース基板表面の前記他部の上方の前記ＳｉＧｅ層をエッチングするステップと、
    　を有する請求項１４に記載の半導体基板の製造方法。
  17. 　前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第２半導体結晶層がＩＩＩ－Ｖ族化合物半導体結晶からなり、
    　ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、
    　前記第１分離層を通して、陽イオンを前記半導体層材料基板の分離予定深さに注入するステップと、
    　前記第１分離層の表面と前記ベース基板の表面とが接合されるように、前記半導体層材料基板と前記ベース基板とを貼り合わせるステップと、
    　前記半導体層材料基板および前記ベース基板を加熱し、前記分離予定深さに注入した前記陽イオンと前記半導体層材料基板を構成するＩＶ族原子とを反応させることで、前記分離予定深さに位置する前記ＩＶ族半導体結晶を変性するステップと、
    　前記半導体層材料基板と前記ベース基板とを分離することで、前記変性するステップで変性させた前記ＩＶ族半導体結晶の変性部位より前記ベース基板側に位置する前記ＩＶ族半導体結晶を、前記半導体層材料基板から剥離するステップと、
    　前記ベース基板に残留した前記ＩＶ族半導体結晶からなる半導体結晶層のうち、前記ベース基板表面の前記他部の上方に位置する領域をエッチングするステップと、
    　を有する請求項１４に記載の半導体基板の製造方法。
  18. 　前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ選択的に形成するステップをさらに有し、
    　前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記第１分離層の上にのみ前記第１半導体結晶層を選択的に形成するステップである
    　請求項１４に記載の半導体基板の製造方法。
  19. 　前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、前記ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有し、
    　前記第１半導体結晶層形成ステップが、
    　前記第１分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
    　前記ベース基板表面の前記他部の上方の、前記第１半導体結晶層および前記第１分離層をエッチングするステップと、を含む、
    　請求項１４に記載の半導体基板の製造方法。
  20. 　前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ前記第１半導体結晶層を選択的に形成するステップである
    　請求項１４に記載の半導体基板の製造方法。
  21. 　前記第１半導体結晶層形成ステップが、
    　前記ベース基板表面の上方に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
    　前記ベース基板表面の前記他部の上方の前記第１半導体結晶層をエッチングするステップと、を含む、
    　請求項１４に記載の半導体基板の製造方法。
  22. 　前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    　前記第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープする
    　請求項２０に記載の半導体基板の製造方法。
  23. 　前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、
    　前記ベース基板と前記半導体結晶層形成基板とを貼り合わせた後に、前記結晶性犠牲層を除去することにより、前記半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と前記半導体結晶層形成基板とを分離するステップと、
    　をさらに有する請求項１４に記載の半導体基板の製造方法。
  24. 　前記第１半導体結晶層をエピタキシャル成長させた後に前記第１半導体結晶層を規則的な配列にパターニングするステップ、または前記第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、
    　前記第２半導体結晶層をエピタキシャル成長させた後に前記第２半導体結晶層を規則的な配列にパターニングするステップ、または前記第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有する
    　請求項１４に記載の半導体基板の製造方法。
  25. 　請求項１４に記載の半導体基板の製造方法を用いて、前記第１半導体結晶層および前記第２半導体結晶層を有する半導体基板を製造するステップと、
    　前記第１半導体結晶層および前記第２半導体結晶層のそれぞれの上にゲート絶縁層を介してゲート電極を形成するステップと、
    　前記第１半導体結晶層のソース電極形成領域上、前記第１半導体結晶層のドレイン電極形成領域上、前記第２半導体結晶層のソース電極形成領域上、および前記第２半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル－コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、
    　前記金属膜を加熱して、前記第１半導体結晶層に、前記第１半導体結晶層を構成する原子とニッケル原子との化合物、前記第１半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、前記第２半導体結晶層に、前記第２半導体結晶層を構成する原子とニッケル原子との化合物、前記第２半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、
    　未反応の前記金属膜を除去するステップと、
    　を有する半導体デバイスの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064959B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a CMOS device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59198750A (ja) * 1983-04-25 1984-11-10 Seiko Epson Corp 半導体装置
JPS63311768A (ja) * 1987-06-13 1988-12-20 Fujitsu Ltd 相補型半導体装置の製造方法
JPH0384960A (ja) * 1989-08-28 1991-04-10 Nec Corp 半導体装置
JPH03109740A (ja) * 1989-09-25 1991-05-09 Hitachi Ltd 半導体装置
JP2001093987A (ja) * 1999-07-29 2001-04-06 Stmicroelectronics Inc Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路
JP2006100403A (ja) * 2004-09-28 2006-04-13 Fujitsu Ltd 電界効果型トランジスタおよびその製造方法
JP2007103897A (ja) * 2005-09-09 2007-04-19 Fujitsu Ltd 電界効果トランジスタおよびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59198750A (ja) * 1983-04-25 1984-11-10 Seiko Epson Corp 半導体装置
JPS63311768A (ja) * 1987-06-13 1988-12-20 Fujitsu Ltd 相補型半導体装置の製造方法
JPH0384960A (ja) * 1989-08-28 1991-04-10 Nec Corp 半導体装置
JPH03109740A (ja) * 1989-09-25 1991-05-09 Hitachi Ltd 半導体装置
JP2001093987A (ja) * 1999-07-29 2001-04-06 Stmicroelectronics Inc Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路
JP2006100403A (ja) * 2004-09-28 2006-04-13 Fujitsu Ltd 電界効果型トランジスタおよびその製造方法
JP2007103897A (ja) * 2005-09-09 2007-04-19 Fujitsu Ltd 電界効果トランジスタおよびその製造方法

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