JP7444285B2 - 半導体構造および電界効果トランジスタの作製方法 - Google Patents
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Description
本発明は、Ｓｉ基板上のＩＩＩ－Ｖ族半導体構造およびその半導体構造を用いた電界効果トランジスタの作製方法に関する。
ＩＩＩ－Ｖ族半導体をチャネル層とする電界効果トランジスタ（ＦＥＴ）は、Ｓｉチャネルでは得られない高い電子移動度、電子、正孔の軽い有効質量を利用して、低消費電力性等優れた素子特性を実現可能である。これらのチャネル層からなる金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）をＳｉ基板上に作製する技術が開示されている（非特許文献１）。
さらに、この構成を大口径化が可能なＳｉ基板上に形成できれば、低コスト化が可能となり、ＳｉチャネルからなるＭＯＳＦＥＴの性能を上回る素子として期待されている。特にナローギャップ（ｎａｒｒｏｗ ｇａｐ）半導体と呼ばれる、バンドギャップ値の小さいＩｎＡｓ、ＧａＳｂをチャネルとするｎ型、またはｐ型ＭＯＳＦＥＴ、ＩｎＡｓ／ＧａＳｂを積層したチャネル構造からなる相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳＦＥＴが期待されている。
M. Yokoyama, H. Yokoyama, M. Takenaka and S. Takagi, Applied Physics Letters 109, 213505 (2016).
しかしながら、ＩｎＡｓ、ＧａＳｂの基板口径は、現状で４インチまでに限られており、直径１２インチの大口径基板が利用可能であるＳｉ－ＭＯＳＦＥＴと比較して、低コスト化が困難である。これを克服するために、Ｓｉ基板上に、Ｓｉに近い格子定数を有する層から順次ＩｎＡｓやＧａＳｂに近い格子定数を有する層からなる厚いバッファ層を積層した後、チャネルを形成する手法も実現されているが、高い絶縁性を有するバッファ層を大口径基板上に均一に再現性良く形成することは困難である。このため、より簡便な手法で、大口径Ｓｉ基板上に前記のナローギャップ材料をチャネルとするＭＯＳ構造を形成する技術が望まれる。
上述したような課題を解決するために、本発明に係る半導体構造の作製方法は、第１のＳｉ基板上の第１の酸化膜の開口部にＶ溝を形成する工程と、前記Ｖ溝に、濡れ層を結晶成長する工程と、前記濡れ層上に、化合物半導体からなるリッジを結晶成長する工程と、前記第１の酸化膜を除去する工程と、順に、前記化合物半導体からなるエピタキシャル連続膜と、犠牲層と、チャネル層とを結晶成長する工程と、前記第１のＳｉ基板上に成長された結晶の表面と、第２のＳｉ基板上の第２の酸化膜の表面とを接合する工程と、前記第１のＳｉ基板と、前記エピタキシャル連続膜と、前記犠牲層とを除去する工程とを備える。
また、本発明に係る半導体構造の作製方法は、第１のＳｉ基板上の第１の酸化膜の開口部にＶ溝を形成する工程と、前記Ｖ溝に、濡れ層を結晶成長する工程と、前記濡れ層上に、化合物半導体からなるリッジを結晶成長する工程と、前記第１の酸化膜を除去する工程と、
順に、前記化合物半導体からなるエピタキシャル連続膜を結晶成長する工程と、前記エピタキシャル連続膜の所定の深さに水素イオン注入を行う工程と、前記第１のＳｉ基板上に成長された結晶の表面と、第２のＳｉ基板上の第２の酸化膜の表面とを接合する工程と、前記水素イオン注入の深さ領域を境界として、前記第１のＳｉ基板側の結晶と、前記第１のＳｉ基板とを剥離して、前記第２の酸化膜上に、前記化合物半導体からなるチャネル層を形成する工程とを備える。
順に、前記化合物半導体からなるエピタキシャル連続膜を結晶成長する工程と、前記エピタキシャル連続膜の所定の深さに水素イオン注入を行う工程と、前記第１のＳｉ基板上に成長された結晶の表面と、第２のＳｉ基板上の第２の酸化膜の表面とを接合する工程と、前記水素イオン注入の深さ領域を境界として、前記第１のＳｉ基板側の結晶と、前記第１のＳｉ基板とを剥離して、前記第２の酸化膜上に、前記化合物半導体からなるチャネル層を形成する工程とを備える。
本発明によれば、Ｓｉ基板上に高品質の化合物半導体構造およびその半導体構造を用いた高性能の電界効果トランジスタを量産する作製方法を提供できる。
＜第１の実施の形態＞
本発明の第１の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図１～図３Ｇを参照して説明する。
本発明の第１の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図１～図３Ｇを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
図１に、本発明の第１の実施の形態における半導体構造１０および電界効果トランジスタ１２の構成を示す。
図１に、本発明の第１の実施の形態における半導体構造１０および電界効果トランジスタ１２の構成を示す。
半導体構造１０は、順に、第２の基板としてＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＩｎＡｓ層１０７とを備える。
電界効果トランジスタ１２は、ＭＯＳＦＥＴであり、半導体構造１０を用いて作製される。半導体構造１０のＩｎＡｓ層１０７にソース領域１２１、ドレイン領域１２５を有し、ソース領域１２１上にソース電極１２２、ドレイン領域１２５上にドレイン電極１２６を備える。ソース領域１２１とドレイン領域１２５との間のＩｎＡｓ層１０７の表面にゲート絶縁膜１２３、その上にゲート電極１２４を備える。
＜半導体構造の作製方法＞
以下に、半導体構造１０の成長方法を説明する。初めに、図２Ａ～図２Ｄに、本構造成長に用いる第１の基板１０１の作製方法を示す。
以下に、半導体構造１０の成長方法を説明する。初めに、図２Ａ～図２Ｄに、本構造成長に用いる第１の基板１０１の作製方法を示す。
図２Ａに示すように、第１の基板である１２インチ径のＳｉ（００１）基板１０１上に所定の厚さのＳｉ酸化膜（第１の酸化膜）１０２を堆積する。Ｓｉ酸化膜１０２の厚さは、例えば２００ｎｍ程度とすればよい。
次に、図２Ｂおよび図２Ｃに示すように、所定の間隔を空けて［１１０］方向に沿って通常のフォトリソグラフィとエッチングによりＳｉ酸化膜１０２を除去し、Ｓｉ基板１０１が露出されたストライプ構造（開口部）を形成する。この時、開口部の幅は例えば１００ｎｍ、残留する酸化膜１０２の幅は５０ｎｍ程度とすればよい。また、［１１０］方向の長さは、作製するトランジスタの大きさ等に応じて、適宜設定すれば良い。
次に、図２Ｄに示すように、適当なエッチャントを用いて、露出したＳｉ（００１）表面の異方性エッチングを行い、Ｓｉ酸化膜（第１の酸化膜）１０２の開口部に、［１１１］面が表面に露出したＶ溝を形成する。ここで、異方性エッチングは、例えば、４５％水酸化カリウム、イソプロピルアルコール（ＩＰＡ）等を用いればよい（Z. Yan, Y. Han, and K. M. Lau, Journal of Applied Physics 128, 035302 (2020)）。
次に、上述のＳｉ基板１０１上に、ＩＩＩ－Ｖ族化合物半導体として、ＧａＡｓ、ＩｎＡｓを成長する。まず、図３Ａに示すように、Ｖ溝底面の［１１１］面に、例えばＭＯＣＶＤ法により、ＧａＡｓからなる濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）１０３を、数ｎｍの厚さで結晶成長し、Ｖ溝底面を被覆する。ここで、ＭＯＣＶＤ法において原料ガスにトリエチルガリウム（ＴＥＧ）とターシャリブチルアルシン（ＴＢＡｓ）を用いて４００℃で結晶成長する。これにより、以降の半導体層をＶ溝底に均一に成長することが可能となる。
次に、図３Ｂに示すように、濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）１０３上にＩｎＡｓを、原料ガスにトリメチルインジウム（ＴＭＩ）とターシャリブチルアルシン（ＴＢＡｓ）を用いて５００℃で結晶成長し、Ｓｉ酸化膜１０２開口内に［１１１］面ファセットを有するＩｎＡｓリッジ１０４を形成する。リッジ１０４の高さは、以降の工程にてＩｎＡｓからなるエピタキシャル連続膜１０５が形成されやすくなるよう適宜設定すれば良い。例えば、Ｖ溝の深さと同程度で良い。
次に、図３Ｃに示すように、Ｓｉ基板１０１上の酸化膜１０２を選択的に除去する。
次に、図３Ｄに示すように、ＩｎＡｓリッジ１０４を核として適当な成長条件を用いて、再びＩｎＡｓを結晶成長する（上記のＺ． Ｙａｎらの文献を参照）。これにより、ＩｎＡｓ層は合体し、Ｓｉ（００１）基板１０１上にＩｎＡｓのエピタキシャル連続膜１０５を形成できる。また、ＳｉとＧａＡｓ、ＩｎＡｓの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜１０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。
引き続き、ＩｎＡｓからなるエピタキシャル連続膜１０５上に、順に、所定の厚さを有するＡｌＳｂ犠牲層１０６、ＩｎＡｓチャネル層１０７を結晶成長する（図３Ｄ、引用文献１参照）。ＡｌＳｂ１０６は、例えば、エピタキシャルリフトオフ法における犠牲層として作用させるため、その効果が得られる厚さを適宜設定すれば良い。なお、ＩｎＡｓ連続膜１０５形成後の表面平坦性が良好でない場合は、ｃｈａｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ－ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）法等の公知の技術を用いて、平坦化を行う等した後、ＡｌＳｂ層１０６、ＩｎＡｓ層１０７を成長すれば良い（J. Fastenau, E. Ozbay, G. Tuttle, and F. Laabs, Journal of Electronic Materials Vol. 24, No. 6, 757 (1995)）。
次に、図３Ｅに示すように、Ｓｉ酸化膜１１２が表面に堆積された第２のＳｉ基板１１１に、上述の第１の基板１０１上に成長された結晶を転写、接合する。基板接合の方法としては、Ｓｉ酸化膜を介した直接接合等、公知の技術を用いればよい（例えば、N. Daix, E. Uccelli, L. Czornomaz, D. Caimi, C. Rossel, M. Sousa, H. Siegwart, C. Marchiori, J. M. Hartmann, K.-T. Shiu, C.-W. Cheng, M. Krishnan, M. Lofaro, M. Kobayashi, D. Sadana, and J. Fompeyrine, APL Materials 2, 086104 (2014)）。ここで、ＣＭＰ法等の公知の技術を用いて、接合面となるＩｎＡｓチャネル層１０７の表面の平坦化を行っても良い。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。
最後に、図３Ｆに示すように、公知のエピタキシャルリフト法により、第１の基板１０１とＩｎＡｓエピタキシャル連続膜１０５とＡｌＳｂ犠牲層１０６を除去する。これによって、電界効果トランジスタ作製に必要となるチャネル層としてＩｎＡｓエピタキシャル結晶（層厚：１０ｎｍ）１０７を第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＩｎＡｓチャネル１０７とを備えるＳＯＩ構造（半導体構造）１０が作製される。この時、チャネル層として残すＩｎＡｓエピタキシャル結晶の厚さは前記に限らず、トランジスタ構造の設計に応じて、適宜設定すれば良い。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造１０において、図３Ｇに示すように、例えば、非特許文献１に記載のような公知の手法を用いて、ソース領域１２１と、ソース領域１２１に接するソース電極１２２と、ドレイン領域１２５と、ドレイン領域１２５に接するドレイン電極１２６と、ゲート絶縁膜１２３と、ゲート絶縁膜１２３上のゲート電極１２４とを形成し、電界効果トランジスタ１２を作製する。本実施の形態では、ＩｎＡｓからなるｎ型チャネルを有する、ｎ型ＭＯＳＦＥＴが作製される。
上述のＳＯＩ構造１０において、図３Ｇに示すように、例えば、非特許文献１に記載のような公知の手法を用いて、ソース領域１２１と、ソース領域１２１に接するソース電極１２２と、ドレイン領域１２５と、ドレイン領域１２５に接するドレイン電極１２６と、ゲート絶縁膜１２３と、ゲート絶縁膜１２３上のゲート電極１２４とを形成し、電界効果トランジスタ１２を作製する。本実施の形態では、ＩｎＡｓからなるｎ型チャネルを有する、ｎ型ＭＯＳＦＥＴが作製される。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、ＳｉのＭＯＳＦＥＴより高い移動度で動作できる。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＩｎＡｓ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
＜第２の実施の形態＞
本発明の第２の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図４Ａ～図４Ｈを参照して説明する。
本発明の第２の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図４Ａ～図４Ｈを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様である。
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様である。
＜半導体構造の作製方法＞
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
この基板１０１上に、第１の実施の形態と同様に、順に、ＧａＡｓ濡れ層１０３、ＩｎＡｓリッジ１０４を形成し、酸化膜１０２を除去する（図４Ａ～Ｃ）。
次に、図４Ｄに示すように、第１の実施の形態と同様に、ＩｎＡｓリッジ１０４を核として適当な成長条件を用いて、再びＩｎＡｓを結晶成長する。これにより、ＩｎＡｓ層は合体し、Ｓｉ（００１）基板１０１上にＩｎＡｓからなるエピタキシャル連続膜１０５を形成する。また、ＳｉとＧａＡｓ、ＩｎＡｓの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜１０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。この際、連続膜１０５の平坦性が良好でない場合は、第１の実施の形態と同様に、ＣＭＰ法等の公知の技術を用いて、接合面の平坦化を行えばよい。
次に、図４Ｅに示すように、例えば、所定の深さに水素イオン注入を行う。水素イオン注入深さは、第２の基板１１１上に、電界効果トランジスタを形成するために必要なＩｎＡｓ厚さが転写できるよう適宜設定する。例えば、第１の基板１０１上に形成されたＩｎＡｓエピタキシャル結晶１０５の表面から、１ｎｍ～５０ｎｍ程度と、適宜設定すれば良い（S. A. Dayeh, P. Chen, Y. Jing, E. T. Yu, S. S. Lau and D. Wang, Applied Physics Letters 93, 203109 (2008)）。
次に、図４Ｆに示すように、第１の実施の形態と同様に、第１の基板１０１上に成長された結晶を、表面にＳｉ酸化膜１１２を有する第２の基板１１１に転写、接合する。この際、例えば、ＩｎＡｓエピタキシャル結晶１０５（１０５ａ）の表面を酸素プラズマ処理等により清浄化した後、第２の基板１１１上のＳｉ酸化膜１１２に直接接合を行えばよい。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。
最後に、図４Ｇに示すように、例えば１２０℃程度の適当な温度で加熱し、水素注入層を活性化することによって、水素イオン注入深さ領域１０８を境界としてＩｎＡｓエピタキシャル連続膜１０５における表面側の部分（表面層）１０５ａを、表面にＳｉ酸化膜１１２を有する第２の基板１１１に残し、第１の基板１０１と水素イオン注入深さ領域１０８を境界として、第１の基板１０１側のＩｎＡｓエピタキシャル連続膜１０５を剥離する（前記S. A. Dayehらの文献を参照）。これによって、電界効果トランジスタ作製に必要となるＩｎＡｓエピタキシャル結晶１０５ａを表面にＳｉ酸化膜１１２を有する第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＩｎＡｓチャネル１０５ａとを備えるＳＯＩ構造（半導体構造）が作製される。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造において、図４Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域１２１と、ソース領域１２１に接するソース電極１２２と、ドレイン領域１２５と、ドレイン領域１２５に接するドレイン電極１２６と、ゲート絶縁膜１２３と、ゲート絶縁膜１２３上のゲート電極１２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＩｎＡｓからなるｎ型チャネルを有する、ｎ型ＭＯＳＦＥＴが作製される。
上述のＳＯＩ構造において、図４Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域１２１と、ソース領域１２１に接するソース電極１２２と、ドレイン領域１２５と、ドレイン領域１２５に接するドレイン電極１２６と、ゲート絶縁膜１２３と、ゲート絶縁膜１２３上のゲート電極１２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＩｎＡｓからなるｎ型チャネルを有する、ｎ型ＭＯＳＦＥＴが作製される。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、ＳｉのＭＯＳＦＥＴより高い移動度で動作できる。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＩｎＡｓ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
＜第３の実施の形態＞
本発明の第３の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図５Ａ～図５Ｇを参照して説明する。
本発明の第３の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図５Ａ～図５Ｇを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
本実施の形態に係る半導体構造２０および電界効果トランジスタ２２の構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様であるが、チャネル層が異なる。
本実施の形態に係る半導体構造２０および電界効果トランジスタ２２の構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様であるが、チャネル層が異なる。
＜半導体構造の作製方法＞
本実施の形態に係る半導体構造２０の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
本実施の形態に係る半導体構造２０の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
この基板１０１におけるＶ溝の底面の［１１１］面に、例えばＭＯＣＶＤ法によりＧａＡｓからなる濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）１０３を結晶成長し、Ｖ溝底面を被覆する（図５Ａ）。
次に、図５Ｂに示すように、濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）１０３上にＧａＳｂを、原料ガスにＴＥＧとトリメチルアンチモン（ＴＭＳｂ）を用いて５２５℃で結晶成長し、Ｓｉ酸化膜１０２開口内に［１１１］面ファセットを有するＧａＳｂリッジ２０４を形成する。リッジ２０４の高さは、以降の工程にてＧａＳｂからなるエピタキシャル連続膜２０５が形成されやすくなるよう適宜設定すれば良い。例えば、Ｖ溝の深さと同程度で良い。
次に、図５Ｃに示すように、Ｓｉ基板１０１上の酸化膜１０２を選択的に除去する。
次に、図５Ｄに示すように、ＧａＳｂリッジ２０４を核として適当な成長条件を用いて、再びＧａＳｂを結晶成長する（上記のZ. Yanらの文献を参照）。これにより、ＧａＳｂ層は合体し、Ｓｉ（００１）基板１０１上にＧａＳｂのエピタキシャル連続膜２０５を形成できる。また、ＳｉとＧａＡｓ、ＧａＳｂの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜２０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。
引き続き、ＧａＳｂからなるエピタキシャル連続膜２０５上に、所定の厚さを有するＡｌＳｂ犠牲層２０６、ＧａＳｂ層２０７を結晶成長する。ＡｌＳｂ２０６の厚さは第１の実施の形態と同様に、エピタキシャルリフトオフ法における犠牲層として作用させるため、その効果が得られるよう適宜設定すれば良い。ここで、連続膜２０５の平坦性が良好でない場合は、第１の実施の形態と同様に、ＣＭＰ法等の公知の技術を用いて、平坦化を行う等した後、ＡｌＳｂ層２０６、ＧａＳｂ層２０７を成長すれば良い。
次に、図５Ｅに示すように、Ｓｉ酸化膜１１２が表面に堆積された第２のＳｉ基板１１１に、第１の基板１０１上に成長された結晶を転写、接合する。基板接合の方法としては、Ｓｉ酸化膜を介した直接接合等、公知の技術を用いればよい（例えば、前記N. Daixらの文献を参照）。ここで、ＣＭＰ法等の公知の技術を用いて、接合面となるＧａＳｂ層２０７の表面の平坦化を行っても良い。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。
最後に、図５Ｆに示すように、公知のエピタキシャルリフト法により、第１の基板１０１とＧａＳｂエピタキシャル連続膜２０５とＡｌＳｂ犠牲層２０６を除去する。これによって、電界効果トランジスタ作製に必要となるＧａＳｂエピタキシャル結晶（層厚：１０ｎｍ）２０７を第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＧａＳｂチャネル２０７とを備えるＳＯＩ構造（半導体構造）２０が作製される。なお、この時、チャネル層として残すＧａＳｂエピタキシャル結晶の厚さは前記に限らず、トランジスタ構造の設計に応じて、適宜設定すれば良い。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造２０において、図５Ｇに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域２２１と、ソース領域２２１に接するソース電極２２２と、ドレイン領域２２５と、ドレイン領域２２５に接するドレイン電極２２６と、ゲート絶縁膜２２３と、ゲート絶縁膜２２３上のゲート電極２２４とを形成し、電界効果トランジスタ２２を作製する。この場合、ＧａＳｂからなるｐ型チャネルを有する、ｐ型ＭＯＳＦＥＴが作製される。
上述のＳＯＩ構造２０において、図５Ｇに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域２２１と、ソース領域２２１に接するソース電極２２２と、ドレイン領域２２５と、ドレイン領域２２５に接するドレイン電極２２６と、ゲート絶縁膜２２３と、ゲート絶縁膜２２３上のゲート電極２２４とを形成し、電界効果トランジスタ２２を作製する。この場合、ＧａＳｂからなるｐ型チャネルを有する、ｐ型ＭＯＳＦＥＴが作製される。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、ＳｉのＭＯＳＦＥＴより高い移動度で動作できる。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＧａＳｂ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
＜第４の実施の形態＞
本発明の第４の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図６Ａ～図６Ｈを参照して説明する。
本発明の第４の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図６Ａ～図６Ｈを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第３の実施の形態に係る半導体構造２０および電界効果トランジスタ２２と略同様である。
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第３の実施の形態に係る半導体構造２０および電界効果トランジスタ２２と略同様である。
＜半導体構造の作製方法＞
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
この基板１０１上に、第１の実施の形態と同様に、順に、ＧａＡｓ濡れ層１０３、ＧａＳｂリッジ２０４を形成し、酸化膜１０２を除去する（図６Ａ～Ｃ）。
次に、図６Ｄに示すように、第３の実施の形態と同様に、ＧａＳｂリッジ２０４を核として適当な成長条件を用いて、再びＧａＳｂを結晶成長する。これにより、ＧａＳｂ層は合体し、Ｓｉ（００１）基板１０１上にＧａＳｂからなるエピタキシャル連続膜２０５を形成する。また、ＳｉとＧａＡｓ、ＧａＳｂの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜２０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。この際、連続膜２０５の平坦性が良好でない場合は、第１の実施の形態に記載のように、ＣＭＰ法等の公知の技術を用いて、接合面の平坦化を行えばよい。
次に、図６Ｅに示すように、第２の実施の形態と略同様に、所定の深さに水素イオン注入を行う。注入深さは、第２の基板１１１上に、電界効果トランジスタを形成するために必要なＧａＳｂ厚さが転写できるよう適宜設定する。例えば、第１の基板１０１上に形成されたＧａＳｂエピタキシャル結晶２０５の表面から、１ｎｍ～５０ｎｍ程度と、適宜設定すればよい（上記のS. A. Dayehらの文献を参照）。
次に、図６Ｆに示すように、第３の実施の形態と同様に、第１の基板１０１上に成長された結晶を、表面にＳｉ酸化膜１１２を有する第２の基板１１１に転写、接合する。この際、例えば、第２の実施の形態と同様に、ＧａＳｂエピタキシャル結晶２０５（２０５ａ）の表面を酸素プラズマ処理等により清浄化した後、第２の基板１１１上のＳｉ酸化膜１１２に直接接合を行えばよい。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。
最後に、図６Ｇに示すように、１２０℃程度の適当な温度で加熱し、水素注入層を活性化することによって、水素イオン注入深さ領域２０８を境界としてＧａＳｂエピタキシャル連続膜２０５における表面側の部分（表面層）２０５ａを、表面にＳｉ酸化膜１１２を有する第２の基板１１１に残し、第１の基板１０１と水素イオン注入深さ領域２０８を境界として、第１の基板１０１側のＧａＳｂエピタキシャル連続膜２０５を剥離する（前記S. A. Dayehらの文献を参照）。これによって、電界効果トランジスタ作製に必要となるＧａＳｂエピタキシャル結晶２０５ａを表面にＳｉ酸化膜１１２を有する第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＧａＳｂチャネル２０５ａとを備えるＳＯＩ構造（半導体構造）が作製される。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造において、図６Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域２２１と、ソース領域２２１に接するソース電極２２２と、ドレイン領域２２５と、ドレイン領域２２５に接するドレイン電極２２６と、ゲート絶縁膜２２３と、ゲート絶縁膜２２３上のゲート電極２２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＧａＳｂからなるｐ型チャネルを有する、ｐ型ＭＯＳＦＥＴが形成される。
上述のＳＯＩ構造において、図６Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域２２１と、ソース領域２２１に接するソース電極２２２と、ドレイン領域２２５と、ドレイン領域２２５に接するドレイン電極２２６と、ゲート絶縁膜２２３と、ゲート絶縁膜２２３上のゲート電極２２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＧａＳｂからなるｐ型チャネルを有する、ｐ型ＭＯＳＦＥＴが形成される。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、ＳｉのＭＯＳＦＥＴより高い移動度で動作できる。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＧａＳｂ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
＜第５の実施の形態＞
本発明の第５の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図７Ａ～図７Ｇを参照して説明する。
本発明の第５の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図７Ａ～図７Ｇを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
本実施の形態に係る半導体構造３０および電界効果トランジスタ３２の構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様であるが、チャネル層が異なる。
本実施の形態に係る半導体構造３０および電界効果トランジスタ３２の構成は、第１の実施の形態に係る半導体構造１０および電界効果トランジスタ１２と略同様であるが、チャネル層が異なる。
＜半導体構造の作製方法＞
本実施の形態に係る半導体構造３０の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
本実施の形態に係る半導体構造３０の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
この基板１０１上に、第１の実施の形態と同様に、順に、ＧａＡｓ濡れ層１０３、ＩｎＡｓリッジ１０４を形成し、酸化膜１０２を除去する（図７Ａ～Ｃ）。
次に、図７Ｄに示すように、第１の実施の形態と同様に、ＩｎＡｓリッジ１０４を核として適当な成長条件を用いて、再びＩｎＡｓを結晶成長する。これにより、ＩｎＡｓ層は合体し、Ｓｉ（００１）基板１０１上にＩｎＡｓのエピタキシャル連続膜１０５を形成できる。また、ＳｉとＧａＡｓ、ＩｎＡｓの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜１０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。なお、この段階で、平坦なＩｎＡｓ表面が得られない場合は、第１の実施の形態と同様に、ＣＭＰ法等公知の技術を用いて表面平坦化を行えばよい。
引き続き、ＩｎＡｓからなるエピタキシャル連続膜１０５上に、所定の厚さを有するＡｌＳｂ犠牲層１０６、ＩｎＡｓチャネル層（１．５ｎｍ厚程度）３０７、ＧａＳｂチャネル層（２０ｎｍ厚程度）３０８を、それぞれ上述の条件で結晶成長する。ＡｌＳｂ１０６は、第１の実施の形態と同様に、エピタキシャルリフトオフ法における犠牲層として効果が得られる厚さを適宜設定すれば良い。このように、ＩｎＡｓチャネル層３０７の上に、ＩｎＡｓと異なる化合物半導体であるＧａＳｂ３０８が結晶成長される。
次に、図７Ｅに示すように、Ｓｉ酸化膜１１２が表面に堆積された第２のＳｉ基板１１１に、第１の基板１０１上に成長された結晶を転写、接合する。基板接合の方法としては、第３の実施の形態と同様に、Ｓｉ酸化膜を介した直接接合等、公知の技術を用いればよい。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。
最後に、図７Ｆに示すように、公知のエピタキシャルリフト法により、第１の基板１０１とＩｎＡｓエピタキシャル連続膜１０５とＡｌＳｂ犠牲層１０６を除去する。これによって、相補型ＭＯＳ電界効果トランジスタ作製においてチャネル層として作用するＧａＳｂ３０８およびＩｎＡｓエピタキシャル結晶３０７を第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＧａＳｂチャネル３０８と、ＩｎＡｓチャネル３０７とを備えるＳＯＩ構造（半導体構造）３０が作製される。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造３０において、図７Ｇに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域３２１と、ソース領域３２１に接するソース電極３２２と、ドレイン領域３２５と、ドレイン領域３２５に接するドレイン電極３２６と、ゲート絶縁膜３２３と、ゲート絶縁膜３２３上のゲート電極３２４とを形成し、電界効果トランジスタ３２を作製する。本実施の形態では、ＩｎＡｓがｎチャネル、ＧａＳｂがｐチャネルとして作用する相補型ＭＯＳ電界効果トランジスタが形成される。
上述のＳＯＩ構造３０において、図７Ｇに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域３２１と、ソース領域３２１に接するソース電極３２２と、ドレイン領域３２５と、ドレイン領域３２５に接するドレイン電極３２６と、ゲート絶縁膜３２３と、ゲート絶縁膜３２３上のゲート電極３２４とを形成し、電界効果トランジスタ３２を作製する。本実施の形態では、ＩｎＡｓがｎチャネル、ＧａＳｂがｐチャネルとして作用する相補型ＭＯＳ電界効果トランジスタが形成される。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、キャリアがＩｎＡｓ／ＧａＳｂチャネル界面を走行するので、第１の実施の形態に係る電界効果トランジスタよりも高い移動度で動作する。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＩｎＡｓ結晶とＧａＳｂ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
本実施の形態では、第１の基板１０１上のエピタキシャル結晶膜の層構造をＩｎＡｓとＧａＳｂからなる層とする例を示したが、これに限ることなく、例えば、ＩｎＡｓ、ＡｌＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＡｓを順次積層した層構造を用いてもよい。
＜第６の実施の形態＞
本発明の第６の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図８Ａ～図８Ｈを参照して説明する。
本発明の第６の実施の形態に係る半導体構造および電界効果トランジスタの作製方法について、図８Ａ～図８Ｈを参照して説明する。
＜半導体構造および電界効果トランジスタの構成＞
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第５の実施の形態に係る半導体構造および電界効果トランジスタと略同様である。
本実施の形態に係る半導体構造および電界効果トランジスタの構成は、第５の実施の形態に係る半導体構造および電界効果トランジスタと略同様である。
＜半導体構造の作製方法＞
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
本実施の形態に係る半導体構造の作製に用いる基板は、図２Ｄに示す、第１の実施の形態で用いたＶ溝が形成された基板１０１と同じである。
この基板１０１上に、第１の実施の形態と同様に、順に、ＧａＡｓ濡れ層１０３、ＩｎＡｓリッジ１０４を形成し、酸化膜１０２を除去する（図８Ａ～Ｃ）。
次に、図８Ｄに示すように、第１の実施の形態と同様に、ＩｎＡｓリッジ１０４を核として適当な成長条件を用いて、再びＩｎＡｓを結晶成長する。これにより、ＩｎＡｓ層は合体し、Ｓｉ（００１）基板１０１上にＩｎＡｓのエピタキシャル連続膜１０５を形成できる。また、ＳｉとＧａＡｓ、ＩｎＡｓの格子不整合に伴い生成する結晶欠陥はＶ溝部に閉じ込められるので、エピタキシャル連続膜１０５に伝搬する転位等の結晶欠陥の密度を低減させることが可能となる。なお、この時点で平坦なＩｎＡｓ表面が得られない場合は、第１の実施の形態と同様に、ＣＭＰ法等公知の技術を用いて表面平坦化を行えばよい。
引き続き、ＩｎＡｓからなるエピタキシャル連続膜１０５上に、第２の基板１１１上に電界効果トランジスタを形成するために必要な所定の厚さを有するＧａＳｂチャネル層（２０ｎｍ厚程度）３０８を結晶成長する。このように、ＩｎＡｓエピタキシャル連続膜１０５の上に、ＩｎＡｓと異なる化合物半導体であるＧａＳｂ３０８が結晶成長される。
次に、図８Ｅに示すように、第１の実施の形態と同様に、ＩｎＡｓ層１０５の所定の深さに水素イオン注入を行う。注入深さは、第２の基板１１１上に電界効果トランジスタを形成するために必要な厚さのＩｎＡｓ、ＧａＳｂが転写できるよう適宜設定する。例えば、第１の基板１０１上に形成されたＧａＳｂ３０８とＩｎＡｓ３０７のヘテロ界面から、ＩｎＡｓ３０７内の１ｎｍ～５０ｎｍ程度（例えば、１．５ｎｍ程度）の深さに適宜設定すればよい。
次に、図８Ｆに示すように、第５の実施の形態と同様に、第１の基板１０１上に成長された結晶を、表面にＳｉ酸化膜１１２を有する第２の基板１１１に転写、接合する。本実施の形態では、第１のＳｉ基板１０１上に成長された結晶の表面と、第２のＳｉ基板１１１上の第２の酸化膜１１２の表面とを接合する。この際、第２、４の実施の形態と同様にＧａＳｂエピタキシャル結晶３０８の表面を酸素プラズマ処理等により清浄化した後、第２の基板１１１上のＳｉ酸化膜１１２に直接接合を行えばよい。
最後に、図８Ｇに示すように、例えば１２０℃程度の適当な温度で加熱し、水素注入層を活性化することによって、水素イオン注入深さ領域３０８を境界としてＩｎＡｓエピタキシャル連続膜１０５における表面側の部分（表面層）１０５ａとＧａＳｂ層３０８とを、表面にＳｉ酸化膜１１２を有する第２の基板１１１に残し、第１の基板１０１と、水素イオン注入深さ領域３０８を境界として基板１０１側のＩｎＡｓエピタキシャル連続膜１０５を剥離する（前記S. A. Dayehらの文献を参照）。これによって、相補型ＭＯＳ電界効果トランジスタ作製においてチャネル層として作用するＧａＳｂエピタキシャル結晶３０８、およびＩｎＡｓエピタキシャル結晶３０７を第２の基板１１１上に残す。その結果、順に、第２の基板であるＳｉ基板１１１と、Ｓｉ酸化膜１１２と、ＧａＳｂチャネル３０８と、ＩｎＡｓチャネル３０７とを備えるＳＯＩ構造（半導体構造）が作製される。
＜電界効果トランジスタの作製方法＞
上述のＳＯＩ構造において、図８Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域３２１と、ソース領域３２１に接するソース電極３２２と、ドレイン領域３２５と、ドレイン領域３２５に接するドレイン電極３２６と、ゲート絶縁膜３２３と、ゲート絶縁膜３２３上のゲート電極３２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＩｎＡｓがｎチャネル、ＧａＳｂがｐチャネルとして作用するＣＭＯＳ電界効果トランジスタが形成できる。
上述のＳＯＩ構造において、図８Ｈに示すように、例えば、第１の実施の形態と同様に公知の手法を用いて、ソース領域３２１と、ソース領域３２１に接するソース電極３２２と、ドレイン領域３２５と、ドレイン領域３２５に接するドレイン電極３２６と、ゲート絶縁膜３２３と、ゲート絶縁膜３２３上のゲート電極３２４とを形成し、電界効果トランジスタを作製する。本実施の形態では、ＩｎＡｓがｎチャネル、ＧａＳｂがｐチャネルとして作用するＣＭＯＳ電界効果トランジスタが形成できる。
このように作製されたＭＯＳＦＥＴは、ゲート電圧によって動作され、キャリアがＩｎＡｓ／ＧａＳｂチャネル界面を走行するので、第１の実施の形態に係る電界効果トランジスタよりも高い移動度で動作する。
以上のように、本実施の形態に係る半導体構造および電界効果トランジスタの作製方法によれば、大口径Ｓｉ基板上にＩｎＡｓ結晶とＧａＳｂ結晶をチャネルとする半導体構造および電界効果トランジスタを作製することができ、量産できる。
本実施の形態では、第２のＳｉ基板１１１上のエピタキシャル結晶の層構造をＩｎＡｓとＧａＳｂからなる層とする例を示したが、これに限ることなく、例えば、順に、ＩｎＡｓ、ＡｌＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＡｓを積層した層構造を用いてもよい。また、このエピタキシャル結晶は化合物半導体であればよく、Ｉｎ組成比の高いＩｎＧａＡｓ、ＩｎＳｂ等のＳｂ系化合物半導体などのナローギャップ半導体であることが望ましい。
本発明の実施の形態では、Ｓｉ基板１０１の［１１０］方向にＶ溝を形成する例を示したが、［１－１０］方向に形成してもよい。
本発明の実施の形態では、半導体構造および電界効果トランジスタの構成、作製方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。半導体構造および電界効果トランジスタの機能を発揮し効果を奏するものであればよい。
本発明は、半導体構造および電界効果トランジスタの作製方法に関するものであり、とくにＳｉ基板上の化合物半導体結晶とその結晶を用いたＭＯＳＦＥＴの作製に適用することができる。
１０ 半導体構造
１０１ 第１のＳｉ基板
１０２ 第１の酸化膜
１０３ 濡れ層
１０４ リッジ
１０５ エピタキシャル連続膜
１０６ 犠牲層
１０７ チャネル層
１０８ 水素イオン注入深さ領域
１１１ 第２のＳｉ基板
１１２ 第２の酸化膜
１０１ 第１のＳｉ基板
１０２ 第１の酸化膜
１０３ 濡れ層
１０４ リッジ
１０５ エピタキシャル連続膜
１０６ 犠牲層
１０７ チャネル層
１０８ 水素イオン注入深さ領域
１１１ 第２のＳｉ基板
１１２ 第２の酸化膜
Claims (8)
- 第１のＳｉ基板上の第１の酸化膜の開口部にＶ溝を形成する工程と、
前記Ｖ溝に、濡れ層を結晶成長する工程と、
前記濡れ層上に、化合物半導体からなるリッジを結晶成長する工程と、
前記第１の酸化膜を除去する工程と、
順に、前記化合物半導体からなるエピタキシャル連続膜と、犠牲層と、チャネル層とを結晶成長する工程と、
前記第１のＳｉ基板上に成長された結晶の表面と、第２のＳｉ基板上の第２の酸化膜の表面とを接合する工程と、
前記第１のＳｉ基板と、前記エピタキシャル連続膜と、前記犠牲層とを除去する工程と
を備える半導体構造の作製方法。 - 前記チャネル層上に、前記化合物半導体と異なる化合物半導体を有するチャネル層を結晶成長する工程を備えることを特徴とする
請求項１に記載の半導体構造の作製方法。 - 第１のＳｉ基板上の第１の酸化膜の開口部にＶ溝を形成する工程と、
前記Ｖ溝に、濡れ層を結晶成長する工程と、
前記濡れ層上に、化合物半導体からなるリッジを結晶成長する工程と、
前記第１の酸化膜を除去する工程と、
順に、前記化合物半導体からなるエピタキシャル連続膜を結晶成長する工程と、
前記エピタキシャル連続膜の所定の深さに水素イオン注入を行う工程と、
前記第１のＳｉ基板上に成長された結晶の表面と、第２のＳｉ基板上の第２の酸化膜の表面とを接合する工程と、
前記水素イオン注入の深さ領域を境界として、前記第１のＳｉ基板側の結晶と、前記第１のＳｉ基板とを剥離して、前記第２の酸化膜上に、前記化合物半導体からなるチャネル層を形成する工程と
を備える半導体構造の作製方法。 - 前記エピタキシャル連続膜上に、前記化合物半導体と異なる化合物半導体を結晶成長する工程を備え、
前記チャネル層が、前記化合物半導体と、前記化合物半導体と異なる化合物半導体とを有することを特徴とする
請求項３に記載の半導体構造の作製方法。 - 前記化合物半導体がＩｎＡｓまたはＧａＳｂであることを特徴とする
請求項１または請求項３に記載の半導体構造の作製方法。 - 前記化合物半導体がＩｎＡｓであって、
前記化合物半導体と異なる化合物半導体がＧａＳｂであることを特徴とする
請求項２または請求項４に記載の半導体構造の作製方法。 - 前記化合物半導体がＩｎＡｓであって、
前記化合物半導体と異なる化合物半導体が、順に、ＡｌＳｂと、ＩｎＡｓと、ＧａＳｂとが積層されたものであることを特徴とする
請求項２または請求項４に記載の半導体構造の作製方法。 - 請求項１から請求項７のいずれか一項に記載の半導体構造の作製方法と、
前記半導体構造に、ソース領域と、当該ソース領域に接するソース電極と、ゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極と、ドレイン領域と、当該ドレイン領域に接するドレイン電極とを形成する工程
を備える電界効果トランジスタの作製方法。
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