TWI550828B - 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 - Google Patents

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秦雅彥
高木信一
前田辰郎
卜部友二
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Description

半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
本發明係關於一種半導體裝置，半導體基板，半導體基板之製造方法及半導體裝置的製造方法。又，本案係適用平成22年度獨立行政法人新能源/產業技術綜合開發機構委託研究「Nanoelectronics半導體新材料，新構造奈米電子裝置技術開發-矽平台上III-V族半導體通道電晶體技術之研究開發」產業技術力強化法第19條之專利申請案。
GaAs、InGaAs等III-V族化合物半導體係具有高的電子遷移性，Ge、SiGe等IV族半導體係具有高的電洞遷移性。因而，若以III-V族化合物半導體構成N通道型之MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)，若以IV族半導體構成P通道型之MOSFET，可實現具備高的性能之CMOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor)。在非專利文獻1中係已揭示一種將以III-V族化合物半導體作為通道的N通道型MOSFET、與以Ge作為通道的P通道型MOSFET形成於單一基板之CMOSFET構造。
[先前技術文獻]
非專利文獻：S. Takagi, et al., SSE, Vol. 51, pp. 526-536, 2007.
要將以III-V族化合物半導體作為通道的N通道型MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(以下僅稱為「nMISFET」)，與以IV族半導體作為通道的P通道型MISFET(以下僅稱為「pMISFET」)形成於一個基板上，係需要將nMISFET用之III-V族化合物半導體與pMISFET用之IV族半導體形成於同一基板上的技術。若考慮製造為LSI(Large Scale Integration)，較佳為於既有製造裝置及既有步驟可活用之矽基板上形成nMISFET用之III-V族化合物半導體結晶層及pMISFET用之IV族半導體結晶層。
又，為了將以nMISFET與pMISFET所構成之CMISFET(Complementary Metal-Insulator-Semiconductor Field-Effect Transistor)作為LSI而廉價且有效率地製造，較佳為採用同時形成nMISFET與pMISFET之製造程序。尤其若同時形成nMISFET之源極/汲極與pMISFET之源極/汲極，則可簡略化步驟，亦可容易地對應成本削減以及元件微細化。
例如於nMISFET之源極/汲極形成區域與pMISFET之源極/汲極形成區域中，將成為源極及汲極之材料作為薄膜而形成，進一步藉光刻等圖案化而形成，藉此可同時地形成nMISFET之源極/汲極與pMISFET之源極/汲極。但，形成nMISFET之III-V族化合物半導體結晶層與形成pMISFET之IV族半導體結晶層兩者所構成之材料相異。因此， nMISFET或pMISFET之一者或兩者的源極/汲極區域之電阻變大，或nMISFET或pMISFET之一者或兩者的源極/汲極區域與源極/汲極電極之接觸電阻變大。因此，很難減少nMISFET或pMISFET之兩者的源極/汲極區域之電阻，或是與源極/汲極電極之接觸電阻。
本發明之目的係在於提供一種將通道為由III-V族化合物半導體的nMISFET，與通道為由IV族半導體的pMISFET所構成之CMISFET形成於一個基板上時，同時地形成nMISFET及pMISFET之各源極及各汲極，且源極/汲極區域之電阻或與源極/汲極電極之接觸電阻變小之半導體裝置及其製造方法。又提供一種適於如此之技術的半導體基板。
為了解決上述課題，本發明第1之態樣提供一種半導體裝置，其具有基底基板、位於基底基板上方之第1半導體結晶層、位於第1半導體結晶層之一部分領域上方之第2半導體結晶層、將第2半導體結晶層不位於上方之第1半導體結晶層之領域之一部分作為通道並具有第1源極及第1汲極之第1MISFET、以及將第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2MISFET，其中，第1MISFET為第1通道型之MISFET，第2MISFET為與第1通道型相異之第2通道型之MISFET，第1源極、第1汲極、第2源極及第2汲極包含相同的導電性物質，該導電性物質之工作函數ΦM滿足數1及數2至少一者之關係；(數1)φ1<ΦM<φ2+Eg2
(數2)|ΦM-φ1|≦0.1eV且|(φ2+Eg2)-ΦM|≦0.1eV
但是，φ1係表示在第1半導體結晶層及第2半導體結晶層之中，構成該一部分功能為作為N型通道者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在第1半導體結晶層及第2半導體結晶層之中，構成該一部分功能為作為P型通道者之半導體結晶層的結晶之電子親和力及禁制帶寬。
亦可進一步具有：位於基底基板與第1半導體結晶層之間，使基底基板與第1半導體結晶層電性分離之第1分離層；以及位於第1半導體結晶層與第2半導體結晶層之間，使第1半導體結晶層與第2半導體結晶層電性分離之第2分離層。
可復具有位於第1半導體結晶層與第2半導體結晶層之間並使第1半導體結晶層與第2半導體結晶層電性分離之第2分離層，此時，基底基板與第1半導體結晶層在接合面相接，並可在接合面附近的基底基板之區域含有顯示p型或n型傳導型的雜原子，且可在接合面附近的第1半導體結晶層之區域含有顯示與基底基板所含有雜原子所顯示傳導型相異之傳導型的雜原子。
可使基底基板與第1分離層相接，此時基底基板與第1分離層相接之區域為導電性，在基底基板與第1分離層相接之區域施加的電壓亦可作用為對第1MISFET之背閘極電壓。亦可使第1半導體結晶層與第2分離層相接，此時第1半導體結晶層與第2分離層相接之區域為導電性，在 第1半導體結晶層與第2分離層相接之區域施加的電壓亦可作用為對第2 MISFET之背閘極電壓。
第1半導體結晶層包含Ⅳ族半導體結晶時，較佳係第1MISFET為P通道型MISFET，第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，較佳係第2 MISFET為N通道型MISFET。第1半導體結晶層包含Ⅲ-V族化合物半導體結晶時，較佳係第1MISFET為N通道型MISFET，第2半導體結晶層包含Ⅳ族半導體結晶時，較佳係第2MISFET為P通道型MISFET。
導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。
本發明之第2態樣提供一種半導體基板，係使用於第1態樣之半導體裝置，具有基底基板、第1半導體結晶層、第2半導體結晶層，其中，第1半導體結晶層位於基底基板上方，第2半導體結晶層位於第1半導體結晶層之一部分或全部之上方。
可復具有位於基底基板與第1半導體結晶層之間並使基底基板與第1半導體結晶層電性分離之第1分離層、以及位於第1半導體結晶層與第2半導體結晶層之間並使第1半導體結晶層與第2半導體結晶層電性分離之第2分離層。此時，第1分離層可舉出包含非晶質絕緣體者。或者，第1分離層可舉出包含半導體結晶者，該半導體結晶具有較構成第1半導體結晶層之半導體結晶層的半導體結晶之禁制帶寬為更大的禁制帶寬。
復可具有位於第1半導體結晶層與第2半導體結晶層 之間並使第1半導體結晶層與第2半導體結晶層電性分離之第2分離層，此時，基底基板與第1半導體結晶層在接合面相接，在接合面附近的基底基板之區域含有顯示p型或n型傳導型的雜原子，亦可在接合面附近的第1半導體結晶層之區域含有顯示與基底基板所含有雜原子所顯示的傳導型相異之傳導型的雜原子。
第2分離層可舉出包含非晶質絕緣體者。或者，第2分離層可舉出包含半導體結晶者，該半導體結晶具有較構成第2半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。可具有複數個第2半導體結晶層，此時，較佳為複數第2半導體結晶層各自在與基底基板之上面平行之面內規則排列。
本發明之第3態樣提供一種半導體基板之製造方法，係製造第2態樣之半導體基板之方法，具有在基底基板上方形成第1半導體結晶層之第1半導體結晶層形成步驟、以及在第1半導體結晶層之一部分領域之上方形成第2半導體結晶層之第2半導體結晶層形成步驟，其中，第2半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成第2半導體結晶層之磊晶成長步驟；在第1半導體結晶層上、第2半導體結晶層上、或第1半導體結晶層及第2半導體結晶層兩者上，形成使第1半導體結晶層與第2半導體結晶層電性分離之第2分離層的步驟；以使第1半導體結晶層上之第2分離層與第2半導體結晶層接合之方式、使第2半導體結晶層上之第2分 離層與第1半導體結晶層接合之方式、或使第1半導體結晶層上之第2分離層與第2半導體結晶層上之第2分離層接合之方式，而貼合具有第1半導體結晶層之基底基板與半導體結晶層形成基板的貼合步驟。
第1半導體結晶層形成步驟可具有：在半導體結晶層形成基板上藉由磊晶結晶成長法而形成第1半導體結晶層之磊晶成長步驟；在基底基板上、第1半導體結晶層上、或基底基板及第1半導體結晶層兩者上，形成使基底基板與第1半導體結晶層電性分離之第1分離層的步驟；以及以使基底基板上之第1分離層與第1半導體結晶層接合之方式、使第1半導體結晶層上之第1分離層與基底基板接合之方式、或使基底基板上之第1分離層與第1半導體結晶層上之第1分離層接合之方式，貼合基底基板與半導體結晶層形成基板之貼合步驟。
第1半導體結晶層包含SiGe、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，可在第1半導體結晶層形成步驟之前，具有在基底基板上形成包含絕緣體之第1分離層之步驟，第1半導體結晶層形成步驟可具有：在第1分離層上形成成為第1半導體結晶層之起始材料之SiGe層的步驟；以及將SiGe層在氧化氛圍中加熱並氧化表面，藉此提高SiGe層中之Ge原子濃度的步驟。
第1半導體結晶層包含Ⅳ族半導體結晶、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，可具有：在包含Ⅳ族半導體結晶之半導體層材料基板之表面上形成包含絕 緣體之第1分離層的步驟；通過第1分離層而將陽離子注入半導體層材料基板之分離預定深度的步驟；以使第1分離層之表面與基底基板之表面接合之方式，而貼合半導體層材料基板與基底基板之貼合步驟；加熱半導體層材料基板及基底基板，並使注入分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，藉此使位於分離預定深度之Ⅳ族半導體結晶改質的步驟；藉由分離半導體層材料基板與基底基板，而使較改質步驟所改質之Ⅳ族半導體結晶之改質部位更接近基底基板側之Ⅳ族半導體結晶由半導體層材料基板剝離的步驟；研磨基底基板上殘留之包含Ⅳ族半導體結晶之結晶層的步驟。
第1半導體結晶層形成步驟之前，可具有在基底基板上藉由磊晶成長法而形成包含半導體結晶之第1分離層的步驟，該半導體結晶具有較構成第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，此時，第1半導體結晶層形成步驟可舉出在第1分離層上藉由磊晶成長法而形成第1半導體結晶層之步驟。
第1半導體結晶層形成步驟可舉出在基底基板上藉由磊晶成長法形成第1半導體結晶層之步驟。此時，基底基板之表面附近可含有顯示p型或n型之傳導型雜原子，在藉由磊晶成長法形成第1半導體結晶層之步驟中，可在第1半導體結晶層摻雜顯示與基底基板含有之雜原子所顯示之傳導型相異之傳導型的雜原子。
本發明之第4態樣提供半導體基板之製造方法，係製 造第2態樣之半導體基板之方法，具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成第2半導體結晶層之第2半導體結晶層形成步驟；在第2半導體結晶層上藉由磊晶結晶成長法而形成包含半導體結晶之第2分離層的步驟，該半導體結晶具有較構成第2半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬；在第2分離層上藉由磊晶結晶成長法形成第1半導體結晶層之第1半導體結晶層形成步驟；在基底基板上、第1半導體結晶層上、或基底基板及第1半導體結晶層兩者上，形成使基底基板與第1半導體結晶層電性分離之第1分離層的步驟；以及以使基底基板上之第1分離層與第1半導體結晶層接合之方式、使第1半導體結晶層上之第1分離層與基底基板接合之方式、或使基底基板上之第1分離層與第1半導體結晶層上之第1分離層接合之方式，而貼合基底基板與半導體結晶層形成基板之貼合步驟。
上述第3態樣及第4態樣之半導體基板之製造方法中，可復具有：在半導體結晶層形成基板上形成半導體結晶層前，在半導體結晶層形成基板之表面藉由磊晶結晶成長法形成結晶性犧牲層之步驟；以及在貼合基底基板與前導體結晶層形成基板後，藉由除去結晶性犧牲層，而使半導體結晶層形成基板上藉由磊晶結晶成長法形成之半導體結晶層與半導體結晶層形成基板分離的步驟。可具有在第2半導體結晶層磊晶成長後使第2半導體結晶層規則排列並圖案化的步驟、或預先使第2半導體結晶層規則排列並選擇 性磊晶成長的步驟之任一步驟。
本發明之第5態樣提供半導體裝置之製造方法，係使用第3態樣或第4態樣之半導體基板，具有：製造具有第1半導體結晶層及第2半導體結晶層之半導體基板的步驟；在第1半導體結晶層及第2半導體結晶層之上分別形成工作函數ΦM滿足數1及數2的關係之至少一者之導電性物質的步驟；去除形成閘極電極之區域的導電性物質之步驟；於已去除導電性物質之區域形成閘極絕緣層及閘極電極之步驟；使導電性物質圖案化及加熱，並於第1半導體結晶上之閘極電極的兩側形成第1源極及第1汲極、於第2半導體結晶上之閘極電極的兩側形成第2源極及第2汲極之步驟。
(數1)φ1<ΦM<φ2+Eg2
(數2)|ΦM-φ1|≦0.1eV且|(φ2+Eg2)-ΦM|≦0.1eV
但是，φ1係表示在第1半導體結晶層及第2半導體結晶層之中，構成該一部分功能為作為N型通道者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在第1半導體結晶層及第2半導體結晶層之中，構成該一部分功能為作為P型通道者之半導體結晶層的結晶之電子親和力及禁制帶寬。
第1圖係表示半導體裝置100之截面。半導體裝置100係具有：基底基板102、第1半導體結晶層104、第2半導體結晶層106。本例之半導體裝置100係於基底基板102 與第1半導體結晶層104之間具有第1分離層108，於第1半導體結晶層104與第2半導體結晶層106之間具有第2分離層110。又，從第1圖所示例子係可掌握至少2個發明：以基底基板102、第1半導體結晶層104、及第2半導體結晶層106作為構成要件之半導體基板的發明；以及以基底基板102、第1分離層108、第1半導體結晶層104、第2分離層110及第2半導體結晶層106作為構成要件之半導體基板的發明。於第1半導體結晶層104形成第1MISFET120，於第2半導體結晶層106形成第2MISFET130。
基底基板102可舉出表面為矽結晶之基板。表面為矽結晶之基板可舉出矽基板或SOI(Silicon on Insulator)基板，較佳為矽基板。於基底基板102使用表面為矽結晶之基板，藉此可利用現有製造裝置及現有製造製程，可提高研究開發及製造之效率。基底基板102係不限於表面為矽結晶之基板，可為玻璃、陶瓷、塑膠等之絕緣基板、金屬等之導電性基板、或碳化矽等之半導體基板。
第1半導體結晶層104係位於基底基板102上方。第1半導體結晶層104包含Ⅳ族半導體結晶或Ⅲ-V族化合物半導體結晶。第1半導體結晶層104之厚度較佳為20nm以下。使第1半導體結晶層104之厚度為20nm以下，藉此可構成超薄膜主體之第1MISFET120。使第1MISFET120之主體為超薄膜而可抑制短通道效應，可減少第1MISFET120之漏電流。
第2半導體結晶層106係位於第1半導體結晶層104 表面之一部分上方。亦即，第2半導體結晶層106係位於第1半導體結晶層104之一部分區域的上方，在第1半導體結晶層104之區域中，第2半導體結晶層不位於上方之區域的一部分係具有作為第1MISFET120之通道的功能。第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶或Ⅳ族半導體結晶。第2半導體結晶層106之厚度較佳為20nm以下。使第2半導體結晶層106之厚度為20nm以下，藉此可構成超薄膜主體之第2MISFET130。使第2MISFET130之主體為超薄膜可抑制短通道效應，可減少第2MISFET130之漏電流。
Ⅲ-V族化合物半導體結晶中係電子遷移性高，Ⅳ族半導體結晶尤其Ge中係電洞遷移性高，故較佳為在Ⅲ-V族化合物半導體結晶層中形成N通道型MISFET，較佳為在Ⅳ族半導體結晶層中形成P通道型MISFET。亦即，第1半導體結晶層104包含Ⅳ族半導體結晶，第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，較佳係第1MISFET120為P通道型MISFET，第2MISFET130為N通道型MISFET。
反之，第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶、第2半導體結晶層106包含Ⅳ族半導體結晶時，較佳為第1MISFET120為N通道型MISFET，第2MISFET130為P通道型MISFET。藉此可提高第1MISFET120及第2MISFET130各別之性能，可使第1MISFET120及第2MISFET130所構成之CMISFET的性能最大化。
Ⅳ族半導體結晶可舉出Ge結晶或SixGe1-x(0≦x<1)結晶。Ⅳ族半導體結晶為SixGe1-x結晶時，x較佳為0.10以下。Ⅲ-V族化合物半導體結晶可舉出InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶、InP結晶。又，Ⅲ-V族化合物半導體結晶可舉出GaAs或InP進行晶格匹配或擬晶格匹配之Ⅲ-V族化合物半導體的混晶。又，Ⅲ-V族化合物半導體結晶係可舉出該混晶與InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶或InP結晶之積層體。又，Ⅲ-V族化合物半導體結晶係適宜為InxGa1-xAs(0<x<1)結晶及InAs結晶，更適宜為InAs結晶。
第1分離層108係位於基底基板102與第1半導體結晶層104之間。第1分離層108係使基底基板102與第1半導體結晶層104電性分離。
第1分離層108亦可為包含非晶質絕緣體者。第1半導體結晶層104及第1分離層108為藉由貼合法、氧化濃縮法或智切法(Smartcut)所形成時，第1分離層108包含非晶質絕緣體。包含非晶質絕緣體之第1分離層108可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中至少1個所構成之層、或由該等之中選出至少2層之積層。
第1分離層108亦可為包含具有較構成第1半導體結晶層104的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶結晶成長法形成。第1半導體結晶層104為InGaAs結晶層或GaAs結 晶層時，構成第1分離層108的半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶、InP結晶。第1半導體結晶層104為Ge結晶層時，構成第1分離層108的半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
第2分離層110係位於基底基板102與第2半導體結晶層106之間。第2分離層110係使基底基板102與第2半導體結晶層106電性分離。
第2分離層110亦可為包含非晶質絕緣體者。第2半導體結晶層106及第2分離層110為藉由貼合法所形成時，第2分離層110包含非晶質絕緣體。包含非晶質絕緣體之第2分離層110可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中的至少1個所構成之層、或由該等之中選出至少2層之積層。
第2分離層110亦可為包含具有較構成第2半導體結晶層106的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶結晶成長法形成。第2半導體結晶層106為InGaAs結晶層或GaAs結晶層時，該半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶、InP結晶。第2半導體結晶層106為Ge結晶層時，該半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
第1MISFET120係形成於第1半導體結晶層104中第2半導體結晶層106未位於上方之區域，具有第1閘極122、 第1源極124及第1汲極126。於第1閘極122上係形成第1閘極金屬123，分別於第1源極124及第1汲極126之上分別形成第1源極電極125、第1汲極電極127。構成第1閘極金屬123、第1源極125及第1汲極127之物質可舉出Ti、Ta、W、Al、Cu、Au或該等之積層體。
第1源極124及第1汲極126係包含形成於第1半導體結晶層104上的導電性物質，成為提升式源極/汲極(raised source/drain)。導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。於第1源極124及第1汲極126之間形成第1閘極122。第1閘極122係藉由絕緣層114而與第1源極124、第1汲極126及第1半導體結晶層104絕緣。構成第1閘極122之物質可舉出TiN、TaN、石墨烯、HfN或WN。絕緣層114可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中的至少1個所構成之層、或該等之中選出至少2層之積層。
第1源極124與第1汲極126之間的第1閘極122係隔著絕緣層114而與第1半導體結晶層104相對，該第1半導體結晶層104的一部分104a具有作為第1MISFET120之通道的功能。在被該通道區域之第1半導體結晶層104之一部分104a與第1閘極122挾住之區域中形成絕緣層114之一部分114a。該一部分114a亦可具有作為閘極絕緣層之功能。
第2MISFET130係形成於第2半導體結晶層106，具有 第2閘極132、第2源極134及第2汲極136。於第2閘極132上形成第2閘極金屬133，分別於第2源極134及第2汲極136上分別形成第2源極電極135、第2汲極電極137。構成第2閘極金屬133、第2源極135及第2汲極137之物質可舉出Ti、Ta、W、Al、Cu、Au或該等之積層體。
第2源極134及第2汲極136係包含形成於第2半導體結晶層106上的導電性物質，成為提升式源極/汲極。導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。於第2源極134及第2汲極136之間形成第2閘極132。第2閘極132係藉由與第1 MISFET120同樣之絕緣層114而與第2源極134、第2汲極136及第2半導體結晶層106絕緣。構成第2閘極132之物質可舉出TiN、TaN、石墨烯、HfN或WN。
第2源極134與第2汲極136之間的第2閘極132係隔著絕緣層114而與第2半導體結晶層106相對，該第2半導體結晶層106的一部分106a係具有作為第2 MISFET130之通道的功能。在被該通道區域之第2半導體結晶層106之一部分106a與第2閘極132挾住之區域中形成絕緣層114之一部分114a。該一部分114a係亦可具有作為閘極絕緣層之功能。
第1源極124、第1汲極126、第2源極134及第2汲極136係包含相同導電性物質，導電性物質之工作函數ΦM滿足數1或數2之關係；(數1)φ1<ΦM<φ2+Eg2
(數2)｜ΦM-φ1｜≦0.1eV且｜(φ2+Eg2)-ΦM｜≦0.1eV
但是，φ1係表示在第1半導體結晶層104及第2半導體結晶層106中，構成該一部分功能為作為N型通道者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在第1半導體結晶層104及第2半導體結晶層106之中，構成該一部分功能為作為P型通道者之半導體結晶層的結晶之電子親和力及禁制帶寬。另外導電性物質之工作函數ΦM可滿足數1及數2之關係。
如以上般，第1 MISFET120的源極/汲極(第1源極124及第1汲極126)、與第2MISFET130之源極/汲極(第2源極134及第2汲極136)為包含相同導電性物質。此係可製造使用相同材料膜之該部位的構成，意指可簡化製造步驟。又，在第1 MISFET120及第2MISFET130中，閘極寬係可容易地藉源極/汲極間之間隙(蝕刻溝間隔)而調控。此結果使微細化變得容易。又，構成第1源極124、第1汲極126、第2源極134及第2汲極136之導電性物質的工作函數係滿足上述數1或數2之關係者，故可降低各源極/汲極區域與半導體結晶層之接觸電阻。例如，導電性物質之工作函數ΦM若滿足數1之關係者，則ΦM與φ1之差分、及ΦM與φ2+Eg2之差分係即使是最大值亦小於φ1與φ2+Eg2之差分。可降低各源極/汲極區域與半導體結晶層之接觸電阻。又，導電性物質之工作函數ΦM若滿足數2之關係，則ΦM與φ1之差分、及ΦM與φ2+Eg2之差分係可調控於0.1eV以下。因此可降低各源極/汲極區域與半導體結晶層之接觸電 阻。此結果可簡化製造CMISFET之製造步驟並使微細化變得容易，同時並可提高各FET之性能。
第2圖至第8圖係表示在半導體裝置100之製造過程中的截面。首先，準備基底基板102與半導體結晶層形成基板140，於半導體結晶層形成基板140上藉磊晶結晶成長法形成第1半導體結晶層104。其後，於第1半導體結晶層104上形成第1分離層108。第1分離層108係例如藉ALD(Atomic Layer Deposition)法、熱氧化法、蒸鍍法、CVD(Chemical Vapor Deposition)法、濺鍍法等薄膜形成法而形成。
第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板140可選擇InP基板、或GaAs基板。第1半導體結晶層104包含Ⅳ族半導體結晶時，半導體結晶層形成基板140可選擇Ge基板、Si基板、SiC基板或GaAs基板。
於第1半導體結晶層104之磊晶結晶成長係可利用MOCVD(Metal Organic Chemical Vapor Deposition)法。以MOCVD法形成Ⅲ-V族化合物半導體結晶層時，In源極可使用TMIn(三甲基銦)、Ga源極可使用TMGa(三甲基鎵)、As源極可使用AsH3(胂)、P源極可使用PH3(膦)。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。以CVD法形成Ⅳ族半導體結晶層時，Ge源極可使用GeH4(鍺)、Si源極可使用SiH4(矽烷)或Si2H6(二矽烷)，亦可使用以氯原子或烴基取 代該等之複數個氫原子基之一部分的化合物。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。可適當選擇氣體源供給量或反應時間來調控磊晶成長層的厚度。
如第2圖所示般，使第1分離層108的表面與基底基板102之表面以氬束150活性化。其後，如第3圖所示般，使經以氬束150活性化之第1分離層108的表面貼合於基底基板102的表面而接合。貼合係可在室溫進行。另外，活性化係不一定要用氬束150，亦可為其他稀有氣體等之氣體束。其後，蝕刻去除半導體結晶層形成基板140。藉此於基底基板102上形成第1分離層108及第1半導體結晶層104。另外，在第1半導體結晶層104的形成與第1分離層108的形成之間，亦可進行以硫原子終端第1半導體結晶層104之表面的硫終端處理。
在第2圖及第3圖所示之例中說明使第1分離層108僅形成於第1半導體結晶層104上，並貼合第1分離層108的表面與基底基板102之表面的例子，但亦可於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104上之第1分離層108的表面與基底基板102上之第1分離層108的表面。此時，較佳為對第1分離層108貼合之面進行親水化處理。經親水化處理時，較佳為加熱第1分離層108彼此而貼合。或可只於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104之表面與基底基板102上之第1分離層108的表面。
在第2圖及第3圖所示之例中說明使第1分離層108及第1半導體結晶層104貼合於基底基板102後，使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離之例子，但亦可使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離之後，使第1分離層108及第1半導體結晶層104貼合於基底基板102。此時，較佳為在使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離後至貼合於基底基板102為止之間，將第1分離層108及第1半導體結晶層104保持於適當轉印用基板。
接著準備半導體結晶層形成基板160，於半導體結晶層形成基板160上藉磊晶結晶成長法形成第2半導體結晶層106。另外，於基底基板102的第1半導體結晶層上形成第2分離層110。第2分離層110係例如藉由ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等薄膜形成法來形成。另外，在第2分離層110的形成前，亦可進行以硫原子終端第2半導體結晶層106之表面的硫終端處理。
第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板160可選擇InP基板或GaAs基板。第2半導體結晶層106包含Ⅳ族半導體結晶時，半導體結晶層形成基板160可選擇Ge基板、Si基板、SiC基板或GaAs基板。
於第2半導體結晶層106之磊晶結晶成長係可利用MOCVD法。在MOCVD法使用之氣體、反應溫度之條件等係 與第1半導體結晶層104的情形相同。
如第4圖所示般，使第2半導體結晶層106之表面與第2分離層110之表面以氬束150活性化。其後如第5圖所示般，使第2半導體結晶層106之表面貼合於第2分離層110表面之一部分而接合。貼合可在室溫進行。活性化不一定要用氬束150，亦可為其他之稀有氣體等之氣體束。其後以HCl溶液等蝕刻去除半導體結晶層形成基板160。藉此於基底基板102上之第1半導體結晶層104上形成第2分離層110，在第2分離層110表面之一部分上形成第2半導體結晶層106。另外，於貼合第2分離層110與第1半導體結晶層104之前，可進行以硫原子終端第2半導體結晶層106之表面的硫終端處理。
在第4圖所示之例中說明使第2分離層110只形成於第1半導體結晶層104上，並貼合第2分離層110之表面與第2半導體結晶層106之表面之例子，但亦可於第2半導體結晶層106上形成第2分離層110並使第1半導體結晶層104上之第2分離層110之表面與第2半導體結晶層106上之第2分離層110之表面貼合。此時，較佳為對第2分離層110之貼合面進行親水化處理。進行親水化處理時較佳為加熱第2分離層110彼此而貼合。或可只於第2半導體結晶層106上形成第2分離層110，並貼合第1半導體結晶層104之表面與第2半導體結晶層106上之第2分離層110的表面。
在第4圖所示之例中說明使第2半導體結晶層106貼 合於基底基板102上之第2分離層110後，使第2半導體結晶層106從半導體結晶層形成基板160分離之例子，但亦可於第2半導體結晶層106從半導體結晶層形成基板160分離之後，使第2半導體結晶層106貼合於第2分離層110。此時，在使第2半導體結晶層106從半導體結晶層形成基板160分離後至貼合於第2分離層110為止之間，較佳為將第2半導體結晶層106保持於適當轉印用基板。
接著，如第6圖所示般於第1半導體結晶層104及第2半導體結晶層106之上形成導電性物質層112。導電性物質層112係於之後成為第1源極124、第1汲極126、第2源極134及第2汲極136者。導電性物質層112係藉由例如蒸鍍法、CVD法、濺鍍法等薄膜形成法而形成。另外，第6圖中，藉由第2分離層110及第2半導體結晶層106之厚度，使第1MISFET120及第2MISFET130之區域中的導電性物質層112分離。其他例子係可以蝕刻導電性物質層112之一部分等之方法，將導電性物質層112與第1MISFET120及第2MISFET130之區域分離。
如第7圖所示般，藉蝕刻去除形成第1閘極122及第2閘極132之區域的導電性物質層112並形成開口。之後在導電性物質112及開口內部形成絕緣層114。絕緣層114係例如藉由ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等薄膜形成法而形成。
如第8圖所示般，於絕緣層114上形成導電性薄膜， 並去除成為第1閘極122及第2閘極132之區域以外的導電性薄膜，而形成第1閘極122及第2閘極132。另外，被第1閘極122或第2閘極132分離之導電性物質層112係成為第1源極124、第1汲極126、第2源極134及第2汲極136。以使成為第1源極124、第1汲極126、第2源極134及第2汲極136之導電性物質層112露出之方式而於絕緣層114形成開口，若藉由形成導電性薄膜及圖案化而形成第1閘極金屬123、第1源極電極125及第1汲極電極127、以及第2閘極金屬133、第2源極電極135及第2汲極電極137，而可製造第1圖所示之半導體裝置100。又，導電性薄膜在形成金屬膜時，較佳為進行後金屬退火處理(post-metal-anneal)。後金屬退火處理較佳為藉由RTA(Rapid Thermal Annealing)法而實施。
若依以上說明之半導體裝置100與其製造方法，可以同一製程同時地形成第1源極124、第1汲極126、第2源極134及第2汲極136，故可簡化製造步驟。其結果可降低製造成本並使微細化變得容易。又，構成第1源極124、第1汲極126、第2源極134及第2汲極136之導電性物質的工作函數係滿足數1或數2所示之關係。因此，第1源極124及第1汲極126與第1半導體結晶層104之接觸成為歐姆接觸(ohmic contact)，第2源極134及第2汲極136與第2半導體結晶層106之接觸成為歐姆接觸。此結果可增大第1MISFET120及第2MISFET130之各開啟電流。又因各源極/汲極間之電阻變小，故不須要降低各 MISFET之通道電阻，可減少通道層摻雜之雜原子的濃度。此結果可增大通道層之載體的遷移性。
在上述之半導體裝置100中，基底基板102與第1分離層108接觸，故若與基底基板102之第1分離層108相接的區域為導電性，可對與基底基板102之第1分離層108相接的區域施加電壓，並使該電壓作用為對第1MISFET120之背閘極電壓。又，在上述之半導體裝置100中，基底基板102與第2分離層110接觸，故若與基底基板102之第2分離層110相接的區域為導電性，可對與基底基板102之第2分離層110相接的區域施加電壓，並使該電壓作用為對第2MISFET130之背閘極電壓。該等背閘極電壓之作用係增大第1MISFET120及第2MISFET130之開啟電流，並減小關閉電流。
上述之半導體裝置100中亦可具有複數個第2半導體結晶層106，複數個第2半導體結晶層106分別在與基底基板102之上面平行的面內規則性排列。規則性係指例如重複相同之排列圖案。又，半導體裝置100係亦可具有複數個第1半導體結晶層104，複數個第1半導體結晶層104分別在與基底基板102之上面平行的面內規則性排列。此時，每個第1半導體結晶層104可具有單一或複數個第2半導體結晶層106，且第2半導體結晶層106可各自在與第1半導體結晶層104之上面平行的面內規則性排列。如此規則性排列第1半導體結晶層104及第2半導體結晶層106，藉此可提高使用於半導體裝置100之半導體基板的生 產性。第2半導體結晶層106或第1半導體結晶層104之規則性排列係藉由以下任一方法實施：使第2半導體結晶層106或第1半導體結晶層104磊晶成長後，將第2半導體結晶層106或第1半導體結晶層104規則性排列圖案化之方法；使第2半導體結晶層106或第1半導體結晶層104預先規則性排列並選擇性地磊晶成法之方法；或是使第2半導體結晶層106或第1半導體結晶層104之任一者或兩者於半導體結晶層形成基板160上磊晶成長之後，從半導體結晶層形成基板160分離並整形為特定之形狀後，以規則性排列之方式貼合於基底基板102上之方法；又可藉由組合任意複數個方法而實施。
在上述之半導體裝置100中說明：使第1半導體結晶層104及第1分離層108形成於半導體結晶層形成基板140上，貼合第1分離層108與基底基板102後去除半導體結晶層形成基板140，藉此使第1半導體結晶層104及第1分離層108形成於基底基板102上。但是，第1半導體結晶層104包含SiGe、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，亦可藉氧化濃縮法形成第1半導體結晶層104及第1分離層108。亦即，在形成第1半導體結晶層104之前，使包含絕緣層之第1分離層108形成於基底基板102上，並於第1分離層108上形成成為第1半導體結晶層104之起始材料的SiGe層。在氧化氛圍中加熱SiGe層使表面氧化。氧化SiGe層藉此提高SiGe層中之Ge原子的濃度，並可形成Ge濃度高之第1半導體結晶層104。
或者，第1半導體結晶層104包含Ⅳ族半導體結晶、第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，可藉由智切法而形成第1半導體結晶層104及第1分離層108。亦即，於包含Ⅳ族半導體結晶的半導體層材料基板的表面形成包含絕緣體之第1分離層108，通過第1分離層使陽離子注入於半導體層材料基板的分離預定深度。以使第1分離層108之表面與基底基板102的表面接合之方式貼合半導體層材料基板與基底基板102，加熱半導體層材料基板及基底基板102。藉加熱使注入於分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，並使位於分離預定深度之Ⅳ族半導體結晶改質。若以此狀態分離半導體層材料基板與基底基板102，則使較Ⅳ族半導體結晶的改質部位更位於基底基板102側之Ⅳ族半導體結晶從半導體層材料基板剝離。若對附著於基底基板102側之半導體層材料實施適當的研磨，則可使研磨後之半導體結晶層為第1半導體結晶層104。
在上述半導體裝置100中，第1分離層108為具有較構成第1半導體結晶層104之半導體結晶的禁制帶寬為更大禁制帶寬的半導體結晶時，可於基底基板102上藉磊晶成長法形成第1分離層108，於第1分離層108上藉磊晶成長法形成第1半導體結晶層104。因第1分離層108及第1半導體結晶層104連續藉由磊晶成長法而形成，故使製造步驟變簡單。
在上述半導體裝置100中，第2分離層110為具有較 構成第2半導體結晶層106之半導體結晶的禁制帶寬為更大禁制帶寬的半導體結晶時，可將第2半導體結晶層106、第2分離層110及第1半導體結晶層104連續藉由磊晶成長法而形成。亦即，如第9圖所示般，在半導體結晶層形成基板180上藉由磊晶結晶成長法形成第2半導體結晶層106，並在第2半導體結晶層106上藉由磊晶結晶成長法形成第2分離層110，之後在第2分離層110上藉由磊晶結晶成長法而形成第1半導體結晶層104。可連續實施該等磊晶成長。在第1半導體結晶層104上形成第1分離層108，並將第1分離層108之表面與基底基板102之表面以氬束150活性化。其後如第10圖所示般，貼合第1分離層108之表面與基底基板102之表面，並以HCl溶液等蝕刻去除半導體結晶層形成基板180。復如第11圖所示般，使用遮罩185並蝕刻第2半導體結晶層106之一部分，可得與第5圖相同之半導體基板。藉由該方法可將第2半導體結晶層106、第2分離層110及第1半導體結晶層104連續藉由磊晶成長法而形成，故可使製造步驟變簡單。
另外，第9圖及第10圖所說明之貼合步驟中，與第2圖及第3圖時相同地，可在基底基板102上及第1半導體結晶層104上之任一者或兩者形成第1分離層108。此外，可將第1分離層108、第1半導體結晶層104、第2分離層110及第2半導體結晶層106轉印於適當轉印用基板，之後貼合於基底基板102。再者，第2分離層110為磊晶成長結晶時，將第1半導體結晶層104、第2分離層110及 第2半導體結晶層106貼合於基底基板102後，可將第2分離層110氧化並轉換為非晶質絕緣體層。例如第2分離層110為AlAs或AlInP時，可藉由選擇氧化技術而使第2分離層110為絕緣性氧化物。
上述半導體裝置100之製造方法之貼合步驟中說明將半導體結晶層形成基板蝕刻去除的例子，但可如第12圖所示般使用結晶性犧牲層190並去除半導體結晶層形成基板。亦即，在於半導體結晶層形成基板140上形成第1半導體結晶層104前，在半導體結晶層形成基板140表面藉由磊晶成長法而形成結晶性犧牲層190。之後於結晶性犧牲層190表面藉由磊晶成長法而形成第1半導體結晶層104及第1分離層108，並將第1分離層108表面與基底基板102表面以氬束150活性化。之後貼合第1分離層108表面與基底基板102表面，並如第13圖所示般去除結晶性犧牲層190。如此而使半導體結晶層形成基板140上之第1半導體結晶層104及第1分離層108由半導體結晶層形成基板140分離。根據該方法而使半導體結晶層形成基板140可再利用，並可降低製造成本。
第14圖係表示半導體裝置200之截面。半導體裝置200不具有半導體裝置100中之第1分離層108，第1半導體結晶層104與基底基板102相接而配置。另外，除了沒有第1分離層108以外係具有與半導體裝置100相同構造，故省略共通構件等之說明。
亦即，半導體裝置200係基底基板102與第1半導體 結晶層104相接在接合面103，基底基板102之接合面103附近可含有顯示p型或n型傳導型的雜原子，於第1半導體結晶層104之接合面103附近含有顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。亦即，半導體裝置200係於接合面103之附近具有pn接合。即使為無第1分離層108之構造，藉由形成於接合面103附近的pn接合而可使基底基板102與第1半導體結晶層104電性分離，可使形成於第1半導體結晶層104之第1MISFET120與基底基板102電性分離。
如此藉由pn接合之分離可適用於第1半導體結晶層104與第2半導體結晶層106之間。亦即，在無第2分離層110且第1半導體結晶層104與第2半導體結晶層106相接於接合面之構造中，第1半導體結晶層104之該接合面附近含有顯示p型或n型傳導型的雜原子，並在第2半導體結晶層106之該接合面附近含有顯示與第1半導體結晶層104所含有雜原子所顯示之傳導型相異的傳導型之雜原子。藉此可使第1半導體結晶層104與第2半導體結晶層106電性分離，可使形成於第1半導體結晶層104之第1MISFET120與形成於第2半導體結晶層106之第2MISFET130電性分離。
另外，半導體裝置200係於基底基板102上藉由磊晶成長法而形成第1半導體結晶層104，在第1半導體結晶層104上形成第2分離層110之步驟以後的步驟，可以與半導體裝置100時相同之步驟而製造。但是，pn接合之形 成可藉由以下方式實施：於基底基板102表面附近含有顯示p型或n型傳導型的雜原子，在藉由磊晶成長法而形成第1半導體結晶層104之步驟中，在第1半導體結晶層104摻雜顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。
在基底基板102上直接形成第1半導體結晶層104之構造中，元件分離之必要性低時作為分離構造之pn接合並非必須。亦即，半導體裝置200可為在基底基板102之接合面103附近不含有顯示p型或n型傳導型的雜原子，並在第1半導體結晶層104之接合面103附近不含有顯示p型或n型傳導型的雜原子之構造。
在基底基板102上直接形成第1半導體結晶層104時，可在磊晶成長後或磊晶成長途中實施退火處理。藉由退火處理可降低第1半導體結晶層104中之移位(dislocation)。此外，磊晶成長法可為於基底基板102表面全體使第1半導體結晶層104同樣地成長之方法，或是以SiO2等之成長阻礙層而將基底基板102表面分割為細部並選擇性成長之方法之任一磊晶成長法。
(實施例)
以下實施例係使用下述半導體基板：具有於基底基板表面之一部分上方具有Ge結晶層、於Ge結晶層不位於上方之基底基板表面之其他部份上方具有InGaAs結晶層。亦即，該實施例係與在基底基板102上具有第1半導體結晶層104、在第1半導體結晶層104上具有第2半導體結晶 層106之本發明之半導體基板的構成不同。但是，從可簡略化複數源極/汲極之製造步驟並使閘極微細化變容易，可提高各FET之性能之觀點來看，即使是以下實施例之構成，也可獲得與關於第1圖說明之半導體裝置100之構成同樣之結果。例如，本發明中第1半導體結晶層104及第2半導體結晶層106分別為Ge結晶層及InGaAs結晶層時，可推定上述觀點可得與下述實施例相同之結果。因此係作為本發明所求效果之一例而說明以下實施例。
在基底基板表面之一部分上形成Ge結晶層，在基底基板表面之其他部分上(亦即在未形成Ge結晶層之區域之基底基板上)形成InGaAs結晶層。在InGaAs結晶層及Ge結晶層上堆積厚度30nm之TaN層，並圖案化TaN層。藉由該圖案化而在InGaAs結晶層及Ge結晶層之各層上形成源極及汲極。以埋入源極/汲極之間的溝之方式以Al2O3、TaN之順序堆積Al2O3/TaN積層膜，將該堆積層圖案化並形成閘極絕緣膜及閘極。另外，係形成源極/汲極之間之溝寬，即閘極長為50nm、75nm、100nm及100μm之4種類之裝置。如以上方式而藉由同時形成源極/汲極之製程而於InGaAs結晶層上形成nMOSFET、於Ge結晶層上形成pMOSFET。第15圖係由上方觀察nMOSFET之SEM照片。以Lg所示之間隙(源極/汲極間的溝)重疊之方式形成閘極電極。第16圖係觀察nMOSFET之閘極部分的截面之TEM照片。可確認到即使閘極長Lg為50nm時亦確實地埋入源極/汲極間之溝。
如以上方式所形成之包含TaN的源極/汲極其工作函數約為4.6eV。另外，InGaAs之電子親和力為4.5eV，Ge之電子親和力為4.0eV，Ge之能帶間隙為0.67eV。因此，源極/汲極之工作函數ΦM與nMOSFET材料之InGaAs的電子親和力φ1與pMOSFET材料之Ge的電子親和力及能帶間隙之和φ2+Eg2係滿足φ1<ΦM<φ2+Eg2之關係。又，源極/汲極之工作函數ΦM與InGaAs的電子親和力φ1之差｜ΦM-φ1｜為0.1eV以下，源極/汲極之工作函數ΦM與Ge的電子親和力及能隙之和φ2+Eg2之差｜φ2+Eg2-ΦM｜亦為0.1eV以下。因此，TaN與n型傳導時，與InGaAs之間的障壁係小，TaN與p型傳導時，與Ge之間的障壁係還是小。亦即，InGaAs結晶層上之nMOSFET與Ge結晶層上的pMOSFET之源極/汲極採用TaN作為共通電極材料，藉此可降低源極/汲極之接觸電阻。
第17圖及第18圖係表示於實施例1之裝置所含的pMOSFET及n MOSFET中，閘極電壓對於源極電流特性的圖表。第17圖係表示閘極長Lg為100μm之情形，第18圖係表示閘極長Lg為100nm之情形。另外，在各圖中表示汲極電壓Vd為1V之情形與為50mV之情形的二種數據。Lg為100μm時，觀察到之Ge結晶層上的pMOSFET為四位數的ON/OFF比，觀察到之InGaAs結晶層上為六位數的nMOSFET的ON/OFF比。
第19圖係表示閘極電壓對於源極電流特性之圖表，係表示閘極長Lg較第18圖所示情形更小時之InGaAs結晶層 上的nMOSFET之數據。因通道效應而使關閉(OFF)電流提高，次臨限(subthreshold)特性(SS值)亦劣化，但閘極長為50nm時亦觀察到開關特性。
第20圖係表示SS值對於閘極長之圖，第21圖係表示DIBL(drain-induced barrier lowering)對於閘極長之值的圖。閘極長為100nm時可得到SS=200mV/dec、DIBL=150mV/V之良好的值。
申請專利範圍、說明書及在圖式中所示之裝置、系統、程式及方法中之動作、順序、步驟及階段等之各處理的實行順序，係未特別明示為「以前」、「先前」等，而應注意只要不限定將前處理之輸出使用於後面之處理，則可以任意順序實現。有關申請專利範圍、說明書及圖式中之動作流程，即使方便上使用「首先」、「其次」等而說明，亦並非意指必須以此順序實施。又，在第1層在於第2層之「上方」係包括：第1層相接於第2層之上面而設置的情形、以及在第1層下面及第2層上面間隔著其他層的情形。又，「上」、「下」等指示方向的語句係表示半導體基板及半導體裝置中之相對的方向，並非指對於地面等之外部的基準面之絕對方向。
100、200‧‧‧半導體裝置
102‧‧‧基底基板
103‧‧‧接合面
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
112‧‧‧導電性物質層
114‧‧‧絕緣層
114a‧‧‧絕緣層之一部分
120‧‧‧第1MISFET
122‧‧‧第1閘極
123‧‧‧第1閘極金屬
124‧‧‧第1源極
125‧‧‧第1源極電極
126‧‧‧第1汲極
127‧‧‧第1汲極電極
130‧‧‧第2MISFET
132‧‧‧第2閘極
133‧‧‧第2閘極金屬
134‧‧‧第2源極
135‧‧‧第2源極電極
136‧‧‧第2汲極
137‧‧‧第2汲極電極
140、160、180‧‧‧半導體結晶層形成基板
150‧‧‧氬束
185‧‧‧遮罩
190‧‧‧結晶性犧牲層
第1圖係表示半導體裝置100之截面。
第2圖係表示在半導體裝置100之製造過程中的截面。
第3圖係表示在半導體裝置100之製造過程中的截面。
第4圖係表示在半導體裝置100之製造過程中的截面。
第5圖係表示在半導體裝置100之製造過程中的截面。
第6圖係表示在半導體裝置100之製造過程中的截面。
第7圖係表示在半導體裝置100之製造過程中的截面。
第8圖係表示在半導體裝置100之製造過程中的截面。
第9圖係表示在另一半導體裝置之製造過程中的截面。
第10圖係表示在另一半導體裝置之製造過程中的截面。
第11圖係表示在另一半導體裝置之製造過程中的截面。
第12圖係表示在又另一半導體裝置之製造過程中的截面。
第13圖係表示在又另一半導體裝置之製造過程中的截面。
第14圖係表示在半導體裝置200之面。
第15圖係從上方觀察nMOSFET之SEM照片。
第16圖係觀察nMOSFET之閘極部分的截面之TEM照片。
第17圖係表示閘極電壓對於源極電流特性之圖。
第18圖係表示閘極電壓對於源極電流特性之圖。
第19圖係表示閘極電壓對於源極電流特性之圖。
第20圖係表示SS值對於閘極長度之圖。
第21圖係表示DIBL對於閘極長度之值的圖。
100‧‧‧半導體裝置
102‧‧‧基底基板
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
114‧‧‧絕緣層
114a‧‧‧絕緣層之一部分
120‧‧‧第1MISFET
122‧‧‧第1閘極
123‧‧‧第1閘極金屬
124‧‧‧第1源極
125‧‧‧第1源極電極
126‧‧‧第1汲極
127‧‧‧第1汲極電極
130‧‧‧第2MISFET
132‧‧‧第2閘極
133‧‧‧第2閘極金屬
134‧‧‧第2源極
135‧‧‧第2源極電極
136‧‧‧第2汲極
137‧‧‧第2汲極電極

Claims (27)

  1. 一種半導體裝置，其具有：基底基板、位於前述基底基板上方之第1半導體結晶層、位於前述第1半導體結晶層之一部分區域上方之第2半導體結晶層、將前述第2半導體結晶層不位於上方之前述第1半導體結晶層之區域之一部分作為通道並具有第1源極及第1汲極之第1MISFET、以及將前述第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2MISFET，其中，前述第1MISFET為第1通道型之MISFET、前述第2MISFET為與第1通道型相異之第2通道型之MISFET，前述第1源極、前述第1汲極、前述第2源極及前述第2汲極包含相同的導電性物質，前述導電性物質之工作函數ΦM滿足數1及數2之至少一者之關係；(數1)φ1<ΦM<φ2+Eg2 (數2)｜ΦM-φ1｜≦0.1eV且｜(φ2+Eg2)-ΦM｜≦0.1eV(但是，φ1係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成該一部分功能為作為N型通道者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成該一部分功能為作為P型通道者之半 導體結晶層的結晶之電子親和力及禁制帶寬)。
  2. 如申請專利範圍第1項所述之半導體裝置，其復具有：位於前述基底基板與前述第1半導體結晶層之間並使前述基底基板與前述第1半導體結晶層電性分離之第1分離層；以及位於前述第1半導體結晶層與前述第2半導體結晶層之間並使前述第1半導體結晶層與前述第2半導體結晶層電性分離之第2分離層。
  3. 如申請專利範圍第1項所述之半導體裝置，其復具有位於前述第1半導體結晶層與前述第2半導體結晶層之間並使前述第1半導體結晶層與前述第2半導體結晶層電性分離之第2分離層，前述基底基板與前述第1半導體結晶層在接合面相接，在接合面附近的前述基底基板之區域含有顯示p型或n型傳導型的雜原子，在前述接合面附近的前述第1半導體結晶層之區域含有顯示與前述基底基板所含有雜原子所顯示傳導型相異之傳導型的雜原子。
  4. 如申請專利範圍第2項所述之半導體裝置，其中，前述基底基板與第1分離層相接，前述基底基板與前述第1分離層相接之區域為導電性，在前述基底基板與前述第1分離層相接之區域施 加的電壓係作用為對前述第1MISFET之背閘極電壓。
  5. 如申請專利範圍第2項所述之半導體裝置，其中，前述第1半導體結晶層與第2分離層相接，前述第1半導體結晶層與前述第2分離層相接之區域為導電性，在前述第1半導體結晶層與前述第2分離層相接之區域施加的電壓係作用為對前述第2MISFET之背閘極電壓。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1半導體結晶層包含Ⅳ族半導體結晶，前述第1MISFET為P通道型MISFET，且前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，第2 MISFET為N通道型MISFET。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1半導體結晶層包含Ⅲ-V族化合物半導體結晶，前述第1MISFET為N通道型MISFET，且前述第2半導體結晶層包含Ⅳ族半導體結晶，第2MISFET為P通道型MISFET。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，前述導電性物質係TiN、TaN、石墨烯、HfN或WN。
  9. 一種半導體基板，係使用於申請專利範圍第1項所述之半導體裝置之半導體基板，係具有前述基底基板、前述第1半導體結晶層、前述第2半導體結晶層，其中，前述第1半導體結晶層位於前述基底基板上方， 前述第2半導體結晶層位於前述第1半導體結晶層之一部分或全部之上方。
  10. 如申請專利範圍第9項所述之半導體基板，其復具有：位於前述基底基板與前述第1半導體結晶層之間並使前述基底基板與前述第1半導體結晶層電性分離之第1分離層、以及位於前述第1半導體結晶層與前述第2半導體結晶層之間並使前述第1半導體結晶層與前述第2半導體結晶層電性分離之第2分離層。
  11. 如申請專利範圍第10項所述之半導體基板，其中，前述第1分離層包含非晶質絕緣體。
  12. 如申請專利範圍第10項所述之半導體基板，其中，前述第1分離層包含半導體結晶，該半導體結晶具有較構成前述第1半導體結晶層之半導體結晶的禁制帶寬為更大的禁制帶寬。
  13. 如申請專利範圍第9項所述之半導體基板，其復具有位於前述第1半導體結晶層與前述第2半導體結晶層之間並使前述第1半導體結晶層與前述第2半導體結晶層電性分離之第2分離層，前述基底基板與前述第1半導體結晶層在接合面相接，在前述接合面附近的前述基底基板之區域含有顯示p型或n型傳導型的雜原子，在前述接合面附近的前述第1半導體結晶層之區 域含有顯示與前述基底基板所含有雜原子所顯示的傳導型相異之傳導型的雜原子。
  14. 如申請專利範圍第10項所述之半導體基板，其中，前述第2分離層包含非晶質絕緣體。
  15. 如申請專利範圍第10項所述之半導體基板，其中，前述第2分離層包含半導體結晶，該半導體結晶具有較構成前述第2半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。
  16. 如申請專利範圍第9項所述之半導體基板，其具有複數個前述第2半導體結晶層，且複數個前述第2半導體結晶層各自在與前述基底基板之上面平行之面內規則排列。
  17. 一種半導體基板之製造方法，係製造申請專利範圍第9項所述之半導體基板之方法，其具有：在前述基底基板上方形成前述第1半導體結晶層之第1半導體結晶層形成步驟、以及在前述第1半導體結晶層之一部分區域之上方形成前述第2半導體結晶層之第2半導體結晶層形成步驟，其中，前述第2半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成前述第2半導體結晶層之磊晶成長步驟；在前述第1半導體結晶層上、前述第2半導體結晶層上、或前述第1半導體結晶層及前述第2半導體結晶 層兩者上，形成使前述第1半導體結晶層與前述第2半導體結晶層電性分離之第2分離層的步驟；以及以使前述第1半導體結晶層上之前述第2分離層與前述第2半導體結晶層接合之方式、使前述第2半導體結晶層上之前述第2分離層與前述第1半導體結晶層接合之方式、或使前述第1半導體結晶層上之前述第2分離層與前述第2半導體結晶層上之前述第2分離層接合之方式，而貼合具有前述第1半導體結晶層之前述基底基板與前述半導體結晶層形成基板的貼合步驟。
  18. 如申請專利範圍第17項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法而形成前述第1半導體結晶層之磊晶成長步驟；在前述基底基板上、前述第1半導體結晶層上、或前述基底基板及前述第1半導體結晶層兩者上，形成使前述基底基板與前述第1半導體結晶層電性分離之第1分離層的步驟；以及以使前述基底基板上之前述第1分離層與前述第1半導體結晶層接合之方式、使前述第1半導體結晶層上之前述第1分離層與前述基底基板接合之方式、或使前述基底基板上之前述第1分離層與前述第1半導體結晶層上之前述第1分離層接合之方式，貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  19. 如申請專利範圍第17項所述之半導體基板之製造方 法，其中，前述第1半導體結晶層包含SiGe、前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，可在前述第1半導體結晶層形成步驟之前，具有在前述基底基板上形成包含絕緣體之第1分離層之步驟，前述第1半導體結晶層形成步驟可具有：在前述第1分離層上形成成為前述第1半導體結晶層之起始材料之SiGe層的步驟；以及將前述SiGe層在氧化氛圍中加熱並氧化表面，藉此提高前述SiGe層中之Ge原子濃度的步驟。
  20. 如申請專利範圍第17項所述之半導體基板之製造方法，其中，前述第1半導體結晶層包含Ⅳ族半導體結晶、前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，具有：在Ⅳ族半導體結晶所構成之半導體層材料基板之表面上形成包含絕緣體之第1分離層的步驟；通過前述第1分離層而將陽離子注入前述半導體層材料基板之分離預定深度的步驟；以使前述第1分離層之表面與前述基底基板之表面接合之方式，而貼合前述半導體層材料基板與前述基底基板之貼合步驟；加熱前述半導體層材料基板及前述基底基板，並使前述注入分離預定深度之前述陽離子與構成前述半導體層材料基板之Ⅳ族原子反應，藉此使前述位於分離預定深度之Ⅳ族半導體結晶改質的步驟； 藉由分離前述半導體層材料基板與前述基底基板，而使較前述改質步驟所改質之前述Ⅳ族半導體結晶之改質部位更接近前述基底基板側之前述Ⅳ族半導體結晶由前述半導體層材料基板剝離的步驟；以及研磨前述基底基板上殘留之包含前述Ⅳ族半導體結晶之結晶層的步驟。
  21. 如申請專利範圍第17項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟之前，具有在前述基底基板上藉由磊晶成長法而形成包含半導體結晶之前述第1分離層的步驟，該半導體結晶具有較構成前述第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，前述第1半導體結晶層形成步驟為在前述第1分離層上藉由磊晶成長法而形成前述第1半導體結晶層之步驟。
  22. 如申請專利範圍第17項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟為在前述基底基板上藉由磊晶成長法形成前述第1半導體結晶層之步驟。
  23. 如申請專利範圍第22項所述之半導體基板之製造方法，其中，前述基底基板之表面附近可含有顯示p型或n型之傳導型雜原子，在藉由磊晶成長法形成前述第1半導體結晶層之步驟中，可在第1半導體結晶層摻雜顯示與前述基底基 板含有之雜原子所顯示之傳導型相異之傳導型的雜原子。
  24. 一種半導體基板之製造方法，其係製造申請專利範圍第15項所述之半導體基板之方法，具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成前述第2半導體結晶層之第2半導體結晶層形成步驟；在前述第2半導體結晶層上藉由磊晶結晶成長法而形成包含半導體結晶之第2分離層的步驟，該半導體結晶具有較構成前述第2半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬；在前述第2分離層上藉由磊晶結晶成長法形成前述第1半導體結晶層之第1半導體結晶層形成步驟；在前述基底基板上、前述第1半導體結晶層上、或前述基底基板及前述第1半導體結晶層兩者上，形成使前述基底基板與前述第1半導體結晶層電性分離之第1分離層的步驟；以及以使前述基底基板上之前述第1分離層與前述第1半導體結晶層接合之方式、使前述第1半導體結晶層上之前述第1分離層與前述基底基板接合之方式、或使前述基底基板上之前述第1分離層與前述第1半導體結晶層上之前述第1分離層接合之方式，而貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  25. 如申請專利範圍第17項所述之半導體基板之製造方 法，復具有：在前述半導體結晶層形成基板上形成半導體結晶層前，在前述半導體結晶層形成基板之表面藉由磊晶結晶成長法形成結晶性犧牲層之步驟；以及在貼合前述基底基板與前述半導體結晶層形成基板後，藉由去除前述結晶性犧牲層，而使前述半導體結晶層形成基板上藉由磊晶結晶成長法形成之半導體結晶層與前述半導體結晶層形成基板分離的步驟。
  26. 如申請專利範圍第17項所述之半導體基板之製造方法，具有在前述第2半導體結晶層磊晶成長後使前述第2半導體結晶層規則排列並圖案化的步驟、或預先使前述第2半導體結晶層規則排列並選擇性磊晶成長的步驟之任一步驟。
  27. 一種半導體裝置之製造方法，係使用申請專利範圍第17項所述之半導體基板之製造方法，具有：製造具有前述第1半導體結晶層及前述第2半導體結晶層之半導體基板的步驟；在前述第1半導體結晶層及前述第2半導體結晶層之上分別形成工作函數ΦM滿足數1及數2的至少一者關係之導電性物質的步驟；去除形成閘極電極之區域的前述導電性物質之步驟；於已去除前述導電性物質之區域形成閘極絕緣層及閘極電極之步驟； 使前述導電性物質圖案化及加熱，並於前述第1半導體結晶上之閘極電極的兩側形成第1源極及第1汲極、於前述第2半導體結晶上之閘極電極的兩側形成第2源極及第2汲極之步驟，(數1)φ1<ΦM<φ2+Eg2 (數2)｜ΦM-φ1｜≦0.1eV且｜(φ2+Eg2)-ΦM｜≦0.1eV(但是，φ1係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成該一部分功能為作為N型通道者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成該一部份功能為作為P型通道者之半導體結晶層的結晶之電子親和力及禁制帶寬)。
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