JP3368449B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものであり、特に、ｐ型トランジスタとし
てゲルマニウムトランジスタを用い、且つ、ｎ型トラン
ジスタとしてIII-Ｖ族化合物半導体トランジスタを用い
た相補型の高速半導体装置及びその製造法に関するもの
である。
方法に関するものであり、特に、ｐ型トランジスタとし
てゲルマニウムトランジスタを用い、且つ、ｎ型トラン
ジスタとしてIII-Ｖ族化合物半導体トランジスタを用い
た相補型の高速半導体装置及びその製造法に関するもの
である。
【０００２】
【従来の技術】従来、シリコン半導体集積回路装置の基
本要素（基本ゲート）を構成する相補型回路の高速性能
は、キャリアの移動度の低いｐ型トランジスタの特性で
制限されていた。例えば、シリコンの正孔移動度は５０
０ｃｍ2 ／Ｖ・ｓｅｃで、１４５０ｃｍ 2 ／Ｖ・ｓｅｃ
の電子移動度に比べて約１／３であり、この正孔移動度
がシリコンを用いた相補型半導体装置の特性を規定して
いた。
本要素（基本ゲート）を構成する相補型回路の高速性能
は、キャリアの移動度の低いｐ型トランジスタの特性で
制限されていた。例えば、シリコンの正孔移動度は５０
０ｃｍ2 ／Ｖ・ｓｅｃで、１４５０ｃｍ 2 ／Ｖ・ｓｅｃ
の電子移動度に比べて約１／３であり、この正孔移動度
がシリコンを用いた相補型半導体装置の特性を規定して
いた。
【０００３】この様なシリコン半導体装置における、動
作速度特性を改善するために、ＧａＡｓをキャリア走行
層としたＨＥＭＴ等のIII-Ｖ族化合物半導体を用いた高
速半導体装置も開発されているが、ＧａＡｓにおいても
電子移動度が８８００ｃｍ2／Ｖ・ｓｅｃであるのに対
して、正孔移動度は４００ｃｍ2 ／Ｖ・ｓｅｃとシリコ
ンよりも小さいのでＧａＡｓを用いた場合にも、高速の
相補型回路を得ることはできなかった。
作速度特性を改善するために、ＧａＡｓをキャリア走行
層としたＨＥＭＴ等のIII-Ｖ族化合物半導体を用いた高
速半導体装置も開発されているが、ＧａＡｓにおいても
電子移動度が８８００ｃｍ2／Ｖ・ｓｅｃであるのに対
して、正孔移動度は４００ｃｍ2 ／Ｖ・ｓｅｃとシリコ
ンよりも小さいのでＧａＡｓを用いた場合にも、高速の
相補型回路を得ることはできなかった。
【０００４】一方、正孔移動度の大きな半導体としては
ゲルマニウムが知られており、その正孔移動度は１８０
０ｃｍ2 ／Ｖ・ｓｅｃであり、シリコンの正孔移動度の
約４倍である。なお、ゲルマニウムの電子移動度は３８
００ｃｍ2 ／Ｖ・ｓｅｃである。
ゲルマニウムが知られており、その正孔移動度は１８０
０ｃｍ2 ／Ｖ・ｓｅｃであり、シリコンの正孔移動度の
約４倍である。なお、ゲルマニウムの電子移動度は３８
００ｃｍ2 ／Ｖ・ｓｅｃである。
【０００５】しかし、ゲルマニウムには安定な酸化膜が
存在しない等の各種の欠点があるので、ゲルマニウムの
みを用いて相補型半導体装置を構成することは現実的で
はないため、周辺回路を含めてｎ型トランジスタとして
は、電子移動度の大きなＧａＡｓを用い、ｐ型トランジ
スタとしてはゲルマニウムを用いて相補型回路を構成す
ることも提案されている。この様な提案は、ＯＥＩＣ等
の光素子を同一基板に組み込んだ化合物半導体集積回路
装置における駆動系は基本的にｎ型トランジスタである
ので、この化合物半導体集積回路装置に相補型回路を組
み込む際には、ｐ型トランジスタのみゲルマニウムで構
成すれば良いことになり、非常に有用である。
存在しない等の各種の欠点があるので、ゲルマニウムの
みを用いて相補型半導体装置を構成することは現実的で
はないため、周辺回路を含めてｎ型トランジスタとして
は、電子移動度の大きなＧａＡｓを用い、ｐ型トランジ
スタとしてはゲルマニウムを用いて相補型回路を構成す
ることも提案されている。この様な提案は、ＯＥＩＣ等
の光素子を同一基板に組み込んだ化合物半導体集積回路
装置における駆動系は基本的にｎ型トランジスタである
ので、この化合物半導体集積回路装置に相補型回路を組
み込む際には、ｐ型トランジスタのみゲルマニウムで構
成すれば良いことになり、非常に有用である。
【０００６】この場合、ゲルマニウム（格子定数：５．
６４６１Å）とＧａＡｓ（格子定数：５．６５３３Å）
の格子定数は非常に近いのでヘテロ接合を形成した場合
に格子不整合の問題は生じない利点がある反面、ゲルマ
ニウム（Ｇｅ）とガリウム（Ｇａ）或いは砒素（Ａｓ）
とは互いに導電型決定不純物として働くため、ＧａＡｓ
基板上にゲルマニウム層をエピタキシャル成長させた場
合、ＧａＡｓ中のＧａがゲルマニウム層中に偏析してｐ
型層に成りやすく、ｐ型トランジスタを構成するための
結晶性の良好なｎ型ゲルマニウム層を形成することが困
難であり、一方、Ｇｅ基板上にＧａＡｓ層を成長させた
場合には、相互拡散が生じ急峻なヘテロ接合を形成する
ことが困難であった。
６４６１Å）とＧａＡｓ（格子定数：５．６５３３Å）
の格子定数は非常に近いのでヘテロ接合を形成した場合
に格子不整合の問題は生じない利点がある反面、ゲルマ
ニウム（Ｇｅ）とガリウム（Ｇａ）或いは砒素（Ａｓ）
とは互いに導電型決定不純物として働くため、ＧａＡｓ
基板上にゲルマニウム層をエピタキシャル成長させた場
合、ＧａＡｓ中のＧａがゲルマニウム層中に偏析してｐ
型層に成りやすく、ｐ型トランジスタを構成するための
結晶性の良好なｎ型ゲルマニウム層を形成することが困
難であり、一方、Ｇｅ基板上にＧａＡｓ層を成長させた
場合には、相互拡散が生じ急峻なヘテロ接合を形成する
ことが困難であった。
【０００７】この偏析・相互拡散の問題を解決するため
に、ゲルマニウムとＧａＡｓとの間にシリコン層を介在
させることも提案されている。（特公平５−１７５１４
４号公報、及び、特公平５−２５９０７３号公報参照） しかし、シリコン（格子定数：５．４３０９Å）は、ゲ
ルマニウム（格子定数：５．６４６１Å）及びＧａＡｓ
（格子定数：５．６５３３Å）と格子定数がかなり異な
るため格子不整合の問題が生じ、ゲルマニウムあるいは
ＧａＡｓの上にミスフィット転移なく成長させることの
できる厚さ、即ち、臨界膜厚が小さくなるため、臨界膜
厚以下の厚さのシリコン層で相互拡散・偏析を十分抑制
することはできなかった。
に、ゲルマニウムとＧａＡｓとの間にシリコン層を介在
させることも提案されている。（特公平５−１７５１４
４号公報、及び、特公平５−２５９０７３号公報参照） しかし、シリコン（格子定数：５．４３０９Å）は、ゲ
ルマニウム（格子定数：５．６４６１Å）及びＧａＡｓ
（格子定数：５．６５３３Å）と格子定数がかなり異な
るため格子不整合の問題が生じ、ゲルマニウムあるいは
ＧａＡｓの上にミスフィット転移なく成長させることの
できる厚さ、即ち、臨界膜厚が小さくなるため、臨界膜
厚以下の厚さのシリコン層で相互拡散・偏析を十分抑制
することはできなかった。
【０００８】また、ゲルマニウムの酸化物は水溶性であ
るため、ゲルマニウム基板を用いた場合には、製造プロ
セスにおいて、ゲルマニウムが空気に晒されることを避
ける必要があり、また、製造された半導体装置に不安定
なゲルマニウム酸化膜が存在しないようにする必要があ
るため、特殊目的以外にゲルマニウムのみを用いた半導
体装置は使用されなくなった。
るため、ゲルマニウム基板を用いた場合には、製造プロ
セスにおいて、ゲルマニウムが空気に晒されることを避
ける必要があり、また、製造された半導体装置に不安定
なゲルマニウム酸化膜が存在しないようにする必要があ
るため、特殊目的以外にゲルマニウムのみを用いた半導
体装置は使用されなくなった。
【０００９】さらに、別の可能性として、シリコンとゲ
ルマニウムの混晶であるシリコンゲルマニウム（Ｓｉ
1-z Ｇｅz ）も古くから研究されており、Ｓｉ1-z Ｇｅ
z 混晶をゾーンレベリング技術によって形成することが
提案（Ｊ．Ｐ．Ｄｉｓｍｕｋｅｓ他，Ｔｈｅ Ｊｏｕｒ
ｎａｌ ｏｆ Ｐｈｙｓｉｃａｌ Ｃｈｅｍｉｓｔｒｙ
ｐｖｏｌ．６８，Ｎｏ．１０，ｐｐ．３０２１−３０２
７，Ｏｃｔ．１９６４）されており、また、近年、この
Ｓｉ1-z Ｇｅz 混晶を分子線エピタキシャル成長法（Ｍ
ＢＥ法）等で成長させることも研究されているが、格別
の具体的提案は成されていない。なお、このＳｉ1-z Ｇ
ｅz 混晶の格子定数は組成比に依存してシリコンとゲル
マニウムの中間にある。
ルマニウムの混晶であるシリコンゲルマニウム（Ｓｉ
1-z Ｇｅz ）も古くから研究されており、Ｓｉ1-z Ｇｅ
z 混晶をゾーンレベリング技術によって形成することが
提案（Ｊ．Ｐ．Ｄｉｓｍｕｋｅｓ他，Ｔｈｅ Ｊｏｕｒ
ｎａｌ ｏｆ Ｐｈｙｓｉｃａｌ Ｃｈｅｍｉｓｔｒｙ
ｐｖｏｌ．６８，Ｎｏ．１０，ｐｐ．３０２１−３０２
７，Ｏｃｔ．１９６４）されており、また、近年、この
Ｓｉ1-z Ｇｅz 混晶を分子線エピタキシャル成長法（Ｍ
ＢＥ法）等で成長させることも研究されているが、格別
の具体的提案は成されていない。なお、このＳｉ1-z Ｇ
ｅz 混晶の格子定数は組成比に依存してシリコンとゲル
マニウムの中間にある。
【００１０】
【発明が解決しようとする課題】しかしながら、いずれ
の場合にも、従来のシリコン相補型回路装置より高速特
性を有する高性能の相補型回路装置を簡単な製造工程
で、且つ、再現性良く製造することは困難であった。し
たがって、本発明は、簡単な製造工程で、且つ、再現性
良くシリコン相補型回路装置より高速特性を有する高性
能の相補型半導体回路装置を得ることを目的とする。
の場合にも、従来のシリコン相補型回路装置より高速特
性を有する高性能の相補型回路装置を簡単な製造工程
で、且つ、再現性良く製造することは困難であった。し
たがって、本発明は、簡単な製造工程で、且つ、再現性
良くシリコン相補型回路装置より高速特性を有する高性
能の相補型半導体回路装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明の原理的
構成を説明するための半導体装置の断面図である。 図１参照 本発明の半導体装置は、シリコンゲルマニウム基板１上
に、Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅx 層
２、ゲルマニウムを主成分とする能動層３、及び、Ｇｅ
組成が減少するグレーデッドＳｉ1-y Ｇｅy 層４を設
け、その一部領域にシリコンゲルマニウム能動層３をチ
ャネル層とするｐ型トランジスタ７を形成すると共に、
少なくともこのｐ型トランジスタ７を設けた領域に隣接
する領域に、Ｖ族元素が化学量論比に対して１〜２％多
い高抵抗III-Ｖ族化合物半導体層５、及び、III-Ｖ族化
合物半導体能動層６を設け、このIII-Ｖ族化合物半導体
能動層６をチャネル層とするｎ型トランジスタ８を設け
たことを特徴とする。
構成を説明するための半導体装置の断面図である。 図１参照 本発明の半導体装置は、シリコンゲルマニウム基板１上
に、Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅx 層
２、ゲルマニウムを主成分とする能動層３、及び、Ｇｅ
組成が減少するグレーデッドＳｉ1-y Ｇｅy 層４を設
け、その一部領域にシリコンゲルマニウム能動層３をチ
ャネル層とするｐ型トランジスタ７を形成すると共に、
少なくともこのｐ型トランジスタ７を設けた領域に隣接
する領域に、Ｖ族元素が化学量論比に対して１〜２％多
い高抵抗III-Ｖ族化合物半導体層５、及び、III-Ｖ族化
合物半導体能動層６を設け、このIII-Ｖ族化合物半導体
能動層６をチャネル層とするｎ型トランジスタ８を設け
たことを特徴とする。
【００１２】また、本発明は、シリコンゲルマニウム基
板１と、Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅ
x 層２と、ゲルマニウムを主成分とする能動層３と、Ｇ
ｅ組成が減少するグレーデッドＳｉ1-y Ｇｅy 層４と
が、格子不整合によるミスフィット転移が発生しないＧ
ｅ組成関係を有することを特徴とする。
板１と、Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅ
x 層２と、ゲルマニウムを主成分とする能動層３と、Ｇ
ｅ組成が減少するグレーデッドＳｉ1-y Ｇｅy 層４と
が、格子不整合によるミスフィット転移が発生しないＧ
ｅ組成関係を有することを特徴とする。
【００１３】また、本発明は、シリコンゲルマニウム基
板のＧｅ組成を０．３〜０．７にすることを特徴とす
る。また、本発明は、ｐ型トランジスタの少なくともチ
ャネル層がゲルマニウムであり、且つ、ｎ型トランジス
タの少なくともチャネル層がＧａＡｓであることを特徴
とする。
板のＧｅ組成を０．３〜０．７にすることを特徴とす
る。また、本発明は、ｐ型トランジスタの少なくともチ
ャネル層がゲルマニウムであり、且つ、ｎ型トランジス
タの少なくともチャネル層がＧａＡｓであることを特徴
とする。
【００１４】また、本発明は、ｐ型トランジスタとして
絶縁ゲート型電界効果型トランジスタ（ＩＧＦＥＴ）を
用い、ｎ型トランジスタとして高電子移動度トランジス
タ（ＨＥＭＴ）を用いたことを特徴とする。
絶縁ゲート型電界効果型トランジスタ（ＩＧＦＥＴ）を
用い、ｎ型トランジスタとして高電子移動度トランジス
タ（ＨＥＭＴ）を用いたことを特徴とする。
【００１５】また、本発明の半導体装置の製造方法は、
シリコンゲルマニウム基板１上に、Ｇｅ組成が増加する
グレーデッドＳｉ1-x Ｇｅx 層２、ゲルマニウムを主成
分とする能動層３、及び、Ｇｅ組成が減少するグレーデ
ッドＳｉ1-y Ｇｅy 層４、Ｖ族元素が化学量論比に対し
て１〜２％多い高抵抗III-Ｖ族化合物半導体層５、及
び、III-Ｖ族化合物半導体能動層６を設け、このIII-Ｖ
族化合物半導体能動層６及びＶ族元素が化学量論比に対
して１〜２％多い高抵抗III-Ｖ族化合物半導体層５を選
択的に除去してＧｅ組成が減少するグレーデッドＳｉ
1-y Ｇｅy 層４を露出させ、この露出した領域側にｐ型
トランジスタ７を設けると共に、III-Ｖ族化合物半導体
能動層６側にｎ型トランジスタ８を設けたことを特徴と
する。
シリコンゲルマニウム基板１上に、Ｇｅ組成が増加する
グレーデッドＳｉ1-x Ｇｅx 層２、ゲルマニウムを主成
分とする能動層３、及び、Ｇｅ組成が減少するグレーデ
ッドＳｉ1-y Ｇｅy 層４、Ｖ族元素が化学量論比に対し
て１〜２％多い高抵抗III-Ｖ族化合物半導体層５、及
び、III-Ｖ族化合物半導体能動層６を設け、このIII-Ｖ
族化合物半導体能動層６及びＶ族元素が化学量論比に対
して１〜２％多い高抵抗III-Ｖ族化合物半導体層５を選
択的に除去してＧｅ組成が減少するグレーデッドＳｉ
1-y Ｇｅy 層４を露出させ、この露出した領域側にｐ型
トランジスタ７を設けると共に、III-Ｖ族化合物半導体
能動層６側にｎ型トランジスタ８を設けたことを特徴と
する。
【００１６】
【作用】図２は、シリコンゲルマニウム（Ｓｉ1-z Ｇｅ
z ）におけるＧｅ組成ｚと格子定数の相関を示す図であ
り、図２を参照して作用を説明する。 図２参照 図２に示すように、Ｓｉ1-z Ｇｅz の格子定数はＧｅの
組成ｚの増加に伴ってリニアに増加し、ｘ＝１．０の純
粋ゲルマニウム（格子定数：５．６４６１Å）におい
て、ＧａＡｓの格子定数（格子定数：５．６５３３Å）
と略一致する。
z ）におけるＧｅ組成ｚと格子定数の相関を示す図であ
り、図２を参照して作用を説明する。 図２参照 図２に示すように、Ｓｉ1-z Ｇｅz の格子定数はＧｅの
組成ｚの増加に伴ってリニアに増加し、ｘ＝１．０の純
粋ゲルマニウム（格子定数：５．６４６１Å）におい
て、ＧａＡｓの格子定数（格子定数：５．６５３３Å）
と略一致する。
【００１７】本発明は、基板として、シリコンよりもゲ
ルマニウムやＧａＡｓに格子定数の近いシリコンゲルマ
ニウム混晶を用いているので、その上に成長させるゲル
マニウムを主成分とする能動層及びIII-Ｖ族化合物半導
体能動層の格子不整合の問題が生ぜず、また、ゲルマニ
ウム基板を用いた場合に比べて不安定なゲルマニウム酸
化膜が存在しないので、信頼性が高まる。また、Ｖ族元
素が化学量論比に対して１〜２％多い高抵抗のIII-Ｖ族
化合物半導体層を介在させているので、ｐ型トランジス
タとｎ型トランジスタとの電気的分離が確実になる。
ルマニウムやＧａＡｓに格子定数の近いシリコンゲルマ
ニウム混晶を用いているので、その上に成長させるゲル
マニウムを主成分とする能動層及びIII-Ｖ族化合物半導
体能動層の格子不整合の問題が生ぜず、また、ゲルマニ
ウム基板を用いた場合に比べて不安定なゲルマニウム酸
化膜が存在しないので、信頼性が高まる。また、Ｖ族元
素が化学量論比に対して１〜２％多い高抵抗のIII-Ｖ族
化合物半導体層を介在させているので、ｐ型トランジス
タとｎ型トランジスタとの電気的分離が確実になる。
【００１８】また、基板とゲルマニウムを主成分とする
能動層との間にＧｅ組成が増加するグレーデッドＳｉ
1-x Ｇｅx 層を設けているので、ゲルマニウムを主成分
とする能動層及びその上に設けるＧｅ組成が減少するグ
レーデッドＳｉ1-y Ｇｅy 層に格子不整合によるミスフ
ィト転移は発生しない。
能動層との間にＧｅ組成が増加するグレーデッドＳｉ
1-x Ｇｅx 層を設けているので、ゲルマニウムを主成分
とする能動層及びその上に設けるＧｅ組成が減少するグ
レーデッドＳｉ1-y Ｇｅy 層に格子不整合によるミスフ
ィト転移は発生しない。
【００１９】また、基板として、Ｇｅ組成が０．３〜
０．７のシリコンゲルマニウムを用いているので、相互
拡散を防止するためのＧｅ組成が減少するグレーデッド
Ｓｉ1- y Ｇｅy 層を厚く形成でき、したがって、Ｇｅと
Ｇａ或いはＡｓとの相互拡散が効果的に抑制されて、そ
の上に設けるIII-Ｖ族化合物半導体層の結晶性が向上す
る。
０．７のシリコンゲルマニウムを用いているので、相互
拡散を防止するためのＧｅ組成が減少するグレーデッド
Ｓｉ1- y Ｇｅy 層を厚く形成でき、したがって、Ｇｅと
Ｇａ或いはＡｓとの相互拡散が効果的に抑制されて、そ
の上に設けるIII-Ｖ族化合物半導体層の結晶性が向上す
る。
【００２０】また、ｐ型トランジスタとして絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）を用い、ｎ型ト
ランジスタとして高電子移動度トランジスタ（ＨＥＭ
Ｔ）を用いることにより、単体としては確立したプロセ
スを有するトランジスタで、且つ、同じユニポーラ型で
あるトランジスタにより相補型回路を構成することがで
きる。
型電界効果トランジスタ（ＩＧＦＥＴ）を用い、ｎ型ト
ランジスタとして高電子移動度トランジスタ（ＨＥＭ
Ｔ）を用いることにより、単体としては確立したプロセ
スを有するトランジスタで、且つ、同じユニポーラ型で
あるトランジスタにより相補型回路を構成することがで
きる。
【００２１】また、本発明の製造方法は、従来より知ら
れている標準化された製造プロセスと、低温成長による
Ｖ族元素が化学量論比に対して１〜２％多い高抵抗III-
Ｖ族化合物半導体層の成長工程を組合せているので、簡
単な製造工程で、且つ、再現性良くシリコン相補型半導
体装置より高速の相補型半導体装置を製造することがで
きる。
れている標準化された製造プロセスと、低温成長による
Ｖ族元素が化学量論比に対して１〜２％多い高抵抗III-
Ｖ族化合物半導体層の成長工程を組合せているので、簡
単な製造工程で、且つ、再現性良くシリコン相補型半導
体装置より高速の相補型半導体装置を製造することがで
きる。
【００２２】
【実施例】図３乃至図９は本発明の実施例の製造工程を
説明する図である。 図３（ａ）参照 先ず、Ｓｉ0.5 Ｇｅ0.5 基板１１上に、１０ｎｍのＧｅ
組成ｘが０．５から１．０に増加するグレーデッドＳｉ
1-x Ｇｅx 層１２、３０ｎｍのＧｅ能動層１３、及び、
３０ｎｍのＧｅ組成ｙが１．０から０．５に減少するグ
レーデッドＳｉ 1-y Ｇｅy 層１４を順次、分子線エピタ
キシャル成長法（ＭＢＥ法）によって堆積させる。この
場合、グレーデッドＳｉ1-x Ｇｅx 層１２は基板１とそ
の上に設けるＧｅ能動層１３等の格子不整合を緩和する
バッファ層として作用する。
説明する図である。 図３（ａ）参照 先ず、Ｓｉ0.5 Ｇｅ0.5 基板１１上に、１０ｎｍのＧｅ
組成ｘが０．５から１．０に増加するグレーデッドＳｉ
1-x Ｇｅx 層１２、３０ｎｍのＧｅ能動層１３、及び、
３０ｎｍのＧｅ組成ｙが１．０から０．５に減少するグ
レーデッドＳｉ 1-y Ｇｅy 層１４を順次、分子線エピタ
キシャル成長法（ＭＢＥ法）によって堆積させる。この
場合、グレーデッドＳｉ1-x Ｇｅx 層１２は基板１とそ
の上に設けるＧｅ能動層１３等の格子不整合を緩和する
バッファ層として作用する。
【００２３】なお、基板１１のＧｅ組成比は０．５に限
られるものではなく０．３乃至０．７の範囲であれば良
く、また、グレーデッドＳｉ1-x Ｇｅx 層１２の組成ｘ
の変化も基板１１の組成比から能動層１３の組成比まで
増加するようにすれば良く、その層厚も０乃至１００ｎ
ｍの範囲であれば良い。また、Ｇｅ能動層１３は、Ｇｅ
組成が９０％以上のシリコンゲルマニウムであれば良
く、その層厚も能動層を形成するのに充分な厚さ、即
ち、１００ｎｍ以下であれば良く、更に、グレーデッド
Ｓｉ1-y Ｇｅy 層１４のＧｅ能動層１３と反対側の表面
のＧｅ組成は０．３乃至０．７であれば良く、その層厚
も１００ｎｍ以下であれば良い。
られるものではなく０．３乃至０．７の範囲であれば良
く、また、グレーデッドＳｉ1-x Ｇｅx 層１２の組成ｘ
の変化も基板１１の組成比から能動層１３の組成比まで
増加するようにすれば良く、その層厚も０乃至１００ｎ
ｍの範囲であれば良い。また、Ｇｅ能動層１３は、Ｇｅ
組成が９０％以上のシリコンゲルマニウムであれば良
く、その層厚も能動層を形成するのに充分な厚さ、即
ち、１００ｎｍ以下であれば良く、更に、グレーデッド
Ｓｉ1-y Ｇｅy 層１４のＧｅ能動層１３と反対側の表面
のＧｅ組成は０．３乃至０．７であれば良く、その層厚
も１００ｎｍ以下であれば良い。
【００２４】次いで、成長温度を２５０℃としたＭＢＥ
法を用いて、高抵抗ＧａＡｓ層１５を成長させたのち、
６００℃で１０分間熱処理を行う。この様な、通常の成
長温度より低温でIII-Ｖ族化合物半導体を成長させた場
合には、Ｖ族元素が化学量論比に対して１〜２％多い半
導体層が得られ、その後の熱処理によって過剰なＶ族元
素が粒状に集合して金属粒となり、半導体層中の金属粒
周囲に金属−半導体接合（ショットキー接合）ができ、
キャリアが空乏化して高抵抗になる（スミス他，ＩＥＥ
Ｅ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ，ＥＤＬ９，ｐ．７７，１９８８）。
法を用いて、高抵抗ＧａＡｓ層１５を成長させたのち、
６００℃で１０分間熱処理を行う。この様な、通常の成
長温度より低温でIII-Ｖ族化合物半導体を成長させた場
合には、Ｖ族元素が化学量論比に対して１〜２％多い半
導体層が得られ、その後の熱処理によって過剰なＶ族元
素が粒状に集合して金属粒となり、半導体層中の金属粒
周囲に金属−半導体接合（ショットキー接合）ができ、
キャリアが空乏化して高抵抗になる（スミス他，ＩＥＥ
Ｅ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ，ＥＤＬ９，ｐ．７７，１９８８）。
【００２５】このＧａＡｓ層１５の場合には、ＧａＡｓ
−金属Ａｓショットキー接合が形成され、その抵抗率は
１０5 〜１０7 Ω・ｃｍとなり、ｐ型トランジスタとｎ
型トランジスタとを電気的に分離する素子分離層とな
る。なお、このＧａＡｓ層の成長温度は、１５０℃乃至
４５０℃の範囲であれば良く、その層厚も１００乃至５
００ｎｍの範囲であれば良い。また、このＧａＡｓ層１
５は、Ｖ族元素が化学量論比に対して１〜２％多い他の
III-Ｖ族化合物半導体層でも良く、例えば、ＡｌＧａＡ
ｓ層の場合には、１０ 11Ω・ｃｍの抵抗率になる。
−金属Ａｓショットキー接合が形成され、その抵抗率は
１０5 〜１０7 Ω・ｃｍとなり、ｐ型トランジスタとｎ
型トランジスタとを電気的に分離する素子分離層とな
る。なお、このＧａＡｓ層の成長温度は、１５０℃乃至
４５０℃の範囲であれば良く、その層厚も１００乃至５
００ｎｍの範囲であれば良い。また、このＧａＡｓ層１
５は、Ｖ族元素が化学量論比に対して１〜２％多い他の
III-Ｖ族化合物半導体層でも良く、例えば、ＡｌＧａＡ
ｓ層の場合には、１０ 11Ω・ｃｍの抵抗率になる。
【００２６】次いで、５０ｎｍの高純度ＧａＡｓ層１
６、２０ｎｍのｎ型Ａｌ0.3 Ｇａ0.7Ａｓキャリア供給
層１７、及び、１０ｎｍのｎ型Ｉｎ0.3 Ｇａ0.7 Ａｓオ
ーミックコンタクト層１８をＭＢＥ法によって堆積させ
る。これらの堆積工程において、グレーデッドＳｉ1-y
Ｇｅy 層１４がＧｅとＧａ及びＡｓとの相互拡散を防止
する相互拡散防止層として作用するため、その上に設け
る高純度ＧａＡｓ層６の品質を高品質に保つことができ
る。
６、２０ｎｍのｎ型Ａｌ0.3 Ｇａ0.7Ａｓキャリア供給
層１７、及び、１０ｎｍのｎ型Ｉｎ0.3 Ｇａ0.7 Ａｓオ
ーミックコンタクト層１８をＭＢＥ法によって堆積させ
る。これらの堆積工程において、グレーデッドＳｉ1-y
Ｇｅy 層１４がＧｅとＧａ及びＡｓとの相互拡散を防止
する相互拡散防止層として作用するため、その上に設け
る高純度ＧａＡｓ層６の品質を高品質に保つことができ
る。
【００２７】なお、高純度ＧａＡｓ層１６の層厚は、１
００ｎｍ程度であれば良く、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
キャリア供給層１７のＡｌ組成比ａは０．０＜ａ≦１．
０の範囲であり、且つ、その層厚は４０ｎｍ以下であれ
ば良く、さらに、ｎ型Ｉｎ0. 3 Ｇａ0.7 Ａｓオーミック
コンタクト層１８のＩｎ組成比ｂは０．０≦ｂ≦１．０
の範囲であり、且つ、その層厚は１００ｎｍ程度であれ
ば良い。
００ｎｍ程度であれば良く、ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
キャリア供給層１７のＡｌ組成比ａは０．０＜ａ≦１．
０の範囲であり、且つ、その層厚は４０ｎｍ以下であれ
ば良く、さらに、ｎ型Ｉｎ0. 3 Ｇａ0.7 Ａｓオーミック
コンタクト層１８のＩｎ組成比ｂは０．０≦ｂ≦１．０
の範囲であり、且つ、その層厚は１００ｎｍ程度であれ
ば良い。
【００２８】図３（ｂ）参照
次いで、フォトレジストパターン１９をマスクとしてＨ
3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：２５のリン酸系
エッチング液を用いて、ｎ型Ｉｎ0.3 Ｇａ0.7Ａｓオー
ミックコンタクト層１８乃至高抵抗ＧａＡｓ層１５を選
択的にエッチング除去する。
3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：２５のリン酸系
エッチング液を用いて、ｎ型Ｉｎ0.3 Ｇａ0.7Ａｓオー
ミックコンタクト層１８乃至高抵抗ＧａＡｓ層１５を選
択的にエッチング除去する。
【００２９】図４（ｃ）参照
次いで、フォトレジストパターンを除去したのち、新た
なフォトレジストを塗布してパターニングすることによ
り第２のフォトレジストパターン２０を形成し、このフ
ォトレジストパターン２０をマスクとして酸素イオンを
１×１０15ｃｍ -2のドーズ量でイオン注入して素子分離
領域２１を形成する。
なフォトレジストを塗布してパターニングすることによ
り第２のフォトレジストパターン２０を形成し、このフ
ォトレジストパターン２０をマスクとして酸素イオンを
１×１０15ｃｍ -2のドーズ量でイオン注入して素子分離
領域２１を形成する。
【００３０】図４（ｄ）参照
次いで、フォトレジストパターンを除去したのち、全面
にシリコン窒化酸化膜（ＳｉＯＮ膜）２２をプラズマＣ
ＶＤ法によって堆積させ、次いで、フォトレジストを塗
布してパターニングすることによってｐ型ＩＧＦＥＴの
ゲート部に対応する開口部を有する第３のフォトレジス
トパターン２３を形成する。
にシリコン窒化酸化膜（ＳｉＯＮ膜）２２をプラズマＣ
ＶＤ法によって堆積させ、次いで、フォトレジストを塗
布してパターニングすることによってｐ型ＩＧＦＥＴの
ゲート部に対応する開口部を有する第３のフォトレジス
トパターン２３を形成する。
【００３１】図５（ｅ）参照
次いで、第３のフォトレジストパターンをマスクとして
ＣＦ4 と３．９％のＯ 2 ガスからなるＣＦ4 系ガスを用
いたドライ・エッチングにより、シリコン窒化酸化膜２
２及びグレーデッドＳｉ1-y Ｇｅy 層１４を選択的に除
去して、Ｇｅ能動層１３を露出させる。
ＣＦ4 と３．９％のＯ 2 ガスからなるＣＦ4 系ガスを用
いたドライ・エッチングにより、シリコン窒化酸化膜２
２及びグレーデッドＳｉ1-y Ｇｅy 層１４を選択的に除
去して、Ｇｅ能動層１３を露出させる。
【００３２】図５（ｆ）参照
次いで、シリコン窒化酸化膜２２をマスクとして、
Ｏ2 ：Ｎ2 ＝１：３の雰囲気中で５５０℃の基板温度で
２０分間熱処理することによって、窒化と酸化とを同時
に行い、Ｇｅ能動層１３及びグレーデッドＳｉ1-y Ｇｅ
y 層１４の露出表面に厚さ１０ｎｍの窒化酸化物（Ｇｅ
2 Ｎ2 Ｏ）からなるゲート絶縁膜２４を形成する。（な
お、この窒化・酸化工程については、Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔ
ｙ，ｖｏｌ．１３５−４，ｐ．９６１，１９８８参
照。） なお、このゲート絶縁膜２４の層厚は、３乃至５０ｎｍ
の範囲であれば良い。
Ｏ2 ：Ｎ2 ＝１：３の雰囲気中で５５０℃の基板温度で
２０分間熱処理することによって、窒化と酸化とを同時
に行い、Ｇｅ能動層１３及びグレーデッドＳｉ1-y Ｇｅ
y 層１４の露出表面に厚さ１０ｎｍの窒化酸化物（Ｇｅ
2 Ｎ2 Ｏ）からなるゲート絶縁膜２４を形成する。（な
お、この窒化・酸化工程については、Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔ
ｙ，ｖｏｌ．１３５−４，ｐ．９６１，１９８８参
照。） なお、このゲート絶縁膜２４の層厚は、３乃至５０ｎｍ
の範囲であれば良い。
【００３３】図６（ｇ）参照
次いで、全面にＣｒとＡｕとを蒸着してｐ型ＩＧＦＥＴ
のゲート電極となるＣｒ／Ａｕ層２５を形成する。
のゲート電極となるＣｒ／Ａｕ層２５を形成する。
【００３４】図６（ｈ）参照
次いで、シリコン窒化酸化膜２２をＨＦ：Ｈ2 Ｏ＝１：
２０のフッ酸系エッチング液によって除去することによ
り、シリコン窒化酸化膜２２上のＣｒ／Ａｕ層２５をリ
フトオフしてゲート電極２６を形成したのち、全面に新
たに第２のシリコン窒化酸化膜２７をプラズマＣＶＤ法
によって堆積させ、フォトレジスト（図示せず）をマス
クとしてＣＦ4 系ガスを用いたドライ・エッチングによ
りｐ型ＩＧＦＥＴのソース・ドレイン形成領域上及びゲ
ート電極２６上の第２のシリコン窒化酸化膜２７を除去
する。
２０のフッ酸系エッチング液によって除去することによ
り、シリコン窒化酸化膜２２上のＣｒ／Ａｕ層２５をリ
フトオフしてゲート電極２６を形成したのち、全面に新
たに第２のシリコン窒化酸化膜２７をプラズマＣＶＤ法
によって堆積させ、フォトレジスト（図示せず）をマス
クとしてＣＦ4 系ガスを用いたドライ・エッチングによ
りｐ型ＩＧＦＥＴのソース・ドレイン形成領域上及びゲ
ート電極２６上の第２のシリコン窒化酸化膜２７を除去
する。
【００３５】図７（ｉ）参照
次いで、第２のシリコン窒化酸化膜２７をマスクにし
て、ドーズ量２×１０14ｃｍ-2のＢ（ボロン）をイオン
注入し、３５０℃の温度で熱処理することによって、ｐ
+ 型ソース・ドレイン領域２８，２９を形成する。
て、ドーズ量２×１０14ｃｍ-2のＢ（ボロン）をイオン
注入し、３５０℃の温度で熱処理することによって、ｐ
+ 型ソース・ドレイン領域２８，２９を形成する。
【００３６】図７（ｊ）参照
次いで、フォトレジストを全面に塗布してパターニング
することによって、ソース・ドレイン電極形成用の開口
を有する第４のフォトレジストパターン３０を設けたの
ち、Ｐｄ（パラジウム）、Ｃｒ、及び、Ａｕを蒸着して
ソース・ドレイン電極となるＰｄ／Ｃｒ／Ａｕ層３１を
形成する。
することによって、ソース・ドレイン電極形成用の開口
を有する第４のフォトレジストパターン３０を設けたの
ち、Ｐｄ（パラジウム）、Ｃｒ、及び、Ａｕを蒸着して
ソース・ドレイン電極となるＰｄ／Ｃｒ／Ａｕ層３１を
形成する。
【００３７】図８（ｋ）参照
次いで、第４のフォトレジストパターンを除去すること
により、第４のフォトレジストパターン上のＰｄ／Ｃｒ
／Ａｕ層をリフトオフしてソース・ドレイン電極３２，
３３を形成したのち、全面にフォトレジストを塗布して
パターニングすることによってｎ型ＨＥＭＴのゲート電
極形成用の開口を有する第５のフォトレジストパターン
３４を形成する。
により、第４のフォトレジストパターン上のＰｄ／Ｃｒ
／Ａｕ層をリフトオフしてソース・ドレイン電極３２，
３３を形成したのち、全面にフォトレジストを塗布して
パターニングすることによってｎ型ＨＥＭＴのゲート電
極形成用の開口を有する第５のフォトレジストパターン
３４を形成する。
【００３８】そして、この第５のフォトレジストパター
ン３４をマスクとして第２のシリコン窒化酸化膜２７、
及び、ｎ型Ｉｎ0.3 Ｇａ0.7 Ａｓオーミックコンタクト
層１８をエッチング除去してｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
キャリア供給層１７を露出させたのち、全面にｎ型ＨＥ
ＭＴのゲート電極となるＡｌ層３５を蒸着する。
ン３４をマスクとして第２のシリコン窒化酸化膜２７、
及び、ｎ型Ｉｎ0.3 Ｇａ0.7 Ａｓオーミックコンタクト
層１８をエッチング除去してｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
キャリア供給層１７を露出させたのち、全面にｎ型ＨＥ
ＭＴのゲート電極となるＡｌ層３５を蒸着する。
【００３９】図８（ｌ）参照
次いで、第５のフォトレジストパターンを除去すること
により、第５のフォトレジストパターン上のＡｌ層をリ
フトオフしてｎ型ＨＥＭＴのゲート電極３６を形成した
のち、新たにフォトレジストを全面に塗布してパターニ
ングすることによって、ｎ型ＨＥＭＴのソース・ドレイ
ン電極形成用の開口を有する第６のフォトレジストパタ
ーン３７を設け、次いで、全面にＡｕ・Ｇｅ、Ｎｉ、及
び、Ａｕを蒸着してソース・ドレイン電極となるＡｕ・
Ｇｅ／Ｎｉ／Ａｕ層３８を形成する。
により、第５のフォトレジストパターン上のＡｌ層をリ
フトオフしてｎ型ＨＥＭＴのゲート電極３６を形成した
のち、新たにフォトレジストを全面に塗布してパターニ
ングすることによって、ｎ型ＨＥＭＴのソース・ドレイ
ン電極形成用の開口を有する第６のフォトレジストパタ
ーン３７を設け、次いで、全面にＡｕ・Ｇｅ、Ｎｉ、及
び、Ａｕを蒸着してソース・ドレイン電極となるＡｕ・
Ｇｅ／Ｎｉ／Ａｕ層３８を形成する。
【００４０】図９参照
次いで、第６のフォトレジストパターンを除去すること
によって、第６のフォトレジストパターン上のＡｕ・Ｇ
ｅ／Ｎｉ／Ａｕ層をリフトオフしてソース・ドレイン電
極３９，４０を形成したのち、４５０℃の基板温度で１
０分間の熱処理を行なうことにより、ソース・ドレイン
電極３２，３３，３９，４０のオーミック性を高めて、
ｐ型ゲルマニウムＩＧＦＥＴとｎ型ＧａＡｓＨＥＭＴと
からなる相補型の半導体装置を完成する。なお、この場
合の熱処理温度は４００℃乃至４５０℃の範囲であれば
良い。
によって、第６のフォトレジストパターン上のＡｕ・Ｇ
ｅ／Ｎｉ／Ａｕ層をリフトオフしてソース・ドレイン電
極３９，４０を形成したのち、４５０℃の基板温度で１
０分間の熱処理を行なうことにより、ソース・ドレイン
電極３２，３３，３９，４０のオーミック性を高めて、
ｐ型ゲルマニウムＩＧＦＥＴとｎ型ＧａＡｓＨＥＭＴと
からなる相補型の半導体装置を完成する。なお、この場
合の熱処理温度は４００℃乃至４５０℃の範囲であれば
良い。
【００４１】なお、上記実施例においては、ｎ型トラン
ジスタとしてｎ型ＨＥＭＴを用いているが、これに限ら
れるものではなく、例えば、ＧａＡｓＭＥＳＦＥＴ（シ
ョットキーバリアゲート型電界効果トランジスタ）を用
いても良いものであり、また、ｎ型トランジスタの素材
もＧａＡｓに限られるものでなく、電子移動度の高い他
のIII-Ｖ族化合物半導体を用いても良い。
ジスタとしてｎ型ＨＥＭＴを用いているが、これに限ら
れるものではなく、例えば、ＧａＡｓＭＥＳＦＥＴ（シ
ョットキーバリアゲート型電界効果トランジスタ）を用
いても良いものであり、また、ｎ型トランジスタの素材
もＧａＡｓに限られるものでなく、電子移動度の高い他
のIII-Ｖ族化合物半導体を用いても良い。
【００４２】
【発明の効果】本発明によれば、Ｇｅ組成が９０％以上
のｐ型シリコンゲルマニウムトランジスタとｎ型III-Ｖ
族化合物半導体トランジスタとを形成する成長基板とし
て、シリコンゲルマニウム基板を用い、且つ、ｐ型トラ
ンジスタの能動層とｎ型トランジスタの能動層との間に
Ｇｅ組成が減少するグレーデッドシリコンゲルマニウム
層を介在させることにより、ミスフィット転移及び相互
拡散を抑制したので、高品質な半導体能動層を得ること
ができ、それによって、高速特性の優れた相補型回路を
含む半導体装置を製造歩留り良く製造することができ
る。
のｐ型シリコンゲルマニウムトランジスタとｎ型III-Ｖ
族化合物半導体トランジスタとを形成する成長基板とし
て、シリコンゲルマニウム基板を用い、且つ、ｐ型トラ
ンジスタの能動層とｎ型トランジスタの能動層との間に
Ｇｅ組成が減少するグレーデッドシリコンゲルマニウム
層を介在させることにより、ミスフィット転移及び相互
拡散を抑制したので、高品質な半導体能動層を得ること
ができ、それによって、高速特性の優れた相補型回路を
含む半導体装置を製造歩留り良く製造することができ
る。
【図１】本発明の原理的構成を示す半導体装置の断面図
である。
である。
【図２】シリコンゲルマニウム（Ｓｉ1-z Ｇｅz ）の組
成比と格子定数の相関を示す図である。
成比と格子定数の相関を示す図である。
【図３】本発明の実施例の途中までの製造工程を説明す
る図である。
る図である。
【図４】本発明の実施例の図３以降の途中までの製造工
程を説明する図である。
程を説明する図である。
【図５】本発明の実施例の図４以降の途中までの製造工
程を説明する図である。
程を説明する図である。
【図６】本発明の実施例の図５以降の途中までの製造工
程を説明する図である。
程を説明する図である。
【図７】本発明の実施例の図６以降の途中までの製造工
程を説明する図である。
程を説明する図である。
【図８】本発明の実施例の図７以降の途中までの製造工
程を説明する図である。
程を説明する図である。
【図９】本発明の実施例の図８以降の製造工程を説明す
る図である。
る図である。
１ シリコンゲルマニウム基板
２ Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅx 層
３ ゲルマニウムを主成分とする能動層
４ Ｇｅ組成が減少するグレーデッドＳｉ1-y Ｇｅy 層
５ 高抵抗III-Ｖ族化合物半導体層
６ III-Ｖ族化合物半導体能動層
７ ｐ型トランジスタ
８ ｎ型トランジスタ
１１ Ｓｉ0.5 Ｇｅ0.5 基板
１２ Ｇｅ組成が増加するグレーデッドＳｉ1-x Ｇｅx
層 １３ Ｇｅ能動層 １４ Ｇｅ組成が減少するグレーデッドＳｉ1-y Ｇｅy
層 １５ 高抵抗ＧａＡｓ層 １６ 高純度ＧａＡｓ能動層 １７ Ａｌ0.3 Ｇａ0.7 Ａｓ層 １８ Ｉｎ0.3 Ｇａ0.7 Ａｓ層 １９ フォトレジストパターン ２０ 第２のフォトレジストパターン ２１ 素子分離領域 ２２ シリコン窒化酸化膜 ２３ 第３のフォトレジストパターン ２４ ゲート絶縁膜 ２５ Ｃｒ／Ａｕ層 ２６ ゲート電極 ２７ 第２のシリコン窒化酸化膜 ２８ ソース領域 ２９ ドレイン領域 ３０ 第４のフォトレジストパターン ３１ Ｐｄ／Ｃｒ／Ａｕ層 ３２ ソース電極 ３３ ドレイン電極 ３４ 第５のフォトレジストパターン ３５ Ａｌ層 ３６ ゲート電極 ３７ 第６のフォトレジストパターン ３８ Ａｕ・Ｇｅ／Ｎｉ／Ａｕ層 ３９ ドレイン電極 ４０ ソース電極
層 １３ Ｇｅ能動層 １４ Ｇｅ組成が減少するグレーデッドＳｉ1-y Ｇｅy
層 １５ 高抵抗ＧａＡｓ層 １６ 高純度ＧａＡｓ能動層 １７ Ａｌ0.3 Ｇａ0.7 Ａｓ層 １８ Ｉｎ0.3 Ｇａ0.7 Ａｓ層 １９ フォトレジストパターン ２０ 第２のフォトレジストパターン ２１ 素子分離領域 ２２ シリコン窒化酸化膜 ２３ 第３のフォトレジストパターン ２４ ゲート絶縁膜 ２５ Ｃｒ／Ａｕ層 ２６ ゲート電極 ２７ 第２のシリコン窒化酸化膜 ２８ ソース領域 ２９ ドレイン領域 ３０ 第４のフォトレジストパターン ３１ Ｐｄ／Ｃｒ／Ａｕ層 ３２ ソース電極 ３３ ドレイン電極 ３４ 第５のフォトレジストパターン ３５ Ａｌ層 ３６ ゲート電極 ３７ 第６のフォトレジストパターン ３８ Ａｕ・Ｇｅ／Ｎｉ／Ａｕ層 ３９ ドレイン電極 ４０ ソース電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/812
(56)参考文献 特開 昭61−189620（ＪＰ，Ａ)
特開 平５−121450（ＪＰ，Ａ)
特開 平２−52441（ＪＰ，Ａ)
特開 平５−114708（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 27/092 - 21/095
H01L 29/778
H01L 29/80 - 29/812
H01L 21/8238
Claims (6)
- 【請求項１】 シリコンゲルマニウム基板上に、ゲルマ
ニウム組成が増加するグレーデッドシリコンゲルマニウ
ム層、ゲルマニウムを主成分とする能動層、及び、ゲル
マニウム組成が減少するグレーデッドシリコンゲルマニ
ウム層を設け、その一部領域に前記シリコンゲルマニウ
ム能動層をチャネル層とするｐ型トランジスタを構成す
ると共に、少なくともこの前記ｐ型トランジスタを設け
た領域に隣接する領域に、Ｖ族元素が化学量論比に対し
て１〜２％多いIII-Ｖ族化合物半導体層、及び、III-Ｖ
族化合物半導体能動層を設け、前記III-Ｖ族化合物半導
体能動層をチャネル層とするｎ型トランジスタを設けた
ことを特徴とする半導体装置。 - 【請求項２】 上記シリコンゲルマニウム基板と、上記
ゲルマニウム組成が増加するグレーデッドシリコンゲル
マニウム層と、上記ゲルマニウムを主成分とする能動層
と、上記ゲルマニウム組成が減少するグレーデッドシリ
コンゲルマニウム層とが、格子不整合によるミスフィッ
ト転移が発生しないＧｅ組成を有することを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 上記シリコンゲルマニウム基板のゲルマ
ニウム組成が０．３乃至０．７にすることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項４】 上記ゲルマニウムを主成分とする能動層
が、ゲルマニウム組成が１００％のゲルマニウム能動層
であり、また、上記III-Ｖ族化合物半導体能動層がＧａ
Ａｓ能動層であることを特徴とする請求項１乃至３のい
ずれか１項に記載の半導体装置。 - 【請求項５】 上記ｐ型トランジスタが絶縁ゲート型電
界効果型トランジスタであり、また、ｎ型トランジスタ
が高電子移動度トランジスタであることを特徴とする請
求項１乃至４のいずれか１項に記載の半導体装置。 - 【請求項６】 シリコンゲルマニウム基板上に、ゲルマ
ニウム組成が増加するグレーデッドシリコンゲルマニウ
ム層、ゲルマニウムを主成分とする能動層、ゲルマニウ
ム組成が減少するグレーデッドシリコンゲルマニウム
層、Ｖ族元素が化学量論比に対して１〜２％多いIII-Ｖ
族化合物半導体層、及び、III-Ｖ族化合物半導体能動層
を設け、前記III-Ｖ族化合物半導体能動層及び前記Ｖ族
元素が化学量論比に対して１〜２％多いIII-Ｖ族化合物
半導体層を選択的に除去してゲルマニウム組成が減少す
るグレーデッドシリコンゲルマニウム層を露出させたの
ち、この露出した領域側にｐ型トランジスタを形成する
と共に、III-Ｖ族化合物半導体能動層側にｎ型トランジ
スタを形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32715694A JP3368449B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32715694A JP3368449B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186249A JPH08186249A (ja) | 1996-07-16 |
| JP3368449B2 true JP3368449B2 (ja) | 2003-01-20 |
Family
ID=18195942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32715694A Expired - Fee Related JP3368449B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3368449B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6905542B2 (en) * | 2001-05-24 | 2005-06-14 | Arkadii V. Samoilov | Waveguides such as SiGeC waveguides and method of fabricating the same |
| US6770134B2 (en) * | 2001-05-24 | 2004-08-03 | Applied Materials, Inc. | Method for fabricating waveguides |
| US7008864B2 (en) * | 2001-10-26 | 2006-03-07 | Sige Semiconductor Inc. | Method of depositing high-quality SiGe on SiGe substrates |
| JP4645313B2 (ja) * | 2005-06-14 | 2011-03-09 | 富士電機システムズ株式会社 | 半導体装置 |
| JP6019599B2 (ja) * | 2011-03-31 | 2016-11-02 | ソニー株式会社 | 半導体装置、および、その製造方法 |
| TWI550828B (zh) * | 2011-06-10 | 2016-09-21 | 住友化學股份有限公司 | 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 |
| JP2013016789A (ja) * | 2011-06-10 | 2013-01-24 | Sumitomo Chemical Co Ltd | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
-
1994
- 1994-12-28 JP JP32715694A patent/JP3368449B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08186249A (ja) | 1996-07-16 |
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