JPH05152336A - Ｓｏｉｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｓｏｉｍｏｓｆｅｔ及びその製造方法Info
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- JPH05152336A JPH05152336A JP3339688A JP33968891A JPH05152336A JP H05152336 A JPH05152336 A JP H05152336A JP 3339688 A JP3339688 A JP 3339688A JP 33968891 A JP33968891 A JP 33968891A JP H05152336 A JPH05152336 A JP H05152336A
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Abstract
(57)【要約】
【目的】 ＳＯＩＭＯＳＦＥＴの動作異常であるバイポ
ーラ動作を抑制するために、バイポーラ動作におけるソ
ースからチャネル部へのキャリア注入効率を低減させ
る。 【構成】 ＳＯＩＭＯＳＦＥＴにおいて、ソース・ドレ
イン領域の一方又は両方にナローギャップ半導体８，１
０、チャネル部にワイドギャップ半導体９を用いる。こ
のトランジスタは、基板１上に絶縁膜２を介して配置さ
れている。ソース・ドレイン領域の半導体８，９は、選
択的エピタキシャル成長法により形成される。
ーラ動作を抑制するために、バイポーラ動作におけるソ
ースからチャネル部へのキャリア注入効率を低減させ
る。 【構成】 ＳＯＩＭＯＳＦＥＴにおいて、ソース・ドレ
イン領域の一方又は両方にナローギャップ半導体８，１
０、チャネル部にワイドギャップ半導体９を用いる。こ
のトランジスタは、基板１上に絶縁膜２を介して配置さ
れている。ソース・ドレイン領域の半導体８，９は、選
択的エピタキシャル成長法により形成される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ，論理回路等の
高集積性を要求される半導体装置に用いるＳＯＩＭＯＳ
ＦＥＴとその製造方法に関する。
高集積性を要求される半導体装置に用いるＳＯＩＭＯＳ
ＦＥＴとその製造方法に関する。
【０００２】
【従来の技術】従来、ＳＯＩＭＯＳＦＥＴの動作異常で
あるバイポーラ動作を抑制するために、ＬＤＤ構造によ
りドレイン端での衝突・電離を抑制し、正孔電流を抑制
する方法が、例えば山口らによって１９９０ アイ・イ
ー・ディー・エムテクニカルダイジェスト（１９９０
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）に報告されている。
あるバイポーラ動作を抑制するために、ＬＤＤ構造によ
りドレイン端での衝突・電離を抑制し、正孔電流を抑制
する方法が、例えば山口らによって１９９０ アイ・イ
ー・ディー・エムテクニカルダイジェスト（１９９０
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）に報告されている。
【０００３】図８にその構成を示す。この構造はシリコ
ン基板５１上に酸化膜５２があり、その上にあるＳＯＩ
上にゲート酸化膜５４とゲート電極５３を設けたのちに
ＳＯＩに低濃度ｐ型領域５３，低濃度ｎ型領域５５，高
濃度ｎ型領域５７を設けたものである。
ン基板５１上に酸化膜５２があり、その上にあるＳＯＩ
上にゲート酸化膜５４とゲート電極５３を設けたのちに
ＳＯＩに低濃度ｐ型領域５３，低濃度ｎ型領域５５，高
濃度ｎ型領域５７を設けたものである。
【０００４】一方、バイポーラトランジスタの利得を向
上させる手段として、ベースにナローギャップ半導体、
エミッタにワイドギャップ半導体を用いるＨＢＴが、例
えばクローマーによってプロシーディング・オブ・アイ
・イー・イー・イー ７０巻１３ページ（Ｐｒｏｃ．Ｉ
ＥＥＥ Ｖｏｌ．７０ Ｎｏ．１ ｐ．１３）に報告さ
れている。
上させる手段として、ベースにナローギャップ半導体、
エミッタにワイドギャップ半導体を用いるＨＢＴが、例
えばクローマーによってプロシーディング・オブ・アイ
・イー・イー・イー ７０巻１３ページ（Ｐｒｏｃ．Ｉ
ＥＥＥ Ｖｏｌ．７０ Ｎｏ．１ ｐ．１３）に報告さ
れている。
【０００５】また、絶縁体中に設けたスリット中に、横
方向気相エピタキシャル成長法によりＳＯＩを形成する
トンネルエピタキシーが小椋らによってアプライド・フ
ィジックス・レター ２１巻（Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．Ｖｏｌ．２１ ｐ．２２０５）に報告されて
いる。
方向気相エピタキシャル成長法によりＳＯＩを形成する
トンネルエピタキシーが小椋らによってアプライド・フ
ィジックス・レター ２１巻（Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．Ｖｏｌ．２１ ｐ．２２０５）に報告されて
いる。
【０００６】
【発明が解決しようとする課題】ところで、ＳＯＩＭＯ
ＳＦＥＴの動作異常であるバイポーラ動作は、ドレイン
端での衝突・電離によって発生した正孔電流がバイポー
ラトランジスタのベース電流のように振舞い、ソースか
らの電子注入を促すことが原因である。
ＳＦＥＴの動作異常であるバイポーラ動作は、ドレイン
端での衝突・電離によって発生した正孔電流がバイポー
ラトランジスタのベース電流のように振舞い、ソースか
らの電子注入を促すことが原因である。
【０００７】図８に示す従来例では、ＬＤＤ構造を用い
て、正孔電流を抑制するものであるが、バイポーラ動作
のさらなる抑制のためには、バイポーラ動作における利
得を低下させる手段を併用することが望ましい。
て、正孔電流を抑制するものであるが、バイポーラ動作
のさらなる抑制のためには、バイポーラ動作における利
得を低下させる手段を併用することが望ましい。
【０００８】本発明の目的は、バイポーラ動作における
ソースからチャネル部へのキャリア注入効率を低減して
ＳＯＩＭＯＳＦＥＴの異常動作であるバイポーラ動作を
抑制したＳＯＩＭＯＳＦＥＴ及びその製造方法を提供す
ることにある。
ソースからチャネル部へのキャリア注入効率を低減して
ＳＯＩＭＯＳＦＥＴの異常動作であるバイポーラ動作を
抑制したＳＯＩＭＯＳＦＥＴ及びその製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるＳＯＩＭＯＳＦＥＴにおいては、ナロ
ーギャップ半導体と、ワイドギャップ半導体とを用いた
ＳＯＩＭＯＳＦＥＴであって、ナローギャップ半導体
は、ソース・ドレインの少なくとも一方の領域を形成す
るものであり、ワイドギャップ半導体は、ソース・ドレ
イン間に挾まれたチャネル領域を形成するものであり、
両半導体は、各々の半導体形成材料が直接あるいは両者
の中間的組成をもつ混晶を介して接続されたものであ
る。
め、本発明によるＳＯＩＭＯＳＦＥＴにおいては、ナロ
ーギャップ半導体と、ワイドギャップ半導体とを用いた
ＳＯＩＭＯＳＦＥＴであって、ナローギャップ半導体
は、ソース・ドレインの少なくとも一方の領域を形成す
るものであり、ワイドギャップ半導体は、ソース・ドレ
イン間に挾まれたチャネル領域を形成するものであり、
両半導体は、各々の半導体形成材料が直接あるいは両者
の中間的組成をもつ混晶を介して接続されたものであ
る。
【００１０】また、ＳＯＩＭＯＳＦＥＴの製造方法にお
いては、ソース・ドレインのナローギャップ半導体の外
側にさらにワイドギャップ半導体が付加され、付加され
たワイドギャップ半導体にソース・ドレイン電極を形成
したものである。
いては、ソース・ドレインのナローギャップ半導体の外
側にさらにワイドギャップ半導体が付加され、付加され
たワイドギャップ半導体にソース・ドレイン電極を形成
したものである。
【００１１】また、基板表面に設けた絶縁体内にスリッ
トを形成し、スリット内に単結晶半導体に一端を接して
気相エピタキシャル成長法によりナローギャップ半導
体，ワイドギャップ半導体を交互に順次成長させた後、
両側のナローギャップ半導体形成領域をソース・ドレイ
ンに、中間のワイドギャップ半導体形成領域をチャネル
として、あるいは、ナローギャップ半導体形成領域をソ
ース・ドレインの一方、ワイドギャップ半導体をソース
・ドレインの一方とチャネル領域として、ＳＯＩＭＯＳ
ＦＥＴを形成するものである。
トを形成し、スリット内に単結晶半導体に一端を接して
気相エピタキシャル成長法によりナローギャップ半導
体，ワイドギャップ半導体を交互に順次成長させた後、
両側のナローギャップ半導体形成領域をソース・ドレイ
ンに、中間のワイドギャップ半導体形成領域をチャネル
として、あるいは、ナローギャップ半導体形成領域をソ
ース・ドレインの一方、ワイドギャップ半導体をソース
・ドレインの一方とチャネル領域として、ＳＯＩＭＯＳ
ＦＥＴを形成するものである。
【００１２】また、ＳＯＩ基板上に第１の半導体よりな
るＳＯＩ膜の一部を絶縁膜で覆い、露出したＳＯＩ膜を
シードとして第１の半導体よりバンドギャップの狭い第
２の半導体を選択的、かつエピタキシャル成長させ、該
第２の半導体をソース・ドレイン領域の一方又は両方と
してＳＯＩＭＯＳＦＥＴを形成するものである。
るＳＯＩ膜の一部を絶縁膜で覆い、露出したＳＯＩ膜を
シードとして第１の半導体よりバンドギャップの狭い第
２の半導体を選択的、かつエピタキシャル成長させ、該
第２の半導体をソース・ドレイン領域の一方又は両方と
してＳＯＩＭＯＳＦＥＴを形成するものである。
【００１３】また、第１の半導体よりなるＳＯＩ膜を素
子分離した後にゲート電極を形成し、ゲート電極パター
ンをマスクとしてソース・ドレイン領域を形成すべき領
域の一方又は両方にあるＳＯＩ膜とエッチングにより除
去し、露出した第１の半導体シードとして第１の半導体
よりもバンドギャップの狭い第２の半導体をゲート電極
から電気的に隔離して選択的、かつエピタキシャルに成
長させてソース・ドレイン領域を形成するものである。
子分離した後にゲート電極を形成し、ゲート電極パター
ンをマスクとしてソース・ドレイン領域を形成すべき領
域の一方又は両方にあるＳＯＩ膜とエッチングにより除
去し、露出した第１の半導体シードとして第１の半導体
よりもバンドギャップの狭い第２の半導体をゲート電極
から電気的に隔離して選択的、かつエピタキシャルに成
長させてソース・ドレイン領域を形成するものである。
【００１４】また、ナローギャップ半導体と、ワイドギ
ャップ半導体との接続部のうち１つ以上を、両半導体の
中間的な組成をもつ混晶領域を介して接続するものであ
る。
ャップ半導体との接続部のうち１つ以上を、両半導体の
中間的な組成をもつ混晶領域を介して接続するものであ
る。
【００１５】また、ワイドギャップ半導体とその片側又
は両側にナローギャップ半導体を有する構造に対して、
ナローギャップ半導体のワイドギャップ半導体と接して
いない領域にさらに選択的にエピタキシャル成長により
形成されたワイドギャップ半導体を付加し、付加された
ワイドギャップ半導体にソース・ドレイン電極を形成す
るものである。
は両側にナローギャップ半導体を有する構造に対して、
ナローギャップ半導体のワイドギャップ半導体と接して
いない領域にさらに選択的にエピタキシャル成長により
形成されたワイドギャップ半導体を付加し、付加された
ワイドギャップ半導体にソース・ドレイン電極を形成す
るものである。
【００１６】
【作用】ＳＯＩＭＯＳＦＥＴのソース・ドレイン電極の
一方又は両方に、ＳＯＩボディよりもバンドギャップの
狭い半導体を用いて、バイポーラ動作時の利得を下げる
ものである。本発明のＳＯＩＭＯＳＦＥＴは、バンドギ
ャップの異なる半導体を順次エピタキシャル成長させて
形成したＳＯＩ基板を用いることにより、また、バンド
ギャップの広い半導体よりなるＳＯＩ膜の上方又は側方
に、バンドギャップの狭い半導体をエピタキシャル成長
させ、両半導体を直接あるいは中間的な組成をもつ混晶
領域を介して接合することによって得られる。
一方又は両方に、ＳＯＩボディよりもバンドギャップの
狭い半導体を用いて、バイポーラ動作時の利得を下げる
ものである。本発明のＳＯＩＭＯＳＦＥＴは、バンドギ
ャップの異なる半導体を順次エピタキシャル成長させて
形成したＳＯＩ基板を用いることにより、また、バンド
ギャップの広い半導体よりなるＳＯＩ膜の上方又は側方
に、バンドギャップの狭い半導体をエピタキシャル成長
させ、両半導体を直接あるいは中間的な組成をもつ混晶
領域を介して接合することによって得られる。
【００１７】また、本発明によるＳＯＩＭＯＳＦＥＴ
は、バンドギャップの狭い半導体を挾み込むように、Ｓ
ＯＩボディとは反対側にバンドギャップの広い半導体を
設け、ここにコンタクトを設けることによりバイポーラ
動作時の利得を下げるものであるが、この構造は、前記
の工程にさらにワイドギャップ半導体の成長工程を付加
することにより得られる。
は、バンドギャップの狭い半導体を挾み込むように、Ｓ
ＯＩボディとは反対側にバンドギャップの広い半導体を
設け、ここにコンタクトを設けることによりバイポーラ
動作時の利得を下げるものであるが、この構造は、前記
の工程にさらにワイドギャップ半導体の成長工程を付加
することにより得られる。
【００１８】
【実施例】以下に本発明の実施例を図によって説明す
る。
る。
【００１９】（実施例１）図１において、シリコン基板
１上に、熱酸化膜２を５０００Å形成し、ドライエッチ
ングにより開口３を設ける。続いてアモルファスシリコ
ン４を全面に堆積し、９００℃で１０分アニールしたの
ち、ＣＶＤにより酸化膜６を堆積し、ドライエッチング
により開口５を形成する。
１上に、熱酸化膜２を５０００Å形成し、ドライエッチ
ングにより開口３を設ける。続いてアモルファスシリコ
ン４を全面に堆積し、９００℃で１０分アニールしたの
ち、ＣＶＤにより酸化膜６を堆積し、ドライエッチング
により開口５を形成する。
【００２０】図２において、開口５から塩素ガスを導入
し、スペーサであるアモルファスシリコン４を除去し、
酸化膜６中にスリットＳを形成する。
し、スペーサであるアモルファスシリコン４を除去し、
酸化膜６中にスリットＳを形成する。
【００２１】次いで、開口３におけるシリコン基板１を
シードとし、選択的気相エピチキシャル成長法により単
結晶シリコン７をスリットＳ中に生成させる。
シードとし、選択的気相エピチキシャル成長法により単
結晶シリコン７をスリットＳ中に生成させる。
【００２２】次にスリットＳにおける単結晶シリコン７
の露出面をシードとし、ナローギャップ半導体である単
結晶ゲルマニウム８を、同じく選択的気相エピチキシャ
ル成長法によりスリットＳ中に形成する。続いてワイド
ギャップ半導体である単結晶シリコン９を単結晶ゲルマ
ニウム８をシードとし、さらにナローギャップ半導体で
ある単結晶ゲルマニウム１０を、単結晶シリコン９をシ
ードとして前記同様に順次選択的気相エピチキシャル成
長法により形成する。
の露出面をシードとし、ナローギャップ半導体である単
結晶ゲルマニウム８を、同じく選択的気相エピチキシャ
ル成長法によりスリットＳ中に形成する。続いてワイド
ギャップ半導体である単結晶シリコン９を単結晶ゲルマ
ニウム８をシードとし、さらにナローギャップ半導体で
ある単結晶ゲルマニウム１０を、単結晶シリコン９をシ
ードとして前記同様に順次選択的気相エピチキシャル成
長法により形成する。
【００２３】このとき、単結晶ゲルマニウム８，単結晶
シリコン９の成長の後期又は単結晶シリコン９，単結晶
ゲルマニウム１０の成長の前期において、シリコンとゲ
ルマニウムの混晶比をなめらかに変化させる。
シリコン９の成長の後期又は単結晶シリコン９，単結晶
ゲルマニウム１０の成長の前期において、シリコンとゲ
ルマニウムの混晶比をなめらかに変化させる。
【００２４】図３において、酸化膜６及び単結晶シリコ
ン７をエッチングにより除去し、単結晶ゲルマニウム
８，単結晶シリコン９，単結晶ゲルマニウム１０よりな
るＳＯＩ膜に素子分離のパターニングを行い、ＣＶＤ酸
化膜１１を堆積し、８５０℃で５分間熱処理したのち、
ポリシリコン１２を堆積し、不純物をイオン注入し、８
５０度で５分アニールしたあとポリシリコンをドライエ
ッチングによりパターニングし、ｎ型不純物をゲートを
マスクとしてソース・ドレイン領域にイオン注入し、８
００℃で５分アニールを行い、図示の形状を得る。ある
いは、絶縁膜中にゲート電極を形成し、該ゲート電極に
隣接して絶縁膜を介してスリットを設け、このスリット
中に上記成長を行って図示の構造を作成しても良い。
ン７をエッチングにより除去し、単結晶ゲルマニウム
８，単結晶シリコン９，単結晶ゲルマニウム１０よりな
るＳＯＩ膜に素子分離のパターニングを行い、ＣＶＤ酸
化膜１１を堆積し、８５０℃で５分間熱処理したのち、
ポリシリコン１２を堆積し、不純物をイオン注入し、８
５０度で５分アニールしたあとポリシリコンをドライエ
ッチングによりパターニングし、ｎ型不純物をゲートを
マスクとしてソース・ドレイン領域にイオン注入し、８
００℃で５分アニールを行い、図示の形状を得る。ある
いは、絶縁膜中にゲート電極を形成し、該ゲート電極に
隣接して絶縁膜を介してスリットを設け、このスリット
中に上記成長を行って図示の構造を作成しても良い。
【００２５】（実施例２）本実施例では、ソース・ドレ
イン領域の一方にナローギャップ半導体を用いる場合の
例を述べる。図４において、シリコン基板２１上に、シ
リコン酸化膜２２を介して単結晶シリコン２３を形成し
たＳＯＩ基板を素子分離したのちに、熱酸化により表面
に酸化膜２４を形成し、ポリシリコン２５，ＣＶＤ酸化
膜２６をそれぞれ減圧ＣＶＤにより堆積し、ゲート電極
のパターニングを行う。
イン領域の一方にナローギャップ半導体を用いる場合の
例を述べる。図４において、シリコン基板２１上に、シ
リコン酸化膜２２を介して単結晶シリコン２３を形成し
たＳＯＩ基板を素子分離したのちに、熱酸化により表面
に酸化膜２４を形成し、ポリシリコン２５，ＣＶＤ酸化
膜２６をそれぞれ減圧ＣＶＤにより堆積し、ゲート電極
のパターニングを行う。
【００２６】そして、ＣＶＤ酸化膜２７を堆積し、フォ
トレジスト２８を、ソース・ドレイン領域の一方に開口
５をもつように形成する。
トレジスト２８を、ソース・ドレイン領域の一方に開口
５をもつように形成する。
【００２７】次にフォトレジスト２８をマスクとし、平
坦部の酸化膜２７をＲＩＥによりエッチングし、レジス
ト２８を除去したあと、ｎ型の単結晶ゲルマニウム２９
を選択的エピタキシャル法によりゲート電極に接触しな
いように成長させ、ソース・ドレイン領域を形成する。
坦部の酸化膜２７をＲＩＥによりエッチングし、レジス
ト２８を除去したあと、ｎ型の単結晶ゲルマニウム２９
を選択的エピタキシャル法によりゲート電極に接触しな
いように成長させ、ソース・ドレイン領域を形成する。
【００２８】（実施例３）図６において、シリコン基板
３１上にシリコン酸化膜３２を介して、単結晶シリコン
３３が形成されたＳＯＩ基板を熱酸化し、酸化膜３５を
形成し、ポリシリコン３６，酸化膜３７を順次堆積した
のちに、ゲート電極のパターニングを行い、レジスト除
去後に、ＣＶＤにより厚さ１００Åの酸化膜の堆積，異
方性エッチングを行い、ゲートの側壁に酸化膜３８を形
成する。
３１上にシリコン酸化膜３２を介して、単結晶シリコン
３３が形成されたＳＯＩ基板を熱酸化し、酸化膜３５を
形成し、ポリシリコン３６，酸化膜３７を順次堆積した
のちに、ゲート電極のパターニングを行い、レジスト除
去後に、ＣＶＤにより厚さ１００Åの酸化膜の堆積，異
方性エッチングを行い、ゲートの側壁に酸化膜３８を形
成する。
【００２９】そして、ドライエッチングにより、酸化膜
３７及び酸化膜３８をマスクに単結晶シリコン３３をエ
ッチングする。これにより出現した単結晶シリコン３３
の端部をシードとしてｎ型ゲルマニウム３４を選択的エ
ピタキシャルに成長させる。
３７及び酸化膜３８をマスクに単結晶シリコン３３をエ
ッチングする。これにより出現した単結晶シリコン３３
の端部をシードとしてｎ型ゲルマニウム３４を選択的エ
ピタキシャルに成長させる。
【００３０】（実施例４）図７において、シリコン基板
４１上にシリコン酸化膜４２を介して、単結晶シリコン
４３が形成されたＳＯＩ基板を熱酸化し、酸化膜４４を
形成し、ポリシリコン４５，酸化膜４６を堆積したのち
に、ゲート電極のパターニングを行い、レジスト除去後
にＣＶＤにより厚さ１００Åの酸化膜の堆積、異方性エ
ッチバックを行い、ゲートの側壁に酸化膜４７を形成す
る。
４１上にシリコン酸化膜４２を介して、単結晶シリコン
４３が形成されたＳＯＩ基板を熱酸化し、酸化膜４４を
形成し、ポリシリコン４５，酸化膜４６を堆積したのち
に、ゲート電極のパターニングを行い、レジスト除去後
にＣＶＤにより厚さ１００Åの酸化膜の堆積、異方性エ
ッチバックを行い、ゲートの側壁に酸化膜４７を形成す
る。
【００３１】そして、ドライエッチングにより、酸化膜
４６及び酸化膜４７をマスクに単結晶シリコン４３をエ
ッチングする。これにより出現した単結晶シリコン４３
の端部をシードとして、ｎ型の単結晶ゲルマニウム４８
を選択的エピタキシャルに成長させ、続いてｎ型の単結
晶シリコン４９を選択的エピタキシャルに成長させてこ
こに、ソース・ドレイン電極を形成する。この構造によ
れば、コンタクトの接続に際し、ワイドギャップ半導体
に対する接続技術を用いることができる。
４６及び酸化膜４７をマスクに単結晶シリコン４３をエ
ッチングする。これにより出現した単結晶シリコン４３
の端部をシードとして、ｎ型の単結晶ゲルマニウム４８
を選択的エピタキシャルに成長させ、続いてｎ型の単結
晶シリコン４９を選択的エピタキシャルに成長させてこ
こに、ソース・ドレイン電極を形成する。この構造によ
れば、コンタクトの接続に際し、ワイドギャップ半導体
に対する接続技術を用いることができる。
【００３２】以上の実施例は一例であり、膜厚，プロセ
ス温度，処理時間などはこの限りではない。ここではナ
ローギャップ半導体としてゲルマニウム、ワイドギャッ
プ半導体としてシリコンを用いたが、シリコンとゲルマ
ニウムの混晶において、適当な混晶比を用いることによ
り、これをナローギャップ半導体もしくはワイドギャッ
プ半導体として用いても良い。またこれら以外の半導体
材料を用いても良い。
ス温度，処理時間などはこの限りではない。ここではナ
ローギャップ半導体としてゲルマニウム、ワイドギャッ
プ半導体としてシリコンを用いたが、シリコンとゲルマ
ニウムの混晶において、適当な混晶比を用いることによ
り、これをナローギャップ半導体もしくはワイドギャッ
プ半導体として用いても良い。またこれら以外の半導体
材料を用いても良い。
【００３３】不純物の導入には、イオン注入あるいは成
長中のドーピングを用いる例を示したが、本発明におい
ては、イオン注入，成長中のドーピング，拡散，合金接
合及びその他の方法を用いても良い。
長中のドーピングを用いる例を示したが、本発明におい
ては、イオン注入，成長中のドーピング，拡散，合金接
合及びその他の方法を用いても良い。
【００３４】また、絶縁膜の形成には、シリコン，ゲル
マニウムの熱酸化，絶縁膜のＣＶＤ，スパッタ等による
堆積及びその他の方法を用いても良い。
マニウムの熱酸化，絶縁膜のＣＶＤ，スパッタ等による
堆積及びその他の方法を用いても良い。
【００３５】さらに、パターニングに関しては、実施例
ではフォトリソグラフィによるレジストのパターニング
とＲＩＥの組合せによったが、これ以外の方法でも良
い。
ではフォトリソグラフィによるレジストのパターニング
とＲＩＥの組合せによったが、これ以外の方法でも良
い。
【００３６】実施例１，２において、ナローギャップ半
導体の不純物濃度は、コンタクトをとるワイドギャップ
半導体と同じく高濃度でも良く、また低濃度でも良い。
導体の不純物濃度は、コンタクトをとるワイドギャップ
半導体と同じく高濃度でも良く、また低濃度でも良い。
【００３７】
【発明の効果】以上のように本発明のＳＯＩＭＯＳＦＥ
Ｔによれば、バイポーラトランジスタのエミッタに相当
するソースにワイドギャップ半導体、ベースに相当する
ＳＯＩボディにナローギャップ半導体を用いることによ
り、通常のＨＢＴとはバンドの接続が逆である構造とな
り、バイポーラ動作におけるソースからチャネル部への
キャリア注入効率を低減して、バイポーラトランジスタ
としての利得を、通常のホモトランジスタよりも下げ、
ＳＯＩＭＯＳＦＥＴの異常動作であるバイポーラ動作を
抑制できる効果を有する。
Ｔによれば、バイポーラトランジスタのエミッタに相当
するソースにワイドギャップ半導体、ベースに相当する
ＳＯＩボディにナローギャップ半導体を用いることによ
り、通常のＨＢＴとはバンドの接続が逆である構造とな
り、バイポーラ動作におけるソースからチャネル部への
キャリア注入効率を低減して、バイポーラトランジスタ
としての利得を、通常のホモトランジスタよりも下げ、
ＳＯＩＭＯＳＦＥＴの異常動作であるバイポーラ動作を
抑制できる効果を有する。
【００３８】また、本発明による製造方法によれば、バ
ンドギャップの異なる半導体を順次エピタキシャル成長
させて形成したＳＯＩ基板を用い、あるいは、バンドギ
ャップの広い半導体よりなるＳＯＩ膜上あるいはＳＯＩ
膜側方に、バンドギャップの狭い半導体をエピタキシャ
ル成長させることにより容易に得られる。
ンドギャップの異なる半導体を順次エピタキシャル成長
させて形成したＳＯＩ基板を用い、あるいは、バンドギ
ャップの広い半導体よりなるＳＯＩ膜上あるいはＳＯＩ
膜側方に、バンドギャップの狭い半導体をエピタキシャ
ル成長させることにより容易に得られる。
【図１】実施例１の製造工程の初段を示す図である。
【図２】実施例１の製造工程の中段を示す図である。
【図３】実施例１の製造工程の終段を示す図である。
【図４】実施例２の製造工程の初段を示す図である。
【図５】実施例２の製造工程の後段を示す図である。
【図６】実施例３のＳＯＩＭＯＳＦＥＴの構造を示す図
である。
である。
【図７】実施例４のＳＯＩＭＯＳＦＥＴの構造を示す図
である。
である。
【図８】従来例を示す図である。
１，２１，３１，４１，５１ シリコン基板 ２ 熱酸化膜 ３ 開口 ４ アモルファスシリコン ５ 開口 ６，２４，３５，３７，３８，４４，４６，４７，５
２，５４ 酸化膜 ７，９，２３，３３，４３，４９ 単結晶シリコン ８，１０，２９，３４，４８ 単結晶ゲルマニウム １１，２６，２７ ＣＶＤ酸化膜 １２，２５，３６，４５ ポリシリコン ２２，３２，４２ シリコン酸化膜 ２８ フォトレジスト ５３ ゲート電極 ５５ 低濃度ｎ型領域 ５６ 低濃度ｐ型領域 ５７ ソース・ドレイン領域
２，５４ 酸化膜 ７，９，２３，３３，４３，４９ 単結晶シリコン ８，１０，２９，３４，４８ 単結晶ゲルマニウム １１，２６，２７ ＣＶＤ酸化膜 １２，２５，３６，４５ ポリシリコン ２２，３２，４２ シリコン酸化膜 ２８ フォトレジスト ５３ ゲート電極 ５５ 低濃度ｎ型領域 ５６ 低濃度ｐ型領域 ５７ ソース・ドレイン領域
Claims (7)
- 【請求項１】 ナローギャップ半導体と、ワイドギャッ
プ半導体とを用いたＳＯＩＭＯＳＦＥＴであって、 ナローギャップ半導体は、ソース・ドレインの少なくと
も一方の領域を形成するものであり、 ワイドギャップ半導体は、ソース・ドレイン間に挾まれ
たチャネル領域を形成するものであり、 両半導体は、各々の半導体形成材料が直接あるいは両者
の中間的組成をもつ混晶を介して接続されたものである
ことを特徴とするＳＯＩＭＯＳＦＥＴ。 - 【請求項２】 ソース・ドレインのナローギャップ半導
体の外側にさらにワイドギャップ半導体が付加され、付
加されたワイドギャップ半導体にソース・ドレイン電極
を形成した請求項１に記載のＳＯＩＭＯＳＦＥＴ。 - 【請求項３】 基板表面に設けた絶縁体内にスリットを
形成し、スリット内に単結晶半導体に一端を接して気相
エピタキシャル成長法によりナローギャップ半導体，ワ
イドギャップ半導体を交互に順次成長させた後、両側の
ナローギャップ半導体形成領域をソース・ドレインに、
中間のワイドギャップ半導体形成領域をチャネルとし
て、あるいは、ナローギャップ半導体形成領域をソース
・ドレインの一方、ワイドギャップ半導体をソース・ド
レインの一方とチャネル領域として、ＳＯＩＭＯＳＦＥ
Ｔを形成することを特徴とするＳＯＩＭＯＳＦＥＴ製造
方法。 - 【請求項４】 ＳＯＩ基板上に第１の半導体よりなるＳ
ＯＩ膜の一部を絶縁膜で覆い、露出したＳＯＩ膜をシー
ドとして第１の半導体よりバンドギャップの狭い第２の
半導体を選択的、かつエピタキシャル成長させ、該第２
の半導体をソース・ドレイン領域の一方又は両方として
ＳＯＩＭＯＳＦＥＴを形成することを特徴とするＳＯＩ
ＭＯＳＦＥＴ製造方法。 - 【請求項５】 第１の半導体よりなるＳＯＩ膜を素子分
離した後にゲート電極を形成し、ゲート電極パターンを
マスクとしてソース・ドレイン領域を形成すべき領域の
一方又は両方にあるＳＯＩ膜とエッチングにより除去
し、露出した第１の半導体シードとして第１の半導体よ
りもバンドギャップの狭い第２の半導体をゲート電極か
ら電気的に隔離して選択的、かつエピタキシャルに成長
させてソース・ドレイン領域を形成することを特徴とす
る請求項４に記載のＳＯＩＭＯＳＦＥＴ製造方法。 - 【請求項６】 ナローギャップ半導体と、ワイドギャッ
プ半導体との接続部のうち１つ以上を、両半導体の中間
的な組成をもつ混晶領域を介して接続することを特徴と
する請求項３〜５に記載のＳＯＩＭＯＳＦＥＴ製造方
法。 - 【請求項７】 ワイドギャップ半導体とその片側又は両
側にナローギャップ半導体を有する構造に対して、ナロ
ーギャップ半導体のワイドギャップ半導体と接していな
い領域にさらに選択的にエピタキシャル成長により形成
されたワイドギャップ半導体を付加し、付加されたワイ
ドギャップ半導体にソース・ドレイン電極を形成するこ
とを特徴とする請求項３〜５に記載のＳＯＩＭＯＳＦＥ
Ｔ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339688A JPH05152336A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339688A JPH05152336A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152336A true JPH05152336A (ja) | 1993-06-18 |
Family
ID=18329858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3339688A Pending JPH05152336A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042847A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 에스오아이 구조의 반도체 소자의 제조방법 |
| JP2005217391A (ja) * | 2003-10-31 | 2005-08-11 | Internatl Business Mach Corp <Ibm> | 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法 |
| WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
-
1991
- 1991-11-28 JP JP3339688A patent/JPH05152336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042847A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 에스오아이 구조의 반도체 소자의 제조방법 |
| JP2005217391A (ja) * | 2003-10-31 | 2005-08-11 | Internatl Business Mach Corp <Ibm> | 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法 |
| WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
| JPWO2005119788A1 (ja) * | 2004-06-01 | 2008-04-03 | 株式会社山梨ティー・エル・オー | 電界効果トランジスタおよびその製造方法 |
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|---|---|---|---|
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