TW201306236A - 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 - Google Patents

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Tomoyuki Takada
Hisashi Yamada
Masahiko Hata
Shinichi Takagi
Tatsuro Maeda
Yuji Urabe
Tetsuji Yasuda
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Sumitomo Chemical Co
Univ Tokyo
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Abstract

本發明之半導體裝置係：形成於第1半導體結晶層之第1通道型的第1 MISFET之第1源極及第1汲極，與形成於第2半導體結晶層之第2通道型的第2 MISFET的第2源極及第2汲極包含相同的導電性物質，該導電性物質之工作函數ΦM滿足數式1及數式2之至少一者的關係；(數式1)φ1<ΦM<φ2+Eg2 (數式2)|ΦM-φ1|≦0.1eV，且|(φ2+Eg2)-ΦM|≦0.1eV其中，φ1係N型半導體結晶層之電子親和力，φ2及Eg2係P型半導體結晶層之電子親和力及禁制帶寬。

Description

半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
本發明係關於一種半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置的製造方法。又，本案係適用日本國平成22年度獨立行政法人新能源/產業技術綜合開發機構委託研究「Nanoelectronic半導體新材料、新構造奈米電子裝置技術開發-矽平台上Ⅲ-V族半導體通道電晶體技術之研究開發」產業技術力強化法第19條之專利申請案。
GaAs、InGaAs等Ⅲ-V族化合物半導體係具有高的電子遷移性，Ge、SiGe等Ⅳ族半導體係具有高的電洞遷移性。因而，若以Ⅲ-V族化合物半導體構成N通道型之金氧半導體場效電晶體(MOSFET；Metal-Oxde Semiconductor Field EffecTTransistor)，若以Ⅳ族半導體構成P通道型之MOSFET，可實現具備高的性能之互補金氧半導體場效電晶體(CMOSFET；Complementary Metal-Oxde Semiconductor Field EffecTTransistor)。在非專利文獻1中係已揭示一種將以Ⅲ-V族化合物半導體作為通道的N通道型MOSFET、與以Ge作為通道的P通道型MOSFET形成於單一基板之CMOSFET構造。
[先前技術文獻]
非專利文獻：S. Takagi, et al., SSE, Vol. 51, pp. 526-536, 2007.
要將以Ⅲ-V族化合物半導體作為通道的N通道型金屬絕緣半導體場效電晶體(MISFET；Metal-Insulator-Semiconductor Field-EffecTTransistor)(以下僅稱為「nMISFET」)、與以Ⅳ族半導體作為通道的P通道型MISFET(以下僅稱為「pMISFET」)形成於一個基板上，係需要將nMISFET用之Ⅲ-V族化合物半導體與pMISFET用之Ⅳ族半導體形成於同一基板上的技術。若考慮製造為LSI(Large Scale Integration)，較佳為於既有製造裝置及既有步驟可活用之矽基板上形成nMISFET用之Ⅲ-V族化合物半導體結晶層及pMISFET用之Ⅳ族半導體結晶層。
又，為了將以nMISFET與pMISFET所構成之CMISFET(Complementary Metal-Insulator-Semiconductor Field-Effect Transistor)作為LSI而廉價且有效率地製造，較佳為採用同時形成n MISFET與p MISFET之製造程序。尤其若同時形成n MISFET之源極/汲極與p MISFET之源極/汲極，則可簡略化步驟，亦可容易地對應成本削減以及元件微細化。
例如於nMISFET之源極/汲極形成區域與pMISFET之源極/汲極形成區域中，將成為源極及汲極之材料作為薄膜而形成，進一步藉光刻等圖案化而形成，藉此可同時地形成nMISFET之源極/汲極與pMISFET之源極/汲極。但，形成nMISFET之Ⅲ-V族化合物半導體結晶層與形成pMISFET 之Ⅳ族半導體結晶層兩者所構成之材料相異。因此，nMISFET或pMISFET之一者或兩者的源極/汲極區域之電阻變大，或nMISFET或pMISFET之一者或兩者的源極/汲極區域與源極/汲極電極之接觸電阻變大。因此，很難減少nMISFET或pMISFET之兩者的源極/汲極區域之電阻、或是與源極/汲極電極之接觸電阻。
本發明之目的係在於提供一種使通道為以Ⅲ-V族化合物半導體的nMISFET、與通道為以Ⅳ族半導體的pMISFET所構成之CMISFET形成於一個基板上時，同時地形成nMISFET及pMISFET之各源極及各汲極，且源極/汲極區域之電阻或與源極/汲極電極之接觸電阻變小之半導體裝置及其製造方法。又提供一種適於如此之技術的半導體基板。
為解決上述課題，在本發明之第1態樣中係提供一種半導體裝置，其係具有：基底基板、位於基底基板表面之一部分上方的第1半導體結晶層、位於基底基板表面之與該一部分相異的另一部分上方的第2半導體結晶層、以第1半導體結晶層之一部分作為通道並具有第1源極及第1汲極之第1 MISFET、以第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2 MISFET；且第1 MISFET為第1通道型的MISFET，第2 MISFET為與第1通道型相異之第2通道型的MISFET，第1源極、第1汲極、第2源極及第2汲極包含相同的導電性物質，導電性物質之工作函數ΦM為滿足數式1及數式2之至少一者的關係。
(數式1)φ1<ΦM<φ2+Eg2
(數式2)|ΦM-φ1|≦0.1Ev，且|(φ2+Eg2)-ΦM|≦0.1eV
但，φ1係表示在第1半導體結晶層及第2半導體結晶層之中，構成其一部分作為N型通道發輝功能者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示係表示在第1半導體結晶層及第2半導體結晶層之中，構成其一部分作為P型通道發揮功能者之半導體結晶層的結晶之電子親和力及禁制帶寬。
亦可進一步具有：位於基底基板與第1半導體結晶層之間，使基底基板與第1半導體結晶層電性分離之第1分離層；以及位於基底基板與第2半導體結晶層之間，使基底基板與第2半導體結晶層電性分離之第2分離層。
亦可使基底基板與第1半導體結晶層在接合面相接，並可在接合面附近的基底基板之區域含有顯示p型或n型傳導型的雜質原子，且可在接合面附近的第1半導體結晶層之區域含有顯示與基底基板所含有之雜質原子所顯示之傳導型相異之傳導型的雜質原子，此時可進一步具有位於基底基板與第2半導體結晶層之間之使基底基板與第2半導體結晶層電性分離之第1分離層。
亦可使基底基板與第1分離層相接，此時基底基板與第1分離層相接之區域為導電性者，在基底基板之與第1分離層相接之區域施加的電壓亦可作用為對第1 MISFET施加之背閘極電壓。亦可使基底基板與第2分離層相接，此時基底基板與第2分離層相接之區域為導電性者，在基 底基板與第2分離層相接之區域施加的電壓亦可作用為對第2 MISFET施加之背閘極電壓。
第1半導體結晶層包含Ⅳ族半導體結晶時，較佳係第1 MISFET為P通道型MISFET，第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，較佳係第2 MISFET為N通道型MISFET。第1半導體結晶層包含Ⅲ-V族化合物半導體結晶時，較佳係第1 MISFET為N通道型MISFET，第2半導體結晶層Ⅳ族半導體結晶時，較佳係第2 MISFET為P通道型MISFET。
導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。
在本發明之第2態樣中係提供一種半導體基板，其係使用於第1態樣之半導體裝置之半導體基板，具有：基底基板；位於基底基板表面之一部分上方之第1半導體結晶層；位於基底基板表面之與該一部分相異的另一部分上方之第2半導體結晶層。
亦可進一步具有位於基底基板與第1半導體結晶層或第2半導體結晶層之間，使基底基板與第1半導體結晶層或第2半導體結晶層電性分離之分離層。此時，分離層可舉出包含非晶質絕緣體者。或者，分離層可舉出包含半導體結晶者，該半導體結晶具有較構成位於該分離層上之半導體結晶層的半導體結晶之禁制帶寬為更大的禁制帶寬。
亦可為由第1半導體結晶層及第2半導體結晶層所選擇之1個半導體結晶層與基底基板係在接合面相接，此時，在接合面附近的基底基板之區域含有顯示p型或n型 傳導型的雜質原子，亦可在接合面附近的半導體結晶層之區域含有顯示與基底基板所含有之雜質原子所顯示的傳導型相異之傳導型的雜質原子。
亦可具有複數個第1半導體結晶層並具有複數個第2半導體結晶層，此時複數個第1半導體結晶層可分別在與基底基板之上面平行的面內規則性排列，複數第2半導體結晶層可分別在與基底基板之上表面平行的面內規則性排列。
在本發明之第3態樣中係提供一種半導體基板之製造方法，其係製造如第2態樣之半導體基板的方法，具有於基底基板表面之一部分上方形成第1半導體結晶層之第1半導體結晶層形成步驟、以及於基底基板表面之與一部分相異的另一部分上方形成第2半導體結晶層之第2半導體結晶層形成步驟，其中，第2半導體結晶層形成步驟具有：於半導體結晶層形成基板上藉磊晶結晶成長法形成第2半導體結晶層之磊晶成長步驟；於基底基板上、第2半導體結晶層上、或基底基板及第2半導體結晶層兩者上形成使基底基板及第2半導體結晶層電性分離之第2分離層的步驟；以使基底基板上之第2分離層與第2半導體結晶層接合之方式、以使第2半導體結晶層上之第2分離層與基底基板接合之方式、或是以使基底基板上之第2分離層與第2半導體結晶層上之第2分離層接合的方式，而貼合基底基板與半導體結晶層形成基板之貼合步驟。
第1半導體結晶層形成步驟可具有：於半導體結晶層 形成基板上藉磊晶結晶成長法形成第1半導體結晶層之磊晶成長步驟；於基底基板上、第1半導體結晶層上、或基底基板及第1半導體結晶層兩者上形成使基底基板及第1半導體結晶層電性分離之第1分離層的步驟；以使基底基板上之第1分離層與第1半導體結晶層接合之方式、以使第1半導體結晶層上之第1分離層與基底基板接合之方式、或是以使基底基板上之第1分離層與第1半導體結晶層上之第1分離層接合的方式，而貼合基底基板與半導體結晶層形成基板之貼合步驟。
第1半導體結晶層包含SiGe、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，在第1半導體結晶層形成步驟之前，亦可具有於基底基板上形成包含絕緣體之第1分離層的步驟，此時，第1半導體結晶層形成步驟亦可具有：於第1分離層上形成成為前述第1半導體結晶層的起始材料之SiGe層的步驟；在氧化氛圍中加熱SiGe層，使表面氧化以提高SiGe層中之Ge原子濃度的步驟；蝕刻基底基板表面之另一部分的上方之SiGe層的步驟。
第1半導體結晶層包含Ⅳ族半導體結晶、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，具有：於包含Ⅳ族半導體結晶的半導體層材料基板的表面形成包含絕緣體之第1分離層的步驟；通過第1分離層使陽離子注入於半導體層材料基板的分離預定深度之步驟；以使第1分離層之表面與基底基板的表面接合之方式，貼合半導體層材料基板與基底基板之步驟；加熱半導體層材料基板及基底基 板，使注入於分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，使位於分離預定深度之Ⅳ族半導體結晶改質的步驟；分離半導體層材料基板與基底基板，以使位於較正在改質步驟改質之Ⅳ族半導體結晶的改質部位更接近基底基板側之Ⅳ族半導體結晶從半導體層材料基板剝離之步驟；將殘留於基底基板之包含Ⅳ族半導體結晶的半導體結晶層中，位於基底基板表面之另一部分上方之區域予以蝕刻的步驟。
亦可進一步具有：將包含具有較構成第1半導體結晶層之半導體結晶的禁制帶寬為更大之禁制帶寬的半導體結晶之第1分離層，藉選擇磊晶成長法選擇性地形成於基底基板表面的一部分上方的步驟；此時，第1半導體結晶層形成步驟可舉出：藉選擇磊晶成長法而只於第1分離層上選擇性地形成第1半導體結晶層的步驟。
亦可進一步具有：將包含具有較構成前述第1半導體結晶層之半導體結晶的禁制帶寬為更大之禁制帶寬的半導體結晶之第1分離層，藉磊晶成長法形成於基底基板表面之上方的步驟；此時，第1半導體結晶層形成步驟亦可包含：藉磊晶成長法於第1分離層上形成第1半導體結晶層的步驟；與蝕刻基底基板表面之另一部分上方之第1半導體結晶層及第1分離層之步驟。
第1半導體結晶層形成步驟亦可為藉選擇磊晶成長法而只於基底基板表面之一部分上方選擇性地形成第1半導體結晶層的步驟。第1半導體結晶層形成步驟亦可包含： 藉磊晶成長法於基底基板表面上方形成第1半導體結晶層的步驟；與蝕刻基底基板表面之另一部分上方之第1半導體結晶層之步驟。此時，於基底基板之表面附近亦可含有顯示p型或n型傳導型的雜質原子，在藉磊晶成長法形成第1半導體結晶層之步驟中，亦可以於第1半導體結晶層摻雜顯示與基底基板所含有之雜質原子所顯示之傳導型相異的傳導型之雜質原子。
亦可進一步具有：在半導體結晶層形成基板上形成半導體結晶層之前，在半導體結晶層形成基板之表面藉磊晶結晶成長法形成結晶性犧牲層之步驟；貼合基底基板與半導體結晶層形成基板後，去除結晶性犧牲層，藉此分離在半導體結晶層形成基板上藉磊晶結晶成長法所形成之半導體結晶層與半導體結晶層形成基板的步驟。
亦可具有：在第1半導體結晶層磊晶成長後使第1半導體結晶層規則性排列地圖案化之步驟、或是使第1半導體結晶層預先選擇性磊晶成長為規則性排列之步驟的任一步驟；以及在第2半導體結晶層磊晶成長後使第2半導體結晶層規則性排列地圖案化之步驟、或是使第2半導體結晶層預先選擇性磊晶成長為規則性排列之步驟的任一步驟。
在本發明之第4態樣中係提供一種半導體裝置的製造方法，其係使用如第3態樣之半導體基板的製造方法，具有：製造具有第1半導體結晶層及第2半導體結晶層之半導體基板的步驟；在第1半導體結晶層及第2半導體結晶 層之各者上形成工作函數ΦM滿足數式1及數式2的關係至少一者之導電性物質的步驟；去除欲形成閘極電極之區域的導電性物質之步驟；於已去除導電性物質之區域形成閘極絕緣層及閘極電極之步驟；將導電性物質圖案化及加熱，並於第1半導體結晶上之閘極電極的兩側形成第1源極及第1汲極、於第2半導體結晶上之閘極電極的兩側形成第2源極及第2汲極之步驟；(數式1)φ1<ΦM<φ2+Eg2
(數式2)|ΦM-φ1|≦0.1eV，且|(φ2+Eg2)-ΦM|≦0.1eV
但，φ1係表示在第1半導體結晶層及第2半導體結晶層之中，構成且一部分作為N型通道發揮功能者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在第1半導體結晶層及第2半導體結晶層之中，構成其一部分作為P型通道發揮功能者之半導體結晶層的結晶之電子親和力及禁制帶寬。
第1圖係表示半導體裝置100之截面。半導體裝置100係具有：基底基板102、第1半導體結晶層104、第2半導體結晶層106。本例之半導體裝置100係於基底基板102與第1半導體結晶層104之間具有第1分離層108，於基底基板102與第2半導體結晶層106之間具有第2分離層110。又，從第1圖所示例子係可掌握至少2個發明：以基底基板102、第1半導體結晶層104、與第2半導體結晶層106作為構成要件之半導體基板的發明；以及以基 底基板102、第1分離層108、第1半導體結晶層104、第2分離層110及第2半導體結晶層106作為構成要件之半導體基板的發明。於第1半導體結晶層104形成第1 MISFET 120，於第2半導體結晶層106形成第2 MISFET 130。
基底基板102可舉出表面為矽結晶之基板。表面為矽結晶之基板可舉出矽基板或絕緣體覆矽(SOI；Silicon on Insulator)基板，較佳為矽基板。於基底基板102使用表面為矽結晶之基板，藉此可利用現有製造裝置及現有製造製程，可提高研究開發及製造之效率。基底基板102係不限於表面為矽結晶之基板，可為玻璃、陶瓷、塑膠等之絕緣基板、金屬等之導電性基板、或碳化矽等之半導體基板。
第1半導體結晶層104係位於基底基板102表面之一部分上方。亦即，第1半導體結晶層104係位於基底基板102之一部分的區域上方。第1半導體結晶層104包含Ⅳ族半導體結晶或Ⅲ-V族化合物半導體結晶。第1半導體結晶層104之厚度較佳為20nm以下。使第1半導體結晶層104之厚度為20nm以下，藉此可構成超薄膜主體之第1 MISFET 120。使第1 MISFET 120之主體為超薄膜而可抑制短通道效應，可減少第1 MISFET 120之漏電流。
第2半導體結晶層106係位於基底基板102表面之與該一部分相異的另一部分上方。亦即，第2半導體結晶層106係在位於基底基板102之區域中第1半導體結晶層104不位於上方之區域的上方。第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶或Ⅳ族半導體結晶。第2半導體結 晶層106之厚度較佳為20nm以下。使第2半導體結晶層106之厚度為20nm以下，藉此可構成超薄膜主體之第2 MISFET 130。使第2 MISFET 130之主體為超薄膜可抑制短通道效應，可減少第2 MISFET 130之漏電流。
Ⅲ-V族化合物半導體結晶中係電子遷移性高，於Ⅳ族半導體結晶中，尤其Ge中係電洞遷移性高，故較佳為在Ⅲ-V族化合物半導體結晶層中形成N通道型MISFET，較佳為在Ⅳ族半導體結晶層中形成P通道型MISFET。亦即，第1半導體結晶層104包含Ⅳ族半導體結晶，第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，較佳係第1 MISFET 120為P通道型MISFET，第2 MISFET 130為N通道型MISFET。
反之，第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶，第2半導體結晶層106包含Ⅳ族半導體結晶時，較佳為第1 MISFET 120為N通道型MISFET，第2 MISFET 130為P通道型MISFET。藉此可提高第1 MISFET 120及第2 MISFET 130各別之性能，可使第1 MISFET 120及第2 MISFET 130所構成之CMISFET的性能最大化。
Ⅳ族半導體結晶可舉出Ge結晶或SixGe1-x(0≦x<1)結晶。Ⅳ族半導體結晶為SixGe1-x結晶時，x較佳為0.10以下。Ⅲ-V族化合物半導體結晶可舉出InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶、InP結晶。又，Ⅲ-V族化合物半導體結晶可舉出GaAs或InP進行晶格匹配或擬晶格匹配之Ⅲ-V族化合物半導體的混晶。又，Ⅲ- V族化合物半導體結晶係可舉出其混晶與InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶或InP結晶之積層體。又，Ⅲ-V族化合物半導體結晶係適宜為InxGa1-xAs(0<x<1)結晶及InAs結晶，更適宜為InAs結晶。
第1分離層108係位於基底基板102與第1半導體結晶層104之間。第1分離層108係使基底基板102與第1半導體結晶層104電性分離。
第1分離層108亦可為包含非晶質絕緣體者。第1半導體結晶層104及第1分離層108為藉由貼合法、氧化濃縮法或智切法(Smartcut)所形成時，第1分離層108包含非晶質絕緣體。包含非晶質絕緣體之第1分離層108可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中至少1個所構成之層、或由該等之中選出至少2層之積層。
第1分離層108亦可為包含具有較構成第1半導體結晶層104的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶結晶成長法形成。第1半導體結晶層104為InGaAs結晶層或GaAs結晶層時，構成第1分離層108的半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶、InP結晶。第1半導體結晶層104為Ge結晶層時，構成第1分離層108的半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
第2分離層110係位於基底基板102與第2半導體結 晶層106之間。第2分離層110係使基底基板102與第2半導體結晶層106電性分離。
第2分離層110亦可為包含非晶質絕緣體者。第2半導體結晶層106及第2分離層110為藉由貼合法所形成時，第2分離層110包含非晶質絕緣體。包含非晶質絕緣體之第2分離層110可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中的至少1個所構成之層、或由該等之中選出至少2層之積層。
第2分離層110亦可為包含具有較構成第2半導體結晶層106的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶結晶成長法形成。第2半導體結晶層106為InGaAs結晶層或GaAs結晶層時，構成第2分離層110的半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶、InP結晶。第2半導體結晶層106為Ge結晶層時，構成第2分離層110的半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
第1 MISFET 120係形成於第1半導體結晶層104，具有第1閘極122、第1源極124及第1汲極126。於第1閘極122上係形成第1閘極金屬123，分別於第1源極124及第1汲極126之上分別形成第1源極電極125、第1汲極電極127。構成第1閘極金屬123、第1源極125及第1汲極127之物質可舉出Ti、Ta、W、Al、Cu、Au或該等之 積層體。
第1源極124及第1汲極126係包含形成於第1半導體結晶層104上的導電性物質，成為提升式源極/汲極(raised source/drain)。導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。於第1源極124及第1汲極126之間形成第1閘極122。第1閘極122係藉由絕緣層114而與第1源極124、第1汲極126及第1半導體結晶層104絕緣。構成第1閘極122之物質可舉出TiN、TaN、石墨烯、HfN或WN。絕緣層114可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中的至少1個所構成之層、或該等之中選出至少2層之積層。
第1源極124與第1汲極126之間的第1閘極122，隔著絕緣層114而與第1半導體結晶層104相對之第1半導體結晶層104的一部分104a之功能係作為第1 MISFET 120之通道。在被該通道區域之第1半導體結晶層104之一部分104a與第1閘極122挾住之區域中形成絕緣層114之一部分114a。該一部分114a亦可有作為閘極絕緣層之功能。
第2 MISFET 130係形成於第2半導體結晶層106，具有第2閘極132、第2源極134及第2汲極136。於第2閘極132上形成第2閘極金屬133，分別於第2源極134及第2汲極136上分別形成第2源極電極135、第2汲極電極137。構成第2閘極金屬133、第2源極135及第2 汲極137之物質可舉出Ti、Ta、W、Al、Cu、Au或該等之積層體。
第2源極134及第2汲極136係包含形成於第2半導體結晶層106上的導電性物質，成為提升式源極/汲極。導電性物質可舉出TiN、TaN、石墨烯、HfN或WN。於第2源極134及第2汲極136之間形成第2閘極132。第2閘極132係藉由與第1 MISFET 120同樣之絕緣層114而與第2源極134、第2汲極136及第2半導體結晶層106絕緣。構成第2閘極132之物質可舉出TiN、TaN、石墨烯、HfN或WN。
第2源極134與第2汲極136之間的第2閘極132，隔著絕緣層114而與第2半導體結晶層106相對之第2半導體結晶層106的一部分106a係具有作為第2 MISFET 130之通道的功能。在被該通道區域之第2半導體結晶層106之一部分106a與第2閘極132挾住之區域中形成絕緣層114之一部分114a。該一部分114a係亦可具有作為閘極絕緣層之功能。
第1源極124、第1汲極126、第2源極134及第2汲極136包含相同的導電性物質，導電性物質之工作函數ΦM滿足數式1或數式2之關係；(數式1)φ1<ΦM<φ2+Eg2
(數式2)|ΦM-φ1|≦0.1eV，且|(φ2+Eg2)-ΦM|≦0.1eV
但，φ1係表示在第1半導體結晶層及第2半導體結晶層之中，構成其一部分作為N型通道發揮功能者之半導體 結晶層的結晶之電子親和力，φ2及Eg2係表示在第一半導體結晶層及第2半導體結晶層之中，構成其一部分作為P型通道發揮功能者之半導體結晶層的結晶之電子親和力及禁制帶寬。另外導電性物質之工作函數ΦM可滿足數式1及數式2兩者之關係。
如以上般，第1 MISFET 120的源極/汲極(第1源極124及第1汲極126)、與第2 MISFET 130之源極/汲極(第2源極134及第2汲極136)包含相同的導電性物質。此係可製造使用相同材料膜之該部位的構成，意指可簡化製造步驟。又，在第1 MISFET 120及第2 MISFET 130中，閘極寬係可容易地藉源極/汲極間之間隙(蝕刻溝間隔)而調控。此結果使微細化變得容易。又，構成第1源極124、第1汲極126、第2源極134及第2汲極136之導電性物質的工作函數係滿足上述數式1或數式2之關係者，故可降低各源極/汲極區域與半導體結晶層之接觸電阻。例如，導電性物質之工作函數ΦM若滿足數式1之關係，則ΦM與φ1之差分、及ΦM與φ2+Eg2之差分係即使是最大值亦小於φ1與φ2+Eg2之差分。可降低各源極/汲極區域與半導體結晶層之接觸電阻。又，導電性物質之工作函數ΦM若滿足數式2之關係，則ΦM與φ1之差分、及ΦM與φ2+Eg2之差分係可控制於0.1eV以下。因此可降低各源極/汲極區域與半導體結晶層之接觸電阻。此結果可簡化製造CMISFET之製造步驟並使微細化變得容易，同時並可提高各FET之性能。
第2圖至第8圖係表示在半導體裝置100之製造過程 中的截面。首先，準備基底基板102與半導體結晶層形成基板140，於半導體結晶層形成基板140上藉磊晶結晶成長法形成第1半導體結晶層104。其後，於第1半導體結晶層104上形成第1分離層108。第1分離層108係例如藉ALD(Atomic Layer Deposition)法、熱氧化法、蒸鍍法、CVD(Chemical Vapor Deposition)法、濺鍍法等之薄膜形成法而形成。
第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板140可選擇InP基板、或GaAs基板。第1半導體結晶層104包含Ⅳ族半導體結晶時，半導體結晶層形成基板140可選擇Ge基板、Si基板、SiC基板、或GaAs基板。
於第1半導體結晶層104之磊晶結晶成長係可利用MOCVD(Metal Organic Chemical Vapor Deposition)法。以MOCVD法形成Ⅲ-V族化合物半導體結晶層時，In源極可使用TMIn(三甲基銦)、Ga源極可使用TMGa(三甲基鎵)、As源極可使用AsH3(胂)、P源極可使用PH3(膦)。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。以CVD法形成Ⅳ族半導體結晶層時，Ge源極可使用GeH4(鍺)、Si源極可使用SiH4(矽烷)或Si2H6(二矽烷)，亦可使用以氯原子或烴基取代該等之複數個氫原子基之一部分的化合物。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。可適當選擇氣體源 供給量或反應時間來調控磊晶成長層的厚度。
如第2圖所示般，使第1分離層108的表面與基底基板102之表面以氬束150活性化。其後，如第3圖所示般，使以氬束150活性化之第1分離層108的表面貼合於基底基板102的表面之一部分而接合。貼合係可在室溫進行。另外，活性化係不一定要用氬束150，亦可為其他稀有氣體等之氣體束。其後，蝕刻去除半導體結晶層形成基板140。藉此於基底基板102表面之一部分上形成第1分離層108及第1半導體結晶層104。另外，在第1半導體結晶層104的形成與第1分離層108的形成之間，亦可進行以硫原子終端第1半導體結晶層104之表面的硫終端處理。
在第2圖及第3圖所示之例中說明使第1分離層108僅形成於第1半導體結晶層104上，並貼合第1分離層108的表面與基底基板102之表面的例子，但亦可於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104上之第1分離層108的表面與基底基板102上之第1分離層108的表面。此時，較佳為對第1分離層108貼合之面進行親水化處理。經親水化處理時，較佳為加熱第1分離層108彼此而貼合。或可只於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104之表面與基底基板102上之第1分離層108的表面。
在第2圖及第3圖所示之例中說明使第1分離層108及第1半導體結晶層104貼合於基底基板102後，使第1分離層108及第1半導體結晶層104從半導體結晶層形成 基板140分離之例子，但亦可使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離之後，使第1分離層108及第1半導體結晶層104貼合於基底基板102。此時，較佳為在使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離後至貼合於基底基板102為止之間，將第1分離層108及第1半導體結晶層104保持於適當轉印用基板。
接著準備半導體結晶層形成基板160，於半導體結晶層形成基板160上藉磊晶結晶成長法形成第2半導體結晶層106。其後於第2半導體結晶層106上形成第2分離層110。第2分離層110係例如藉ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等薄膜形成法來形成。另外，在第2分離層110的形成前，亦可進行以硫原子終端第2半導體結晶層106之表面的硫終端處理。
第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板160可選擇InP基板或GaAs基板。第2半導體結晶層106包含Ⅳ族半導體結晶所構成時，半導體結晶層形成基板160可選擇Ge基板、Si基板、SiC基板或GaAs基板。
於第2半導體結晶層106之磊晶結晶成長係可利用MOCVD法。在MOCVD法使用之氣體、反應溫度之條件等係與第1半導體結晶層104的情形相同。
如第4圖所示般，使未形成第1分離層108及第1半導體結晶層104之區域的基底基板102表面與第2分離層 110表面以氬束150活性化。其後如第5圖所示般，使第2分離層110之表面貼合於未形成第1分離層108及第1半導體結晶層104之區域的基底基板102表面而接合。貼合可在室溫進行。活性化不一定要用氬束150，亦可為其他之稀有氣體等之氣體束。其後以HCl溶液等蝕刻去除半導體結晶層形成基板160。藉此於未形成第1分離層108及第1半導體結晶層104之區域的基底基板102上形成第2分離層110及第2半導體結晶層106。另外，於形成第2分離層110之前可進行以硫原子終端第2半導體結晶層106之表面的硫終端處理。又，半導體結晶層形成基板140及半導體結晶層形成基板160係亦可同時去除。亦即，可在使半導體結晶層形成基板140及半導體結晶層形成基板160兩者的第2分離層110貼合於基底基板102後，去除半導體結晶層形成基板140及半導體結晶層形成基板160。
在第4圖所示之例中說明使第2分離層110只形成於第2半導體結晶層106上，並貼合第2分離層110之表面與基底基板102之表面之例子，但亦可於基底基板102上形成第2分離層110並使第2半導體結晶層106上之第2分離層110之表面與基底基板102上之第2分離層110之表面貼合。此時，較佳為對第2分離層110之貼合面進行親水化處理。進行親水化處理時較佳為加熱第2分離層110彼此而貼合。或可只於基底基板102上形成第2分離層110，並貼合基底基板102之表面與第2半導體結晶層106上之第2分離層110的表面。
在第4圖所示之例中說明使第2半導體結晶層106及第2分離層110貼合於基底基板102後，使第2半導體結晶層106從半導體結晶層形成基板160分離之例子，但可於第2半導體結晶層106及第2分離層110從半導體結晶層形成基板160分離之後，使第2半導體結晶層106貼合於基底基板102。此時，在使第2半導體結晶層106及第2分離層110從半導體結晶層形成基板160分離後至貼合於基底基板102為止之間，較佳為將第2半導體結晶層106及第2分離層110保持於適當轉印用基板。
接著，如第6圖所示般於第1半導體結晶層104及第2半導體結晶層106之上形成導電性物質112。導電性物質112係於之後成為第1源極124、第1汲極126、第2源極134及第2汲極136者。導電性物質112係藉由例如蒸鍍法、CVD法、濺鍍法等薄膜形成法而形成。
如第7圖所示般，藉蝕刻去除形成有第1閘極122及第2閘極132之區域的導電性物質層112，而形成絕緣層114。絕緣層114係例如藉ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等薄膜形成法而形成。
如第8圖所示般，於絕緣層114上形成導電性薄膜，並去除成為第1閘極122及第2閘極132之區域以外的導電性薄膜，而形成第1閘極122及第2閘極132。另外，被第1閘極122或第2閘極132分離之導電性物質層112係成為第1源極124、第1汲極126、第2源極134及第2汲極136。以使成為第1源極124、第1汲極126、第2源 極134及第2汲極136之導電性物質層112露出之方式而於絕緣層114形成開口，若藉由形成導電性薄膜及圖案化而形成第1閘極金屬123、第1源極電極125及第1汲極電極127、以及第2閘極金屬133、第2源極電極135及第2汲極電極137，而可製造第1圖所示之半導體裝置100。又，導電性薄膜在形成金屬膜時，較佳為進行後金屬退火處理(post-metal-anneal)。後金屬退火處理較佳為藉由RTA(Rapid Thermal Annealing)法而實施。
若依以上說明之半導體裝置100與其製造方法，可以同一製程同時地形成第1源極124、第1汲極126、第2源極134及第2汲極136，故可簡化製造步驟。其結果可降低製造成本並使微細化變得容易。又，構成第1源極124、第1汲極126、第2源極134及第2汲極136之導電性物質的工作函數係滿足數式1或數式2所示之關係。因此，第1源極124及第1汲極126與第1半導體結晶層104之接觸成為歐姆接觸(ohmic contact)，第2源極134及第2汲極136與第2半導體結晶層106之接觸成為歐姆接觸。此結果可增大第1 MISFET 120及第2 MISFET 130之各導通(ON)電流。又因各源極/汲極間之電阻變小，故不須要降低各MISFET之通道電阻，可減少通道層摻雜之雜質原子的濃度。此結果可增大通道層之載體的遷移性。
在上述之半導體裝置100中，基底基板102與第1分離層108接觸，故若與基底基板102之第1分離層108相接的區域為導電性，可對與基底基板102之第1分離層108 相接的區域施加電壓，並使該電壓作用為對第1 MISFET 120之背閘極電壓。又，在上述之半導體裝置100中，基底基板102與第2分離層110接觸，故若與基底基板102之第2分離層110相接的區域為導電性，可對與基底基板102之第2分離層110相接的區域施加電壓，並使該電壓作用為對第2 MISFET 130之背閘極電壓。該等背閘極電壓之作用係增大第1 MISFET 120及第2 MISFET 130之導通(ON)電流，並減小關斷(OFF)電流。
在上述之半導體裝置100中亦可具有複數個第1半導體結晶層104，複數個第1半導體結晶層104分別在與基底基板102之上表面平行的面內規則性排列。規則性係指例如重複相同之排列圖案。又，半導體裝置100係亦可具有複數個第2半導體結晶層106，複數個第2半導體結晶層106分別在與基底基板102之上面平行的面內規則性排列。又，半導體裝置100亦可規則性地具有複數個第1半導體結晶層104及第2半導體結晶層106兩者。如此規則性排列第1半導體結晶層104及第2半導體結晶層106，藉此可提高使用於半導體裝置100之半導體基板的生產性。第2半導體結晶層106或第1半導體結晶層104之規則性排列係藉由以下任一方法實施：使第2半導體結晶層106或第1半導體結晶層104磊晶成長後，將第2半導體結晶層106或第1半導體結晶層104規則性排列地圖案化之方法；使第2半導體結晶層106或第1半導體結晶層104預先選擇性地磊晶成長為規則性排列之方法；或是使第2 半導體結晶層106或第1半導體結晶層104之任一者或兩者於半導體結晶層形成基板160上磊晶成長之後，從半導體結晶層形成基板160分離並整形為特定之形狀後，以規則性排列之方式貼合於基底基板102上之方法；又可藉由組合任意複數個方法而實施。
在上述之半導體裝置100中說明：使第1半導體結晶層104及第1分離層108形成於半導體結晶層形成基板140上，貼合第1分離層108與基底基板102後去除半導體結晶層形成基板140，藉此使第1半導體結晶層104及第1分離層108形成於基底基板102上，並且使第2半導體結晶層106及第2分離層110形成於半導體結晶層形成基板160上，貼合第2分離層110與基底基板102後去除半導體結晶層形成基板160，藉此使第2半導體結晶層106及第2分離層110形成於基底基板102上。但，第1半導體結晶層104與第2半導體結晶層106之任一者包含SiGe所構成、另一者包含Ⅲ-V族化合物半導體結晶時，亦可藉氧化濃縮法形成包含SiGe之半導體結晶層及分離層。以下說明第1半導體結晶層104包含SiGe之情形。亦即，在形成第1半導體結晶層104之前，於基底基板102上形成包含絕緣層之第1分離層108，並於第1分離層108上形成成為第1半導體結晶層104之起始材料的SiGe層。在氧化氛圍中加熱SiGe層使表面氧化。氧化SiGe層而提高SiGe層中之Ge原子的濃度，並可形成Ge濃度高之第1半導體結晶層104。其後藉蝕刻去除形成第2半導體結晶層106 之區域的SiGe層而為第1半導體結晶層104。
或者，第1半導體結晶層104與第2半導體結晶層106之任一者包含Ⅳ族半導體結晶、另一者包含Ⅲ-V族化合物半導體結晶時，可藉由智切法而形成包含Ⅳ族半導體結晶者之半導體結晶層及分離層。以下說明第1半導體結晶層104包含Ⅳ族半導體結晶之情形。亦即，於包含Ⅳ族半導體結晶的半導體層材料基板的表面形成包含絕緣體之第1分離層108，通過第1分離層使陽離子注入於半導體層材料基板的分離預定深度。以使第1分離層108之表面與基底基板102的表面接合之方式貼合半導體層材料基板與基底基板102，加熱半導體層材料基板及基底基板102。藉加熱使注入於分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，並使位於分離預定深度之Ⅳ族半導體結晶改質。若以此狀態分離半導體層材料基板與基底基板102，則使較Ⅳ族半導體結晶的改質部位更位於基底基板102側之Ⅳ族半導體結晶從半導體層材料基板剝離。若對附著於基底基板102側之半導體層材料實施適當的研磨，並藉蝕刻去除形成第2半導體結晶層106之區域的該半導體結晶層，而可使殘留於基底基板102之半導體結晶層成為第1半導體結晶層104。
在上述半導體裝置100中，第1分離層108及第2分離層110之任一者為具有較位於其上之半導體結晶層的禁制帶寬為更大之禁制帶寬的半導體結晶時，分離層係可使用磊晶成長法而連續形成至半導體結晶層。以下說明第1 分離層108包含半導體結晶之情形。於基底基板102上藉磊晶成長法形成第1分離層108，於第1分離層108上藉磊晶成長法形成第1半導體結晶層104。磊晶成長之後，如第9圖所示般使用遮罩185，藉蝕刻去除形成有第2半導體結晶層106之區域的第1半導體結晶層104及第1分離層108。如此可得到與第3圖相同之半導體基板。在本方法中係可使第1分離層108及第1半導體結晶層104連續、或使第2分離層110及第2半導體結晶層106連續而藉由磊晶成長法形成，故使製造步驟變簡單。
藉由磊晶成長法連續地形成第1分離層108及第1半導體結晶層104、或第2分離層110及第2半導體結晶層106之任一組時，可使用選擇磊晶成長法而形成第1分離層108及第1半導體結晶層104、或第2分離層110及第2半導體結晶層106。如第10圖所示般，使基底基板102表面之形成有第2分離層110及第2半導體結晶層106之區域，以SiO2等的成長阻礙層187被覆並實施磊晶成長。在不存在成長阻礙層187之區域的基底基板102上選擇性地磊晶成長第1半導體結晶層104及第1分離層108。其後去除成長阻礙層187，可得到與第3圖相同之半導體基板。
第1分離層108或第2分離層110為磊晶成長結晶時，亦可使第1分離層108或第2分離層110氧化而轉換成非晶質絕緣體層。例如，第1分離層108或第2分離層110為AlAs或AlInP時，藉選擇氧化技術可使第1分離層108或第2分離層110成為絕緣性氧化物。
在上述半導體裝置100之製造方法的貼合步驟中係說明以蝕刻去除半導體結晶層形成基板之例子，但也可如第11圖所示般使用結晶性犧牲層190而去除半導體結晶層形成基板。亦即，於半導體結晶層形成基板140上形成第1半導體結晶層104之前，在半導體結晶層形成基板140之表面藉磊晶結晶成長法形成結晶性犧牲層190。其後，於結晶性犧牲層190之表面藉磊晶成長法形成第1半導體結晶層104及第1分離層108，並以氬束150活性化第1分離層108之表面與基底基板102之表面。其後貼合第1分離層108之表面與基底基板102之表面，如第12圖所示般去除結晶性犧牲層190。藉此使半導體結晶層形成基板140上之第1半導體結晶層104及第1分離層108與半導體結晶層形成基板140分離。若依該方法，半導體結晶層形成基板可再利用，可降低製造成本。
第13圖係表示半導體裝置200之截面。半導體裝置200係不具有半導體裝置100中之第1分離層108，而第1半導體結晶層104相接於基底基板102而配置。另外，除了無第1分離層108外其餘係與半導體裝置100相同之構造，故省略共通構件等的說明。
亦即，半導體裝置200係基底基板102與第1半導體結晶層104相接在接合面103，於基底基板102之接合面103附近含有顯示p型或n型傳導型的雜質原子，於第1半導體結晶層104之接合面103附近含有顯示與基底基板102所含有雜質原子所顯示之傳導型相異的傳導型之雜質 原子。亦即，半導體裝置200係於接合面103之附近具有pn接合。即使為無第1分離層108之構造，藉由形成於接合面103附近的pn接合而可使基底基板102與第1半導體結晶層104電性分離，可使形成於第1半導體結晶層104之第1 MISFET 120與基底基板102電性分離。
半導體裝置200可由如下之方法而製造。如第14圖般，於基底基板102表面之全面藉磊晶成長法形成第1半導體結晶層104。接著藉蝕刻去除形成有第2半導體結晶層106之區域的第1半導體結晶層104。在已去除第1半導體結晶層104之區域的基底基板102上，以與第4圖及第5圖說明之步驟相同的步驟而形成第2分離層110及第2半導體結晶層106。其後之步驟係與半導體裝置100之情形相同。但，pn接合之形成係藉由以下方式實施：在基底基板102之表面附近含有顯示p型或n型傳導型的雜質原子，在藉磊晶成長法形成第1半導體結晶層104之步驟中，於第1半導體結晶層104摻雜顯示與基底基板102所含有雜質原子所顯示之傳導型相異的傳導型之雜質原子。
於基底基板102上直接形成第1半導體結晶層104之構造中，元件分離之必要性低時係不一定需要作為分離構造之pn接合。亦即，半導體裝置200係亦可為於基底基板102之接合面103附近不含有顯示p型或n型傳導型的雜質原子，且於第1半導體結晶層104的接合面103附近不含有顯示p型或n型傳導型的雜質原子之構造。
於基底基板102上直接形成第1半導體結晶層104 時，亦可在磊晶成長後或磊晶成長途中實施退火處理。藉退火處理可降低第1半導體結晶層104中之移位。又，磊晶成長法係亦可為以下任一磊晶成長法：於基底基板102之表面全部使第1半導體結晶層104同樣地成長之方法、或在SiO2等之成長阻礙層微細地分割基底基板102之表面並選擇性成長之方法。
(實施例)
於基底基板表面之一部分上形成Ge結晶層，於基底基板表面的另一部分上(亦即未形成Ge結晶層之區域的基底基板上)形成InGaAs結晶層。於InGaAs結晶層及Ge結晶層上堆積厚度30nm的TaN層，並使TaN層圖案化。藉該圖案化而於InGaAs結晶層及Ge結晶層之各層上形成源極及汲極。以埋入源極/汲極之間的溝之方式，依Al2O3、TaN之順序堆積Al2O3/TaN積層膜，使該堆積層圖案化而形成閘極絕緣膜及閘極。另外，形成源極/汲極之間的溝寬，亦即閘極長為50nm、75nm、100nm及100μm之4種類的裝置。如以上做法而藉由同時形成源極/汲極之製程而於InGaAs結晶層上形成nMOSFET、於Ge結晶層上形成pMOSFET。第15圖係從上方觀察nMOSFET之SEM照片。以以Lg所示之間隙(源極/汲極間的溝)重疊之方式形成閘極電極。第16圖係觀察nMOSFET之閘極部分的截面之TEM照片。可確認到即使閘極長Lg為50nm時亦確實地埋入源極/汲極間之溝。
如以上方式所形成之TaN所構成的源極/汲極其工作 函數約為4.6eV。另外，InGaAs之電子親和力為4.5eV，Ge之電子親和力為4.0eV，Ge之能帶間隙為0.67eV。因此，源極/汲極之工作函數ΦM與nMOSFET材料之InGaAs的電子親和力φ1與pMOSFET材料之Ge的電子親和力及能帶間隙之和φ2+Eg2係滿足φ1<ΦM<φ2+Eg2之關係。又，源極/汲極之工作函數ΦM與InGaAs的電子親和力φ1之差|ΦM-φ1|為0.1eV以下，源極/汲極之工作函數ΦM與Ge的電子親和力及能隙之和φ2+Eg2之差|φ2+Eg2-ΦM |亦為0.1eV以下。因此，TaN與n型傳導時，與InGaAs之間的障壁係小，TaN與p型傳導時，與Ge之間的障壁係還是小。亦即，InGaAs結晶層上之nMOSFET與Ge結晶層上的pMOSFET之源極/汲極採用TaN作為共通電極材料，藉此可降低源極/汲極之接觸電阻。
第17圖及第18圖係表示於實施例1之裝置所含的pMOSFET及n MOSFET中，閘極電壓對於源極電流特性的圖。第17圖係表示閘極長Lg為100μm之情形，第18圖係表示閘極長Lg為100nm之情形。另外，在各圖中表示汲極電壓Vd為1V之情形與為50mV之情形的二種數據。Lg為100μm時，觀察到之Ge結晶層上的pMOSFET為四位數的ON/OFF比，觀察到之InGaAs結晶層上的nMOSFET為六位數的ON/OFF比。
第19圖係表示閘極電壓對於源極電流特性之圖，係表示閘極長Lg較第18圖所示情形更小時之InGaAs結晶層上的nMOSFET之數據。因通道效應而使關斷(OFF)電流提 高，次臨限(subthreshold)特性(SS值)亦劣化，但閘極長為50nm時亦觀察到開關特性。
第20圖係表示SS值對於閘極長之圖，第21圖係表示DIBL(drain-induced barrier lowering)對於閘極長之值的圖表。閘極長為100nm時可得到SS=200mV/dec、DIBL=150mV/V之良好的值。
申請專利範圍、說明書及在圖式中所示之裝置、系統、程式及方法中之動作、順序、步驟及階段等之各處理的實行順序，係未特別明示為「以前」、「先前」等，而應注意只要前處理之輸出不使用於後面之處理，則可以任意順序實現。有關申請專利範圍、說明書及圖式中之動作流程，即使方便上使用「首先」、「其次」等而說明，亦並非意指必須以此順序實施。又，在第1層在於第2層之「上方」係包括：第1層相接於第2層之上面而設置時，在第1層下面及第2層上面間隔著其他層的情形。又，「上」、「下」等指示方向的語句係表示半導體基板及半導體裝置中之相對的方向，並非指對於地面等之外部的基準面之絕對方向。
100‧‧‧半導體裝置
102‧‧‧基底基板
103‧‧‧接合面
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
112‧‧‧導電性物質層
114‧‧‧絶緣層
114a‧‧‧絶緣層之一部分
120‧‧‧第1 MISFET
122‧‧‧第1閘極
123‧‧‧第1閘極金屬
124‧‧‧第1源極
125‧‧‧第1源極電極
126‧‧‧第1汲極
127‧‧‧第1汲極電極
130‧‧‧第2 MISFET
132‧‧‧第2閘極
133‧‧‧第2閘極金屬
134‧‧‧第2源極
135‧‧‧第2源極電極
136‧‧‧第2汲極
137‧‧‧第2汲極電極
140‧‧‧半導體結晶層形成基板
150‧‧‧氬束
160‧‧‧半導體結晶層形成基板
180‧‧‧半導體結晶層形成基板
185‧‧‧遮罩
190‧‧‧結晶性犧牲層
200‧‧‧半導體裝置
第1圖係表示半導體裝置100之截面。
第2圖係表示在半導體裝置100之製造過程中的截面。
第3圖係表示在半導體裝置100之製造過程中的截面。
第4圖係表示在半導體裝置100之製造過程中的截 面。
第5圖係表示在半導體裝置100之製造過程中的截面。
第6圖係表示在半導體裝置100之製造過程中的截面。
第7圖係表示在半導體裝置100之製造過程中的截面。
第8圖係表示在半導體裝置100之製造過程中的截面。
第9圖係表示在另一半導體裝置之製造過程中的截面。
第10圖係表示在另一半導體裝置之製造過程中的截面。
第11圖係表示在另一半導體裝置之製造過程中的截面。
第12圖係表示在又另一半導體裝置之製造過程中的截面。
第13圖係表示在半導體裝置200之截面。
第14圖係表示在半導體裝置200之製造過程中的截面。
第15圖係從上方觀察nMOSFET之SEM照片。
第16圖係觀察nMOSFET之閘極部分的截面之TEM照片。
第17圖係表示閘極電壓對於源極電流特性之圖。
第18圖係表示閘極電壓對於源極電流特性之圖。
第19圖係表示閘極電壓對於源極電流特性之圖。
第20圖係表示SS值對於閘極長度之圖。
第21圖係表示DIBL對於閘極長度之值的圖。
102‧‧‧基底基板
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
114‧‧‧絶緣層
114a‧‧‧絶緣層之一部分
120‧‧‧第1 MISFET
122‧‧‧第1閘極
123‧‧‧第1閘極金屬
124‧‧‧第1源極
125‧‧‧第1源極電極
126‧‧‧第1汲極
127‧‧‧第1汲極電極
130‧‧‧第2 MISFET
132‧‧‧第2閘極
133‧‧‧第2閘極金屬
134‧‧‧第2源極
135‧‧‧第2源極電極
136‧‧‧第2汲極
137‧‧‧第2汲極電極

Claims (26)

  1. 一種半導體裝置，其係具有：基底基板；位於前述基底基板表面之一部分上方的第1半導體結晶層；位於前述基底基板表面之與前述一部分相異的另一部分上方的第2半導體結晶層；以前述第1半導體結晶層之一部分作為通道並具有第1源極及第1汲極之第1 MISFET；以前述第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2 MISFET；且前述第1 MISFET為第1通道型的MISFET，前述第2 MISFET為與前述第1通道型相異之第2通道型的MISFET，前述第1源極、前述第1汲極、前述第2源極及前述第2汲極包含相同的導電性物質，前述導電性物質之工作函數ΦM滿足數式1及數式2之至少一者的關係；(數式1)φ1<ΦM<φ2+Eg2 (數式2)|ΦM-φ1|≦0.1eV，且|(φ2+Eg2)-ΦM|≦0.1eV(但，φ1係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成其一部分作為N型通道發揮功能者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在前述第1半導體結晶層及前述第2半導體結 晶層之中，構成其一部分作為P型通道發揮功能者之半導體結晶層的結晶之電子親和力及禁制帶寬)。
  2. 如申請專利範圍第1項所述之半導體裝置，其進一步具有：位於前述基底基板與前述第1半導體結晶層之間，使前述基底基板與前述第1半導體結晶層電性分離之第1分離層；以及位於前述基底基板與前述第2半導體結晶層之間，使前述基底基板與前述第2半導體結晶層電性分離之第2分離層。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，前述基底基板與前述第1半導體結晶層在接合面相接，且在前述接合面附近的前述基底基板之區域含有顯示p型或n型傳導型的雜質原子，在前述接合面附近的前述第1半導體結晶層之區域含有顯示與前述基底基板所含有之雜質原子所顯示的傳導型相異之傳導型的雜質原子，並進一步具有位於前述基底基板與前述第2半導體結晶層之間，使前述基底基板與前述第2半導體結晶層電性分離之第1分離層。
  4. 如申請專利範圍第2項所述之半導體裝置，其中前述基底基板與前述第1分離層相接，前述基底基板之與前述第1分離層相接之區域為 導電性者，施加於前述基底基板之與前述第1分離層相接之區域的電壓，係作用為對前述第1 MISFET施加之背閘極電壓。
  5. 如申請專利範圍第2項所述之半導體裝置，其中前述基底基板與前述第2分離層相接，前述基底基板之與前述第2分離層相接之區域為導電性者，施加於前述基底基板之與前述第2分離層相接之區域的電壓，係作用為對前述第2 MISFET施加之背閘極電壓。
  6. 如申請專利範圍第1項所述之半導體裝置，其中前述第1半導體結晶層包含Ⅳ族半導體結晶，前述第1 MISFET為P通道型MISFET，前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，前述第2 MISFET為N通道型MISFET。
  7. 如申請專利範圍第1項所述之半導體裝置，其中前述第1半導體結晶層包含Ⅲ-V族化合物半導體結晶，前述第1 MISFET為N通道型MISFET，前述第2半導體結晶層包含Ⅳ族半導體結晶，前述第2 MISFET為P通道型MISFET。
  8. 如申請專利範圍第1項所述之半導體裝置，其中前述導電性物質為TiN、TaN、石墨烯、HfN或WN。
  9. 一種半導體基板，其係使用於申請專利範圍第1項所 述之半導體裝置之半導體基板，具有：前述基底基板；位於前述基底基板表面之一部分上方之第1半導體結晶層；位於前述基底基板表面之與前述一部分相異的另一部分上方之第2半導體結晶層。
  10. 如申請專利範圍第9項所述之半導體基板，其進一步具有位於前述基底基板與前述第1半導體結晶層或前述第2半導體結晶層之間，使前述基底基板與前述第1半導體結晶層或前述第2半導體結晶層電性分離之分離層。
  11. 如申請專利範圍第10項所述之半導體基板，其中前述分離層包含非晶質絕緣體。
  12. 如申請專利範圍第10項所述之半導體基板，其中前述分離層包含具有較構成位於該分離層上之半導體結晶層的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶。
  13. 如申請專利範圍第9項所述之半導體基板，其中，由前述第1半導體結晶層及前述第2半導體結晶層所選擇之1個半導體結晶層與前述基底基板係在接合面相接，在前述接合面附近的前述基底基板之區域含有顯示p型或n型傳導型的雜質原子，在前述接合面附近的前述半導體結晶層之區域含 有顯示與前述基底基板所含有之雜質原子所顯示的傳導型相異之傳導型的雜質原子。
  14. 如申請專利範圍第9項所述之半導體基板，其中，具有複數個前述第1半導體結晶層，具有複數個前述第2半導體結晶層，複數個前述第1半導體結晶層分別在與前述基底基板之上表面平行的面內規則性排列，複數個前述第2半導體結晶層分別在與前述基底基板之上表面平行的面內規則性排列。
  15. 一種半導體基板之製造方法，其係製造如申請專利範圍第8項所述之半導體基板的方法，具有：於前述基底基板表面之一部分上方形成前述第1半導體結晶層之第1半導體結晶層形成步驟，於前述基底基板表面之與前述一部分相異的另一部分上方形成前述第2半導體結晶層之第2半導體結晶層形成步驟；且前述第2半導體結晶層形成步驟為具有：於半導體結晶層形成基板上藉磊晶結晶成長法形成前述第2半導體結晶層之磊晶成長步驟；於前述基底基板上、前述第2半導體結晶層上、或前述基底基板及前述第2半導體結晶層兩者上形成使前述基底基板及前述第2半導體結晶層電性分離之第2分離層的步驟；與以使前述基底基板上之前述第2分離層與前述第2 半導體結晶層接合之方式、以使前述第2半導體結晶層上之前述第2分離層與前述基底基板接合之方式、或以使前述基底基板上之前述第2分離層與前述第2半導體結晶層上之前述第2分離層接合的方式，貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  16. 如申請專利範圍第15項所述之半導體基板的製造方法，其中前述第1半導體結晶層形成步驟具有：於半導體結晶層形成基板上藉磊晶結晶成長法形成前述第1半導體結晶層之磊晶成長步驟；於前述基底基板上、前述第1半導體結晶層上、或前述基底基板及前述第1半導體結晶層兩者上形成使前述基底基板及前述第1半導體結晶層電性分離之第1分離層的步驟；以及以使前述基底基板上之前述第1分離層與前述第1半導體結晶層接合之方式、以使前述第1半導體結晶層上之前述第1分離層與前述基底基板接合之方式、或以使前述基底基板上之前述第1分離層與前述第1半導體結晶層上之前述第1分離層接合的方式，貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  17. 如申請專利範圍第15項所述之半導體基板的製造方法，其中前述第1半導體結晶層包含SiGe，前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶， 在前述第1半導體結晶層形成步驟之前，具有於前述基底基板上形成包含絕緣體之第1分離層的步驟，前述第1半導體結晶層形成步驟為具有：於前述第1分離層上形成成為前述第1半導體結晶層的起始材料之SiGe層的步驟；在氧化氛圍中加熱前述SiGe層使表面氧化，藉此提高前述SiGe層中之Ge原子濃度的步驟；與蝕刻前述基底基板表面之前述另一部上方之前述SiGe層的步驟。
  18. 如申請專利範圍第15項所述之半導體基板的製造方法，其中前述第1半導體結晶層包含Ⅳ族半導體結晶，前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，並且該製造方法係具有下述步驟：於包含Ⅳ族半導體結晶的半導體層材料基板的表面形成包含絕緣體之第1分離層的步驟；通過前述第1分離層使陽離子注入於前述半導體層材料基板的分離預定深度之步驟；以使前述第1分離層之表面與前述基底基板的表面接合之方式，貼合前述半導體層材料基板與前述基底基板之步驟；加熱前述半導體層材料基板及前述基底基板，使注入於前述分離預定深度之前述陽離子與構成前述半導體層材料基板之Ⅳ族原子反應，藉此使位於前述分離預定深度之前述Ⅳ族半導體結晶改質的步驟； 分離前述半導體層材料基板與前述基底基板，藉此使較已在前述改質步驟改質之前述Ⅳ族半導體結晶的改質部位更位於前述基底基板側之前述Ⅳ族半導體結晶從前述半導體層材料基板剝離之步驟；以及將殘留於前述基底基板之包含前述Ⅳ族半導體結晶的半導體結晶層中，位於前述基底基板表面之前述另一部分上方之區域予以蝕刻的步驟。
  19. 如申請專利範圍第15項所述之半導體基板的製造方法，其進一步具有：使包含具有較構成前述第1半導體結晶層之半導體結晶的禁制帶寬為更大之禁制帶寬的半導體結晶之第1分離層，藉選擇磊晶成長法只選擇性地形成於前述基底基板表面的前述一部分上方的步驟；且前述第1半導體結晶層形成步驟為藉選擇磊晶成長法只於前述第1分離層上選擇性地形成前述第1半導體結晶層的步驟。
  20. 如申請專利範圍第15項所述之半導體基板的製造方法，其進一步具有：使包含具有較構成前述第1半導體結晶層之半導體結晶的禁制帶寬為更大之禁制帶寬的半導體結晶之第1分離層，藉磊晶成長法形成於前述基底基板表面上方的步驟；且前述第1半導體結晶層形成步驟包含：藉磊晶成長法於前述第1分離層上形成前述第1半導體結晶層的步驟、與蝕刻前述基底基板表面之前述另一部分上 方之前述第1半導體結晶層及前述第1分離層的步驟。
  21. 如申請專利範圍第15項所述之半導體基板的製造方法，其中前述第1半導體結晶層形成步驟為藉選擇磊晶成長法，而只於前述基底基板表面之前述另一部分上方選擇性地形成前述第1半導體結晶層的步驟。
  22. 如申請專利範圍第15項所述之半導體基板的製造方法，其中前述第1半導體結晶層形成步驟包含：藉磊晶成長法於前述基底基板表面之上方形成前述第1半導體結晶層的步驟、與蝕刻前述基底基板表面之前述另一部分上方之前述第1半導體結晶層之步驟。
  23. 如申請專利範圍第21項所述之半導體基板的製造方法，其中於前述基底基板之表面附近含有顯示p型或n型傳導型的雜質原子，且在藉磊晶成長法形成前述第1半導體結晶層之步驟中，於第1半導體結晶層摻雜顯示與前述基底基板所含有之雜質原子所顯示之傳導型相異的傳導型之雜質原子。
  24. 如申請專利範圍第15項所述之半導體基板的製造方法，其進一步具有：在前述半導體結晶層形成基板上形成半導體結晶層之前，在前述半導體結晶層形成基板之表面藉磊晶結晶成長法形成結晶性犧牲層之步驟；以及貼合前述基底基板與前述半導體結晶層形成基板後，去除前述結晶性犧牲層，藉此分離在前述半導體 結晶層形成基板上藉磊晶結晶成長法所形成之半導體結晶層與前述半導體結晶層形成基板的步驟。
  25. 如申請專利範圍第15項所述之半導體基板的製造方法，其中具有：使前述第1半導體結晶層磊晶成長後，將前述第1半導體結晶層圖案化為規則性排列之步驟、或是將前述第1半導體結晶層預先選擇性地磊晶成長為規則性排列之步驟的任一步驟；與使前述第2半導體結晶層磊晶成長後，將前述第2半導體結晶層圖案化為規則性排列之步驟、或是將前述第2半導體結晶層預先選擇性地磊晶成長為規則性排列之步驟的任一步驟。
  26. 一種半導體裝置的製造方法，其具有：使用如申請專利範圍第15項所述之半導體基板的製造方法而製造具有前述第1半導體結晶層及前述第2半導體結晶層之半導體基板的步驟；在前述第1半導體結晶層及前述第2半導體結晶層之各者上形成工作函數ΦM為滿足數式1及數式2之至少一者的關係之導電性物質的步驟；去除欲形成閘極電極之區域的前述導電性物質之步驟；於已去除前述導電性物質之區域形成閘極絕緣層及閘極電極之步驟；將前述導電性物質圖案化及加熱，並於前述第1 半導體結晶上之前述閘極電極的兩側形成第1源極及第1汲極、於前述第2半導體結晶上之前述閘極電極的兩側形成第2源極及第2汲極之步驟；(數式1)φ1<ΦM<φ2+Eg2 (數式2)|ΦM-φ1|≦0.1Ev，且|(φ2+Eg2)-ΦM|≦0.1eV(但，φ1係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成其一部分作為N型通道發揮功能者之半導體結晶層的結晶之電子親和力，φ2及Eg2係表示在前述第1半導體結晶層及前述第2半導體結晶層之中，構成其一部分作為P型通道發揮功能者之半導體結晶層的結晶之電子親和力及禁制帶寬)。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187238A (ja) * 2013-03-25 2014-10-02 Toyoda Gosei Co Ltd Ｍｉｓ型半導体装置の製造方法
KR102104062B1 (ko) * 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59198750A (ja) * 1983-04-25 1984-11-10 Seiko Epson Corp 半導体装置
JPS63311768A (ja) * 1987-06-13 1988-12-20 Fujitsu Ltd 相補型半導体装置の製造方法
JP2830144B2 (ja) * 1989-08-28 1998-12-02 日本電気株式会社 半導体装置
JPH03109740A (ja) * 1989-09-25 1991-05-09 Hitachi Ltd 半導体装置
JPH0969611A (ja) * 1995-09-01 1997-03-11 Hitachi Ltd 半導体装置およびその製造方法
US6563143B2 (en) * 1999-07-29 2003-05-13 Stmicroelectronics, Inc. CMOS circuit of GaAs/Ge on Si substrate
JP2007013025A (ja) * 2005-07-04 2007-01-18 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法
EP1911086A2 (en) * 2005-07-26 2008-04-16 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials

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