JP2009182057A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】Si1-xGex(0.25≦x≦0.90)の(110)面を表面に有する半導体基板(1,2,3)と、(110)面上に形成されたn及びpチャネル型MISFETとを具備し、両MISFETは、[−110]方向が[001]方向より長い線状で、(311)若しくは(111)面のファセットを有する活性領域(5,6)を有し、活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域が形成され、nチャネル型MISFETのチャネル領域(5C)はSiで形成され、pチャネル型MISFETのチャネル領域(6C)はSi1-yGey(x<y≦1)で形成され、両MISFETのチャネル領域は、活性領域の[−110]方向に、一軸圧縮ひずみを有する。
【選択図】図1
Description
T. Irisawa; IEDM2005, p457 T. Irisawa; IEDM2006, p725
図1は第1の実施形態に係る相補型MISFETの構成を示す図で、(a)は断面図、(b)は上面図で、(b)のA−A´線に沿った断面が(a)に相当する。第1の実施形態の相補型MISFETは、シリコンゲルマニウム・オン・インシュレーター基板(以下SGOI基板と称する)上に、n型、p型両方の領域において、最適電流方向に一軸圧縮ひずみを有するチャネルを持った相補型MISFETである。
図16は、第2の実施形態に係る相補型MISFETの構成を示す図で、(a)は断面図、(b)は上面図で、上面図のA−A´線に沿った断面が(a)に示される。第2の実施形態では、第1の実施形態において不純物注入によって形成されたソース・ドレイン領域を、シリサイデーションおよびジャーマナイデーションにより、メタルソース・ドレイン領域を形成する。即ち、図16(a)はチャネル領域を切った断面であるから図1(a)と同じであるが、図16(b)の5S、5D,6S,6Dの部分が異なる。その他の部分は、第1の実施形態と同じであるので、同一番号を付して詳細な説明を省略する。
図17は、第3の実施形態に係る相補型MISFETの構成を示す図で、(a)は断面図、(b)は上面図で、図17(b)のA−A´線に沿った断面図が図17(a)になる。図中22,23が長方形の細状シリコン領域で、22C 、23C がチャネル領域、22S、23S、22D、23Dがソース・ドレイン領域、25はゲート絶縁膜、26はゲート電極である。
図30は第4の実施形態に係る相補型MISFETの構成を示す図で、(a)は断面図、(b)は上面図、(b)のA−A´線に沿った断面が図30(a)である。第1の実施形態で示した相補型MISFETにおいて、SGOI層3(Ge濃度xは0≦x≦1)とし、pチャネル、nチャネルにともにSGOI層3より格子定数の大きい化合物半導体でチャネルを形成することにより、更なる移動度向上が期待できる。第4の実施形態はこのような構成を示す。図30において、44がnチャネル化合物半導体領域、45がpチャネル化合物半導体領域、43.44がゲート絶縁膜、45がゲート電極である。その他は、第1の実施形態と同じなので、同一箇所には同一番号を付して、重複する説明を省略する。
Si<Ge〜GaAs<(AlAs、InSb、InP、InAs)
したがって、SGOI層3より格子定数の大きいIII−V属化合物をチャネルに用いることにより、材料そのものの特性として移動度向上が可能になるだけでなく、pチャネルの移動度向上に充分な歪を印加することができる。
第5の実施形態は、SGOI層3のGe濃度xを0≦x≦0.90とし、pチャネル半導体領域がGeで形成されるのを除けば、第4の実施形態と構成は同じであり、製造法が異なる。第4の実施形態では、pチャネル半導体領域とnチャネル半導体領域を同時に選択成長させたが、第5の実施形態では、pチャネル半導体領域を先作りし、nチャネル半導体領域は後から形成する。完成品の構造は第4の実施形態と同じなので、図30を援用し、構造の詳細な説明を省略する。
2、4、28、32…SiO2 膜
3…SGOI層(110)
4,14、20、58…保護膜
5、22、41…nチャネル型素子領域
5c、22C、41C …nチャネル型素子チャネル領域
5S、22S、41S …nチャネル型素子ソース領域
5D、22D、41D …nチャネル型素子ドレイン領域
6、23、42…pチャネル型素子領域
6c、23C、42C …pチャネル型素子チャネル領域
6S、23S、42S …pチャネル型素子ソース領域
6D、23D、42D …pチャネル型素子ドレイン領域
7,8、25…ゲート絶縁膜
9、…ゲート電極
10、17、19、46,47、49,51、56…開口部
13、15,16、18、21、27、29、48、52,55、57…レジスト膜
30…SiN膜
Claims (6)
- Si1-xGex(0.25≦x≦0.90)の(110)面を表面に有する半導体基板(1,2,3)と、
前記(110)面上に形成されたnチャネル型MISFETとpチャネル型MISFETとを具備し、
前記nチャネル型MISFETとpチャネル型MISFETは、[−110]方向が[001]方向より長い線状で、(311)若しくは(111)面のファセットを有する活性領域を有し、
夫々の前記活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記nチャネル型MISFETのチャネル領域はSiで形成され、
前記pチャネル型MISFETのチャネル領域はSi1-yGey(x<y≦1)で形成され、
前記nチャネル型MISFETとpチャネル型MISFETのチャネル領域は、前記活性領域の[−110]方向に、一軸圧縮ひずみを有することを特徴とする半導体装置。 - 前記活性領域の[−110]方向に直交する断面は、台形型若しくは上面が下面より広い平面のT字型であることを特徴とする請求項1に記載の半導体装置。
- Si1-xGex(0≦x≦1)の(110)面を表面に有する半導体基板と、
前記(110)面上に形成されたnチャネル型MISFETとpチャネル型MISFETとを具備し、
前記nチャネル型MISFETは、(311)若しくは(111)面のファセットを有する活性領域を有し、前記活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記pチャネル型MISFETは、[−110]方向が[001]方向より長い線状で、(311)若しくは(111)面のファセットを有する活性領域を有し、前記活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記nチャネル型MISFET及び前記pチャネル型MISFETのチャネル領域は、前記Si1-xGex より格子定数の大きいIII−V属化合物で形成され、
前記nチャネル型MISFETのチャネル領域は歪が等方緩和され、前記pチャネル型MISFETのチャネル領域は、前記活性領域の[−110]方向に一軸圧縮ひずみを有することを特徴とする半導体装置。 - Si1-xGex(0≦x≦0.90)の(110)面を表面に有する半導体基板と、
前記(110)面上に形成されたnチャネル型MISFETとpチャネル型MISFETとを具備し、
前記nチャネル型MISFETは、(311)若しくは(111)面のファセットを有する活性領域(41)を有し、前記活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記pチャネル型MISFETは、[−110]方向が[001]方向より長い線状で、(311)若しくは(111)面のファセットを有する活性領域を有し、前記活性領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記nチャネル型MISFETのチャネル領域はIII−V属化合物で形成され、
前記前記pチャネル型MISFETのチャネル領域はSi1-yGey(x<y≦1)で形成され、
前記nチャネル型MISFETのチャネル領域は歪が等方緩和され、前記pチャネル型MISFETのチャネル領域は、前記活性領域の[−110]方向に一軸圧縮ひずみを有することを特徴とする半導体装置。 - Si1-xGex(0≦x≦1)の(110)面を表面に有する半導体基板を準備する工程と、
前記(110)面上に、前記半導体基板表面と異なる組成であり、[−110]方向が[001]方向より長く、(311)若しくは(111)面のファセットを有する線状半導体領域を、選択成長法で形成し、チャネル領域の[−110]方向に一軸圧縮ひずみを付与する工程と、
前記線状半導体領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - Si1-xGex(0.25≦x≦0.90)の(110)面を表面に有する半導体基板を準備する工程と、
前記(110)面上に、[−110]方向が[001]方向より長く、(311)若しくは(111)面のファセットを有する、Siからなる線状半導体領域とSi1-yGey(x<y≦1)からなる線状半導体領域を、選択成長法で形成する工程と、
夫々の前記線状半導体領域を選択成長で形成する工程の後に、成長条件を横方向成長モードに変え、上面が底面より広く、かつ上面が平面状の線状半導体領域を形成する工程と、
夫々の前記線状半導体領域の[−110]方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
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