JP2007329474A - ハイブリッド・チャネル配向を有するｃｍｏｓデバイスおよびファセット形成エピタキシを用いてハイブリッド・チャネル配向を有するｃｍｏｓデバイを作製するための方法 - Google Patents

ハイブリッド・チャネル配向を有するｃｍｏｓデバイスおよびファセット形成エピタキシを用いてハイブリッド・チャネル配向を有するｃｍｏｓデバイを作製するための方法 Download PDF

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Abstract

【課題】別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供する。
【解決手段】第一のデバイス領域２は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。そのような半導体基板を用いて、半導体デバイス構造を形成することができる。詳しくは、第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成することができ、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な表面に沿って延在するチャネルを含む。第二のデバイス領域に第二の、相補ＦＥＴを形成することができ、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する表面に沿って延在するチャネルを含む。
【選択図】図４

Description

本発明は、相補型金属酸化物半導体（ＣＭＯＳ）回路の中に用いることができる半導体デバイスに関する。より詳しくは、本発明は、ハイブリッド・チャネル配向を有する少なくとも一つのｎ‐チャネル電界効果トランジスタ（ｎ‐ＦＥＴ）と少なくとも一つのｐ‐チャネル電界効果トランジスタ（ｐ‐ＦＥＴ）とを含むＣＭＯＳ回路に関する。言い換えると、本ＣＭＯＳ回路のｎ‐ＦＥＴとｐ‐ＦＥＴとは、本ＣＭＯＳ回路の下にある半導体基板の別々の結晶面の組の方位に配向したチャネルを含む。
今日の半導体技術では、ｎ‐ＦＥＴおよびｐ‐ＦＥＴなどのＣＭＯＳデバイスは、典型的には、半導体ウエハの上に作製され、半導体基板は、それぞれ、基板を形成する半導体材料（例えばＳｉ）の単一の等価結晶面の組の一つの面の方位に配向した基板表面を有する。詳しくは、今日の半導体デバイスのほとんどは、シリコンの｛１００｝結晶面の一つの面の方位に配向したウエハ表面を有するシリコンウエハの上に構築される。
電子は、シリコンの｛１００｝結晶面の方位に大きな移動度を有することが知られており、一方正孔は、シリコンの｛１１０｝結晶面の方位に大きな移動度を有することが知られている。一方では、｛１００｝面の方位の正孔移動度の値は、同じ面の方位の対応する電子移動度の値より大体約２分の１から４分の１の大きさである。他方では、｛１１０｝シリコン面の方位の正孔移動度の値は、｛１００｝シリコン面の方位の正孔移動度の値より約２倍高いが、｛１１０｝面の方位の電子移動度の値は、｛１００｝面の方位の電子移動度の値と比較すると著しく低くなる。
上記から推論することができるように、｛１１０｝シリコン表面は、ｐ‐ＦＥＴの中の駆動電流を大きくする｛１１０｝面の方位の優れた正孔移動度に起因して、ｐ‐ＦＥＴデバイスを形成するのに最適である。しかし、同じ表面が、ｎ‐ＦＥＴデバイスを形成するのにはまったく不適切である。その代わり、｛１００｝シリコン表面は、ｎ‐ＦＥＴの中の駆動電流を大きくする結果となる｛１００｝面の方位の電子移動度の増加に起因して、ｎ‐ＦＥＴデバイスを形成するのに最適である。
典型的なＣＭＯＳ回路の中には、相補的なｎ‐ＦＥＴとｐ‐ＦＥＴとが並べて設けられる。例えば、図１は、ＣＭＯＳスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルが示される。これらのセルのそれぞれは、パス・ゲート・トランジスタ（ＰＡ）として機能する二つのｎ‐ＦＥＴと、プル・ダウン・トランジスタ（ＰＤ）として機能する二つのｎ‐ＦＥＴと、プル・アップ・トランジスタ（ＰＵ）として機能する二つのｐ‐ＦＥＴとを含む。パス・ゲート・トランジスタ（ＰＡ）とプル・ダウン・トランジスタ（ＰＤ）とはともにｎ‐ＦＥＴなので、同じ能動領域（Ａ１）内に形成される。プル・アップ・トランジスタ（ＰＵ）はｐ‐ＦＥＴなので、トレンチ・アイソレーション領域でＡ１から分離された別の能動領域（Ａ２）の中に形成される。さまざまな能動領域の上にゲート構造物（Ｇ）が配置されてＦＥＴ用のゲートが形成され、能動領域の中のゲート構造物（Ｇ）の直下にＦＥＴのチャネル領域が配置される。
ｎ‐ＦＥＴ能動領域Ａ１とｐ‐ＦＥＴ能動領域Ａ２とは、図１に示されるように、線Ｉ‐Ｉに沿って基板の中に並べて配置される。一方で、基板表面がシリコンの｛１１０｝面の一つの方位に配向していると、ｐ‐ＦＥＴであるプル・アップ・トランジスタ（ＰＵ）のデバイス性能は向上するが、ともにｎ‐ＦＥＴであるパス・ゲート・トランジスタ（ＰＡ）とプル・ダウン・トランジスタ（ＰＤ）とのデバイス性能は低下する。他方で、基板表面がシリコンの｛１００｝面の一つの方位に配向していると、パス・ゲート・トランジスタ（ＰＡ）とプル・ダウン・トランジスタ（ＰＤ）とのデバイス性能は向上するが、プル・アップ・トランジスタ（ＰＵ）のデバイス性能は低下する。
従って、ｎ‐ＦＥＴとｐ‐ＦＥＴとの両方を含むＳＲＡＭセルまたは類似デバイスのデバイス性能を向上させるために、別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供することへの求めがある。
ハイブリッド表面配向を有する基板の上に配置され、少なくとも第一のＦＥＴ（すなわちｎ‐ＦＥＴまたはｐ‐ＦＥＴのどちらか）と、第二の、相補ＦＥＴ（すなわちｐ‐ＦＥＴまたはｎ‐ＦＥＴのどちらか）とを含む集積化半導体デバイス提供する必要も存在する。第一ＦＥＴと第二の、相補ＦＥＴとは、ハイブリッド・チャネル配向を有する。すなわち、第一のＦＥＴのチャネルは、第一のＦＥＴの中の比較的大きなキャリア移動度を提供する第一の等価結晶面の組の方位に配向し、第二の、相補ＦＥＴのチャネルは、第二の、相補ＦＥＴの中の比較的大きなキャリア移動度を提供する第二の、別の等価結晶面の組の方位に配向している。
本発明は、ハイブリッド表面配向を有する半導体基板を提供する。本発明の半導体基板は、第一の等価結晶面の組の一つの面の方位に配向した基板表面を有する、バルク半導体構造物または層状セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造のどちらかを含む。半導体基板の選ばれた領域において、ファセット・エピタキシを実行して、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起形半導体構造物を形成する。そのような半導体基板は、別々のチャネル配向を有する相補的なＦＥＴを含むＳＲＡＭセルまたは他のＣＭＯＳデバイスを形成するために、容易に用いることができる。
一態様では、本発明は、
第一のデバイス領域と第二のデバイス領域とを含む半導体基板であって、第一のデバイス領域は、第一の等価結晶面の組の一つの面の方位に配向した実質的に平坦な表面を有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起形半導体構造物を含む半導体基板と、
第一のデバイス領域に配置された第一の電界効果トランジスタ（ＦＥＴ）であって、第一のデバイス領域の実質的に平坦な上部表面の方位に延在するチャネルを含む第一のＦＥＴと、
第二のデバイス領域に配置された第二の、相補ＦＥＴであって、第二のデバイス領域にある突起形半導体構造物の複数の交差する上部表面の方位に延在するチャネルを含む第二の、相補ＦＥＴと、
を含む半導体デバイスに関する。
本発明の半導体基板と突起形半導体構造物とは、任意の適当な半導体材料を含む。好ましくは、半導体基板および突起形半導体構造物は、Ｓｉ、ＳｉＧｅ、傾斜ＳｉＧｅ、Ｇｅ、Ｇｅ合金、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびＩＩＩ‐ＶまたはＩＩ‐ＶＩ化合物半導体からなる群から独立に選ばれる半導体材料を含む。
好ましくは、必ずというわけではないが、半導体基板と突起形半導体構造物とはシリコンをともに含み、第一の等価結晶面の組と第二の等価結晶面の組とは、シリコンの｛１００｝、｛１１０｝および｛１１１｝面からなる群から選ばれる。
本発明の特定の実施態様では、第一の等価結晶面の組はシリコンの｛１００｝面であり、第二の、別の等価結晶面の組はシリコンの｛１１１｝面である。従って、第一のＦＥＴは、好ましくはｎ‐チャネルＦＥＴであり、第二の、相補ＦＥＴは、好ましくはｐ‐チャネルＦＥＴである。
本発明の代わりの実施態様では、第一の等価結晶面の組はシリコンの｛１１０｝面であり、第二の、別の等価結晶面の組はシリコンの｛１１１｝面である。従って、第一のＦＥＴは、好ましくはｐ‐チャネルＦＥＴであり、第二の、相補ＦＥＴは、好ましくはｎ‐チャネルＦＥＴである。
本明細書中上記で説明された半導体デバイスは、ｎ‐チャネルＦＥＴとｐ‐チャネルＦＥＴとを含む任意のＣＭＯＳデバイスであってよい。好ましくは、半導体デバイスは、第一のデバイス領域と第二のデバイス領域との一方に配置された少なくとも一つのプル・ダウンＦＥＴ（すなわちｎ‐チャネルＦＥＴ）と、第一のデバイス領域と第二のデバイス領域との他方に配置された少なくとも一つのプル・アップＦＥＴ（すなわちｐ‐チャネルＦＥＴ）とを含む、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルである。
本明細書中、上記で説明された半導体基板は、バルク半導体構造を含んでもよい。あるいは、上記で説明された半導体基板は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構成を有してもよく、底部から上部に、基部半導体基板層、埋め込みインシュレータ層および半導体デバイス層を含む。さらに、半導体基板は、第一のデバイス領域と第二のデバイス領域とを互いに分離する一つ以上のアイソレーション領域を含んでもよい。
別の態様では、本発明は、半導体デバイスを形成するための方法であって、
少なくとも第一のデバイス領域と第二のデバイス領域とを含む半導体基板であって、第一のデバイス領域と第二のデバイス領域との両方が、第一の等価結晶面の組の一つの面の方位に配向した実質的に平坦な上部表面を有する基板を形成する工程と、
第一のデバイス領域を選択的にマスクする工程と、
第二のデバイス領域に突起形半導体構造物を成長させる工程であって、突起形半導体構造物は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する工程と、
第一のデバイス領域のマスクを除去する工程と、
第一の電界効果トランジスタ（ＦＥＴ）を第一のデバイス領域に形成し、第二の、相補ＦＥＴを第二のデバイス領域に形成する工程であって、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な上部表面の方位に延在するチャネルを含み、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する上部表面に沿って延在するチャネルを含む工程と、
を含む方法に関する。
好ましくは、突起形半導体構造物を成長させるためにファセット・エピタキシャル・プロセスが用いられる。より好ましくは、ファセット・エピタキシャル・プロセスは、約７００℃から約９００℃の範囲の成長温度と、約５Ｔｏｒｒ（約６６７パスカル）から約８０Ｔｏｒｒ（約１０，６６６パスカル）の範囲の成長圧力で実行される。
さらに別の態様では、本発明は、第一のデバイス領域と第二のデバイス領域とを含む半導体基板に関する。第一のデバイス領域は、第一の等価結晶面の組の一つの面の方位に配向した実質的に平坦な表面を有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起形半導体構造物を含む。
以下の開示、および添付の請求項によって、本発明の他の態様、特徴および利点をより十分に明らかにする。
以下の説明においては、本発明の徹底的な理解を提供するために、特定の物、構成部品、材料、寸法、プロセス工程および技法など、多数の特定の詳細が示される。しかし、これらの特定の詳細がなくても、本発明を実行することができることは当業者には自明である。その他の事例においては、本発明をあいまいにすることを避けるために、公知の構造物またはプロセス工程は、詳細を説明しなかった。
層、領域または基板としての要素が別の要素「の上」または「の上全体」にあると称されるとき、その要素は直接、他方の要素の上または上全体にあってもよく、あるいは介在要素が存在してもよいと理解されるものとする。これに対して、要素が別の要素「の上に直接」または「の上全体に直接」あると称されるとき、介在要素は存在しない。要素が別の要素「の下」または「の下全体」にあると称されるとき、その要素は直接、他方の要素の下または下全体にあってもよく、あるいは介在要素が存在してもよいと理解されるものともする。これに対して、要素が別の要素の「の下に直接」または「の下全体に直接」あると称されるとき、介在要素は存在しない。
本明細書で用いられる用語「実質的に平坦な」は、高さまたは深さが１０ｎｍより大きい突起もくぼみも有さない表面を指す。
単結晶半導体材料の中で、ミラー指数（Ｍｉｌｌｅｒ Ｉｎｄｅｘ）として知られる数学的な記述方法によって、単結晶材料の単位胞のすべての格子方位と格子面とを記述することができる。詳しくは、ミラー指数の［ｈｋｌ］記法は、結晶方位または配向を定義する。図２は、単結晶シリコン単位胞を示す。これは、立方格子である。立方格子単位胞の中の矢印によって、［００１］、［１００］、［０１０］、［１１０］および［１１１］などの特定の結晶方位が具体的に示される。さらに、単結晶シリコン単位胞の結晶面またはファセットは、ミラー指数の（ｈｋｌ）記法によって定められる。（ｈｋｌ）記法は、［ｈｋｌ］方位に垂直な特定の結晶面またはファセットを指す。図３は、単結晶シリコン単位胞の結晶面（１００）、（１１０）および（１１１）を例として示す。これらは、［１００］、［１１０］および［１１１］方位にそれぞれ垂直である。さらに、半導体結晶の中の単位胞には周期性があるので、等価な結晶方位および面の系統または組が存在する。そこで、ミラー指数の＜ｈｋｌ＞記法によって等価な結晶方位すなわち配向の系統または組を定義する。例えば、＜１００＞方位は、等価な［１００］、［０１０］および［００１］の結晶方位を含み、＜１１０＞方位は、等価な［１１０］、［０１１］、［１０１］、［−１−１０］、［０−１−１］、［−１０−１］、［−１１０］、［０−１１］、［−１０１］、［１−１０］、［０１−１］および［１０−１］の結晶方位を含み、＜１１１＞方位は、等価な［１１１］、［−１１１］、［１−１１］および［１１−１］の結晶方位を含む。同様に、｛ｈｋｌ｝記法は、＜ｈｋｌ＞方位にそれぞれ垂直な等価な結晶面またはファセットの系統または組を定義する。例えば、｛１００｝面は、＜１００＞方位にそれぞれ垂直な等価結晶面の組を含む。
従って、本発明において用いられる用語「等価結晶面」は、本明細書中上記で説明されたミラー指数によって定義される等価な結晶面またはファセットの系統を指す。
本発明は、ハイブリッド表面配向を有する半導体基板を提供する。詳しくは、本発明の各半導体基板は、第一の等価結晶面の組の一つの面の方位に配向した実質的に平坦な表面を有する第一のデバイス領域を含む。さらに、半導体基板は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起（すなわち第一のデバイス領域の実質的に平坦な表面と比較すると）半導体構造物を含む第二のデバイス領域を含む。
次に、半導体基板の上に、相補的なＦＥＴを含むＣＭＯＳデバイスを作製することができる。詳しくは、これらの相補的なＦＥＴは、第一の等価結晶面の組と第二の等価結晶面の組とに沿ってそれぞれ配向し、相補的なＦＥＴの中のそれぞれのキャリア移動度を大きくするように機能するチャネル領域を有する。
図４は、半導体基板１０の上に作製されたＣＭＯＳデバイスの三次元図の少なくとも一部を示す。基板１０は、第一のデバイス領域２と、第二の、相補デバイス領域４とを含む。言い換えると、第一のデバイス領域２と第二のデバイス領域４との一方はｎ‐ＦＥＴデバイス領域であり、他方はｐ‐ＦＥＴデバイス領域である。
第一のデバイス領域２と第二のデバイス領域４とは、アイソレーション領域１１で互いに分離されている。第一のデバイス領域２は、第一の等価結晶面の組の一つの面の方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域４は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。より重要なこととして、図４に示されるように、第一の等価結晶面の組と第二の等価結晶面の組とは互いに傾斜するか、または斜めになっている。
第一のデバイス領域２と第二のデバイス領域４との上に、ゲート誘電体２２と２４とがそれぞれ形成される。さらに、第一のデバイス領域２と第二のデバイス領域４との両方の上にわたって、ゲート構造物２０を形成して、ソース、ドレインおよびチャネル領域２Ｓ、２Ｄおよび２Ｃを含む第一のＦＥＴと、ソース、ドレインおよびチャネル領域４Ｓ、４Ｄおよび４Ｃを含む第二の、相補ＦＥＴとを定める。第一のチャネル２Ｃは、ゲート構造物２０の下にわたる第一のデバイス領域２に配置され、表面１６Ａの方位に（すなわち第一の等価結晶面の組の方位に）配向する。第二のチャネル４Ｃは、ゲート構造物２０の下にわたる第二のデバイス領域４に配置され、表面１６Ｂの方位に（すなわち第二の、別の等価結晶面の組の方位に）配向する。
こうすると、第一のＦＥＴと第二の、相補ＦＥＴとは、それらＦＥＴの中のそれぞれのキャリア移動度を大きくするように構築され、構成されたハイブリッド・チャネル配向を有する。
本発明の一特定実施態様では、第一のデバイス領域２はｎ‐ＦＥＴデバイス領域であり、シリコンの｛１００｝面の一つの面の方位に配向した実質的に平坦な上部表面１６Ａを有する。第二の、相補デバイス領域４は、これに対して、シリコンの｛１１１｝面の方位に配向した複数の交差する表面１６Ｂを有する、突起形半導体構造物１８を含むｐ‐ＦＥＴデバイス領域である。
本発明の代わりの実施態様では、ｎ‐ＦＥＴデバイス領域２の実質的に平坦な上部表面１６Ａは、シリコンの｛１１０｝面の一つの面の方向に配向する。図４に示されるように、ｐ‐ＦＥＴデバイス領域４は、シリコンの｛１１１｝面の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。
図５〜９は、ゲート構造物２０に平行な方向の断面図であり、本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いて、図４のＣＭＯＳデバイスを作製するために用いることができるプロセス工程の例を示している。
まず、図５を参照する。図５は、第一のデバイス領域２と第二の、相補デバイス領域４とを定める、半導体基板１０の中のアイソレーション領域１１の形成を示す。半導体基板１０は、実質的に平坦な上部表面１６Ａを有し、上部表面１６Ａは、第一のデバイス領域２と第二のデバイス領域４との両方で露出されている。表面１６Ａは、好ましくは第一の等価結晶面の組の方位に配向している。
半導体基板１０は、Ｓｉ、ＳｉＧｅ、傾斜ＳｉＧｅ、Ｇｅ、Ｇｅ合金、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ‐ＶまたはＩＩ‐ＶＩ化合物半導体を含むがそれらに限定されない任意の半導体材料を含んでもよい。半導体基板１０はまた、有機物半導体、あるいはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの層状半導体を含んでもよい。好ましくは、半導体基板１０は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で構成される。図５に示される特定の実施態様では、基本的に、半導体基板１０はバルク単結晶シリコンからなる。あるいは、半導体基板１０は、セミコンダクタ・オン・シリコン構成を有してもよく、底部から上部に、基部半導体基板層（示されていない）、埋め込みインシュレータ層（示されていない）および半導体デバイス層（示されていない）を含んでもよい。半導体基板１０は、ドーピングされていてもよく、ドーピングされていなくてもよく、あるいは、ドーピングされた領域とドーピングされていない領域との（示されていない）両方を内部に含んでいてもよい。
半導体基板１０が単結晶シリコンを含むとき、上部表面１６は、好ましくはシリコンの｛１００｝または｛１１０｝面の一つの面の方位に配向している。
アイソレーション領域１１は、第一のデバイス領域２と第二のデバイス領域４とを互いに分離するために、半導体基板１０の中に提供される。アイソレーション領域１１は、トレンチ・アイソレーション領域またはフィールド酸化物アイソレーション領域のどちらであってもよい。トレンチ・アイソレーション領域は、当業者に公知の従来のトレンチ・アイソレーション・プロセスを利用して容易に形成することができる。例えば、トレンチ・アイソレーション領域を形成する際には、リソグラフィー、エッチングおよびトレンチ誘電体によるトレンチの充填を用いるとよい。オプションとして、トレンチ充填の前にトレンチの中にライナを形成してもよく、トレンチ充填の後に高密度化工程を実行してもよく、トレンチ充填に続いて平坦化プロセスを実行してもよい。いわゆるシリコン局所酸化プロセスを利用して、フィールド酸化物アイソレーション領域を形成してもよい。
次に、図６に示されるように、第一のデバイス領域２の上にわたってブロック・マスク１０１が選択的に形成され、一方、第二のデバイス領域４は露出される。ブロック・マスクは、通常のリソグラフィーとエッチングとによって容易に形成することができる。
次に、図７に示されるように、選択的エピタキシ・プロセスを実行して、突起形半導体構造物１８を第二のデバイス領域４に形成する。突起形半導体構造１８は、基板表面１６Ａが配向する方位の第一の等価結晶面の組とは別の、第一の等価結晶面に対して斜めの、第二の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する。
従来、分離された半導体デバイス領域を形成するために、半導体材料の選択的エピタキシャル成長が用いられてきた。例えば、半導体基板の上にわたって配置された酸化物層を通してまず開口部を設け、下にある半導体基板を露出する。次に、開口部を通る半導体材料（Ｓｉ、ＳｉＧｅまたはＳｉ：Ｃなど）の選択的エピタキシャル成長のために、基板を反応器の中に置き、分離された半導体デバイス領域を酸化物層の上に形成する。選択的エピタキシャル成長が一定の層の厚さを超えて進むと、主成長面（基板表面によって定められる）とは斜めの別の成長面の形成を指す顕著なファセット化効果が観測された。この新しい成長面、すなわちファセットは、主成長面の結晶学的面とは異なる結晶学的面の方位に配向している。
過去には、そのようなファセット形成効果は、選択的エピタキシャル成長プロセスの望ましくない副次的効果とみなされ、そのようなファセット形成効果を抑制し、できるだけ少なくするために、さまざまな変更または最適化が選択的エピタキシャル成長プロセスに施されてきた。
しかし、本発明の発明者らは、選択的エピタキシャル成長プロセスのファセット形成効果を有利に用いて、ハイブリッド表面配向を有する半導体を形成することができることを発見した。詳しくは、ファセット形成効果を促進すると、基板表面によって定められる主成長面とは斜めになっている新しい結晶学的面の組の方位に配向した上部表面を有する、突起形半導体構造物が結果として得られる。言い換えると、突起形半導体構造物のファセットは、最終的には互いに相手の成長を止め、突起形半導体構造の上では、元の成長面は完全に消える。本明細書中上記で説明した、ファセット形成効果を促進して、突起形半導体構造物を形成させる選択的エピタキシャル成長プロセスを、本明細書中では、以後ファセット・エピタキシと呼ぶ。
従って、ハイブリッド表面配向を有する半導体基板が形成され、ファセット・エピタキシが実行されていない領域は元の表面配向を維持するが、ファセット・エピタキシによって突起形半導体構造が上に形成された領域は、新しい、別の表面配向を付与される。
ファセット形成効果は、異なる結晶学的面の方位の半導体成長の差の結果なので、ファセット・エピタキシャル成長は、最終的に、成長速度がもっとも遅い結晶学的面の組のところで終了し、従って、結果として得られる半導体構造物は、最も遅い半導体成長速度を有する結晶面の方位に配向した表面を有する。成長温度、成長圧力、プロセス気体の流量等を含むさまざまなプロセス・パラメータを容易に調節して、さまざまな結晶面の組の方位の相対成長速度を変化させ、それによって、結果として得られる半導体構造物の表面配向を制御することができる。
本発明のファセット・エピタキシによって、シリコン、シリコン・ゲルマニウム、炭素をドーピングしたシリコン、または他のシリコン含有半導体材料を含む突起形半導体構造物を成長させるとき、ファセット・エピタキシ・プロセスは、好ましくは約７００℃から約９００℃の範囲の成長温度と、約５Ｔｏｒｒ（約６６７パスカル）から約８０Ｔｏｒｒ（約１０，６６６パスカル）の範囲の成長圧力とで実行される。そのようなプロセス条件下では、シリコンの｛１１１｝面の方位の成長速度は、すべてのシリコンの結晶面の中で最も小さく、従って、こうして形成した突起形半導体構造物は、シリコンの｛１１１｝面の方位に配向した表面を有する。あるいは、プロセス条件を調節して、他のシリコンの面の方位に配向した表面を有する突起形半導体構造を形成することができる。
突起形半導体構造物１８は、Ｓｉ、ＳｉＧｅ、傾斜ＳｉＧｅ、Ｇｅ、Ｇｅ合金、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ‐ＶまたはＩＩ‐ＶＩ化合物半導体から選ばれる任意の適当な半導体材料を含んでもよい。好ましくは、突起形半導体構造物１８は、Ｓｉ、ＳｉＧｅ、傾斜ＳｉＧｅ、Ｇｅ、Ｓｉ：ＣまたはＳｉＧｅ：Ｃで構成される。半導体基板１０と突起形半導体構造物１８とを形成するのに同じ半導体材料を用いてもよく、あるいは異なる半導体材料を用いてもよい。本発明の特定の実施態様では、半導体基板１０は単結晶シリコンを含み、突起形半導体構造物１８はエピタキシャル成長したシリコンまたはシュードモルフィック成長したＳｉＧｅ（一定のＧｅ含有量または傾斜Ｇｅ含有量のどちらでもよい）を含む。
突起形半導体構造物１８を第二のデバイス領域４に形成した後、ブロック・マスク１０１を除去してから、通常のドーパント注入工程を実行して、第一のデバイス領域２と第二のデバイス領域４との中のウェル注入部または拡張／ハロ注入部あるいはその両方（示されていない）を形成することができる。
続いて、図８に示されるように、第一のデバイス領域２の上部表面１６Ａと、第二のデバイス領域４の上部表面１６Ｂとの上にわたって、ゲート誘電体２２と２４とをそれぞれ形成する。
本発明のゲート誘電体層２２と２４とは、酸化物、窒化物、オキシ窒化物またはシリケート（金属シリケートおよび窒化金属シリケートを含む）あるいはそれらの組み合わせを含むがそれらに限定されない任意の適当な誘電体材料で構成してもよい。一実施態様では、ゲート誘電体層２２と２４とは、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物など、酸化物で構成することが好ましい。ゲート誘電体層２２と２４との物理的な厚さは、使用される特定の堆積技法によって広く変化する。典型的には、ゲート誘電体層２２と２４とは、それぞれ約０．５から約１０ｎｍの厚さを有し、約１から約５ｎｍの厚さがより典型的である。ゲート誘電体層２２と２４とは、例えば、酸化、窒化またはオキシ窒化などの熱成長プロセスによって形成してもよい。あるいは、ゲート誘電体層２２と２４とは、例えば、化学的気相堆積法（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積法（ＡＬＤ）、蒸着、反応性スパッタリング、化学的液相堆積法およびその他の類似の堆積プロセスなど、堆積プロセスによって形成してもよい。ゲート誘電体層２２と２４とはまた、上記のプロセスの任意の組み合わせを利用して形成してもよい。
好ましいが、必然というわけではない、本発明の実施態様では、ドーパント注入工程の前に、第一のデバイス領域２と第二のデバイス領域４との上にわたって犠牲酸化物層（示されていない）が形成される。そのような犠牲酸化物層（示されていない）は、ドーパント注入工程の後で、酸化物ストリッピングとそれに続くゲート誘電体層２２と２４との形成によって除去される。犠牲酸化物層は、ファセット・エピタキシによって突起形半導体構造物１８の中に形成される頂点の鋭さを変化させるように働く。
続いて、図９に示されるように、ゲート誘電体層２２の上の第一のデバイス領域２とゲート誘電体層２４の上の第二のデバイス領域４との両方と、アイソレーション領域１１との上にわたってパターン形成されたゲート導電体２０が形成される。詳しくは、パターン形成されたゲート導電体２０は、図４に示されるように、第一のデバイス領域２に配置されたＦＥＴのソース、ドレインおよびチャネル領域２Ｓ、２Ｄ、２Ｃと、第二のデバイス領域４に配置されたＦＥＴのソース、ドレインおよびチャネル領域４Ｓ、４Ｄ、４Ｃとを定める。
パターン形成されたゲート導電体２０は、最初にブランケット・ゲート導電体層（示されていない）を堆積した後、従来のリソグラフィーとエッチングとを用いてブランケット・ゲート導電体層（示されていない）をパターン形成することによって、容易に形成することができる。リソグラフィー工程、好ましくは逆ゲート・レベル（ＰＣ）リソグラフィーは、ブランケット・ゲート導電体層（示されていない）の上部表面にフォトレジスト（示されていない）を塗布し、フォトレジスト（示されていない）を所望の放射パターンに露光し、通常のレジスト現像液を利用して、露光したフォトレジスト（示されていない）を現像することを含む。次に、一段階以上のドライ・エッチング工程を利用して、フォトレジスト（示されていない）のパターンを、下にあるゲート導電体層（示されていない）に転写する。本発明において用いることができる適当なドライ・エッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションを含むが、それらに限定されない。好ましくは、必ずというわけではないが、パターン形成されたゲート導電体２０は、多結晶シリコン（ポリＳｉ）を含む。好ましくはシリコン選択的ＲＩＥ技法によって、エッチング工程を実行する。次に、エッチングが完了した後、レジスト・ストリッピングによって、パターン形成されたフォトレジスト（示されていない）を除去する。
本明細書中上記で言及されたように、第一のデバイス領域２に配置された第一のＦＥＴのチャネル領域２Ｃは、第一のデバイス領域２において実質的に平坦な上部表面１６Ａによって定められるチャネル配向を有する。第二のデバイス領域４に配置された第二の、相補ＦＥＴのチャネル領域４Ｃは、第二のデバイス領域４において突起形半導体構造物１８の表面１６Ｂによって定められる別のチャネル配向を有する。
続いて、本明細書では詳細に説明しないが、通常のＣＭＯＳプロセス工程を実行して、相補的なＦＥＴを含む完全なＣＭＯＳデバイスを形成することができる。
図４〜９は、本発明の特定の実施態様によるＣＭＯＳデバイス構造の例と、プロセス工程の例とを、示して説明しているが、当業者は、特定の用途の要件に適合させるために、上記の説明と矛盾なく、デバイス構造およびプロセス工程を容易に変更することができることが自明である点に注意する。例えば、図４〜９に示される半導体基板はバルク半導体基板を表すが、本出願の実施にあたって、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板も用いることができることは自明である。さらに、基板表面配向を定めるために、図４〜９では、主に単結晶シリコンの結晶面の例を示した、六方晶単位胞を有する単結晶ガリウム・ナイトライドなどの非立方晶系単位胞を有する他の単結晶半導体基板材料も、そのような他の単結晶半導体材料が、異なるエピタキシャル成長速度と、異なるキャリア移動度の値とを有する、異なる等価結晶面の組を含む限り、本発明のＣＭＯＳデバイスを作製するために用いてもよい。当業者は、本発明の技術思想および原理と矛盾なく、他の基板構造、結晶配向または半導体材料への適応のために、図４〜９に例が示されるデバイス構造およびプロセス工程を容易に変更することができる。
本発明の図面は、例を示すために提供されたものであり、正確な寸法比で描かれてはいないことに注意する。
本明細書では、特定の実施態様、特徴および様相を参照して本発明を説明したが、本発明は、それらの説明に限定されず、反発明の有用性は、他の変更形、変化形、利用形および実施態様に及び、従って、すべてのそのような他の変更形、変化形、利用形および実施態様は、本発明の技術思想および範囲に属するとみなされることは自明である。
隣り合うｎ‐ＦＥＴ能動領域とｐ‐ＦＥＴ能動領域とを含むＳＲＡＭセルを示す。 シリコン結晶単位胞を示す。矢印は特定の結晶配向を具体的に示す。 シリコン結晶単位胞の中の特定の具体的な結晶面を示す。 本発明の一実施態様によって、半導体基板の上に作製されたＣＭＯＳデバイスの三次元図である。このＣＭＯＳデバイスは、シリコンの｛１００｝面の一つの面の方位に配向した実質的に平坦な上部表面を有するｎ‐ＦＥＴデバイス領域と、シリコンの｛１１１｝面の方位に配向した複数の交差する表面を有する突起形半導体構造物を含むｐ‐ＦＥＴデバイス領域とを含む。 本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いる図４のＣＭＯＳデバイスを作製するために用いられるプロセス工程の例を示す。 本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いる図４のＣＭＯＳデバイスを作製するために用いられるプロセス工程の例を示す。 本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いる図４のＣＭＯＳデバイスを作製するために用いられるプロセス工程の例を示す。 本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いる図４のＣＭＯＳデバイスを作製するために用いられるプロセス工程の例を示す。 本発明の一実施態様によって、ファセット・エピタキシ・プロセスを用いる図４のＣＭＯＳデバイスを作製するために用いられるプロセス工程の例を示す。
符号の説明
２ 第一のデバイス領域
４ 第二の、相補デバイス領域
１０ 基板
１１ アイソレーション領域
１６Ａ 実質的に平坦な表面
１６Ｂ 交差する表面
１８ 突起形半導体構造物
２０ ゲート構造物
２２ ゲート誘電体
２４ ゲート誘電体
２Ｓ 第一のＦＥＴのソース領域
２Ｄ 第一のＦＥＴのドレイン領域
２Ｃ 第一のＦＥＴのチャネル領域
４Ｓ 第二のＦＥＴのソース領域
４Ｄ 第二のＦＥＴのドレイン領域
４Ｃ 第二のＦＥＴのチャネル領域

Claims (13)

  1. 半導体デバイスであって、
    第一のデバイス領域と第二のデバイス領域とを含む半導体基板であって、前記第一のデバイス領域は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面を有し、前記第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起形半導体構造物を含む半導体基板と、
    前記第一のデバイス領域に配置された第一の電界効果トランジスタ（ＦＥＴ）であって、前記第一のデバイス領域の前記実質的に平坦な上部表面に沿って延在するチャネルを含む第一のＦＥＴと、
    前記第二のデバイス領域に配置された第二の、相補ＦＥＴであって、前記第二のデバイス領域にある前記突起形半導体構造物の前記複数の交差する上部表面に沿って延在するチャネルを含む第二の、相補型ＦＥＴと、
    を含む半導体デバイス。
  2. 前記半導体基板と前記突起形半導体構造物とは、Ｓｉ、ＳｉＧｅ、傾斜ＳｉＧｅ、Ｇｅ、Ｇｅ合金、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびＩＩＩ‐ＶまたはＩＩ‐ＶＩ化合物半導体からなる群から独立に選ばれる半導体材料を含む、請求項１に記載の半導体デバイス。
  3. 前記半導体基板と前記突起形半導体構造とは、ともにシリコンを含み、前記第一の等価結晶面の組と第二の等価結晶面の組とは、シリコンの｛１００｝、｛１１０｝および｛１１１｝面からなる群から選ばれる、請求項１に記載の半導体デバイス。
  4. 前記第一の等価結晶面の組はシリコンの｛１００｝面であり、前記第二の、別の等価結晶面の組はシリコンの｛１１１｝面であり、前記第一のＦＥＴはｎ‐チャネルＦＥＴであり、前記第二の、相補ＦＥＴはｐ‐チャネルＦＥＴである、請求項３に記載の半導体デバイス。
  5. 前記第一の等価結晶面の組はシリコンの｛１１０｝面であり、前記第二の、別の等価結晶面の組はシリコンの｛１１１｝面であり、前記第一のＦＥＴはｐ‐チャネルＦＥＴであり、前記第二の、相補ＦＥＴはｎ‐チャネルＦＥＴである、請求項３に記載の半導体デバイス。
  6. 前記第一のデバイス領域と前記第二のデバイス領域との一方に配置された少なくとも一つのプル・ダウンＦＥＴと、前記第一のデバイス領域と前記第二のデバイス領域との他方に配置された少なくとも一つのプル・アップＦＥＴと、を含むスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含む、請求項１に記載の半導体デバイス。
  7. 前記半導体基板は、バルク半導体構造物を含む、請求項１に記載の半導体デバイス。
  8. 前記半導体基板は、セミコンダクタ・オン・インシュレータ構成を有し、底部から上部に、基部半導体基板層、埋め込みインシュレータ層および半導体デバイス層を含む、請求項１に記載の半導体デバイス。
  9. 前記第一のデバイス領域と前記第二のデバイス領域とは、一つ以上のアイソレーション領域で互いに分離される、請求項１に記載の半導体デバイス。
  10. 半導体デバイスを形成するための方法であって、
    少なくとも第一のデバイス領域と第二のデバイス領域とを含む半導体基板であって、前記第一のデバイス領域と前記第二のデバイス領域との両方が、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な上部表面を有する半導体基板を形成する工程と、
    前記第一のデバイス領域を選択的にマスクする工程と、
    前記第二のデバイス領域に突起形半導体構造物を成長させる工程であって、前記突起形半導体構造物は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する工程と、
    前記第一のデバイス領域のマスクを除去する工程と、
    前記第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成し、前記第二のデバイス領域に第二の、相補ＦＥＴを形成する工程であって、前記第一のＦＥＴは、前記第一のデバイス領域の前記実質的に平坦な上部表面に沿って延在するチャネルを含み、前記第二の、相補ＦＥＴは、前記第二のデバイス領域にある前記突起形半導体構造物の前記複数の交差する上部表面に沿って延在するチャネルを含む工程と、
    を含む方法。
  11. 前記突起形半導体構造物は、ファセット・エピタキシャル・プロセスによって成長する、請求項１０に記載の方法。
  12. 前記ファセット・エピタキシャル・プロセスは、７００℃から９００℃の範囲の成長温度と、５Ｔｏｒｒ（６６７パスカル）から８０Ｔｏｒｒ（１０，６６６パスカル）の範囲の成長圧力と、で実行される、請求項１０に記載の方法。
  13. 第一および第二のデバイス領域を含む半導体基板であって、前記第一のデバイス領域は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面を有し、前記第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面を有する突起形半導体構造物を含む、半導体基板。
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