TW200807632A - CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy - Google Patents

CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy Download PDF

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Description

200807632 九、發明說明： 【發明所屬之技術領域】 本發明係關於可用於互補金氧半導體（CM〇s)電路中之 半導體裝置。更具體言之，本發明係關於一種包含具有混 合式通道定向的至少一 η通道場效電晶體（n_FET)及至少一 P通道場效電晶體（p-FET)之CMOS電路。換言之，該CM0S 電路之該n-FET及該p-FET包含沿上面定位有CMOS電路之 半導體基板的不同組晶體平面定向之通道。 【先前技術】 在當前半導體技術中，通常在半導體晶圓上製造諸如卜 FET及p-FET之CMOS裝置，半導體晶圓各具有一沿形成基 板之半導體材料（例如，Si)之單組等效晶體平面中的一者 定向之基板表面。詳言之，現今大多數半導體裝置係在具 有沿石夕晶體平面{ 1 00 }中之一者定向之晶圓表面的矽晶圓 上建置的。 已知電子具有沿矽晶體平面{100}之高遷移率，但已知 電洞具有沿碎晶體平面{ 11 〇 }之高遷移率。一方面，沿平 面{100}之電洞遷移率值粗略地比沿該等平面之對應電子 遷移率值低約2至4倍。另一方面，沿矽表面{ 11 〇 }之電洞 遷移率值為沿矽表面{100}之電洞遷移率值的約2倍，但沿 表面{ 11 0}之電子遷移率與沿表面{ 1 〇〇}之電子遷移率相比 顯著降級。 如自以上可推斷，歸因於沿平面{丨10}之優良電洞遷移 率，矽表面{110}對於形成Ρ-FET裝置係最佳的，其導致卜 121299.doc 200807632 FET中之較高驅動電流。然而，該等表面完全不適於形成 n-FET裝置。代替地，歸因於沿平面{100}之增強之電子遷 移率，矽表面{100}對於形成n-FET裝置係最佳的，其導致 n-FET中之較高驅動電流。 在典型CMOS電路中，並列提供互補n-FET及p-FET。舉 例而言，圖1展示CMOS靜態隨機存取記憶體（SRAM)晶 胞，其每一者包含充當通閘電晶體（PA)之兩個n-FET、充 當下拉電晶體（PD)之兩個n-FET及充當上拉電晶體（PU)之 兩個p-FET。由於通閘電晶體（PA)與下拉電晶體（PD)均為 n-FET，故其形成於同一活性區域（A1)内。為p-FET之上拉 電晶體（PU)形成於藉由溝槽隔離區域而與A1隔離之不同活 性區域（A2)中。閘極結構（G)配置於各活性區域上方以為 FET形成閘極，其中FET之通道區域直接位於活性區域中 的閘極結構（G)之下。 如圖1中所示，n-FET活性區域A1及p-FET活性區域A2沿 線I-Ι並列位於基板中。一方面，若基板表面沿石夕平面 {110}中之一者定向，則為p-FET之上拉電晶體（PU)之裝置 效能得以增強，但均為n-FET之通閘電晶體（PA)及下拉電 晶體（PD)之裝置效能降級。另一方面，若基板表面沿矽平 面{100}中之一者定向，則通閘電晶體（PA)及下拉電晶體 (PD)之裝置效能得以增強，但上拉電晶體（PU)之裝置效能 降級。 因此，存在對提供一具有不同表面定向（亦即，混合式 表面定向）以增強SRAM晶胞或包含n-FET及p-FET之類似裝 121299.doc 200807632 置之裝置效能的半導體基板之需要。 亦存在對提供一位於一具有混合式表面定向之基板上且 包3至少一第一 FET(亦即，卜FET或p-FET)及一第二、互 補之FET(亦即，p_FET或卜FET)之整合半導體裝置的需 要。第一及第二、互補之FET具有混合式通道定向，亦 即第一 FET之通道沿提供第一 FET中之相對較高之載流 子遷移率的第一組等效晶體平面定向，而第二、互補之 FET之通道沿提供第二、互補之ρΕτ中之相對較高之載流 子遷移率的第二、不同組等效晶體平面定向。 【發明内容】 本發明提供一種具有混合式表面定向之半導體基板。本 發明之半導體基板可包含具有一沿第一組等效晶體平面中 之-者定向之半導體表面的—塊體半導體結構或一層化絕 緣體上半導體（S0I)結構。在半導體基板之一選定區域處 進:有刻面蟲晶以形成一具有沿第二、不同經等效晶體平 面疋向之多個截接表面的突出半導體結構。該半導體 可易於用以形成SRAM晶胞或包含具有不同通道定向^互 補FET的其他CMOS裝置。 在一態樣中’本發明係關於一種半導體裝置，其包含： 一半導體基板’其包含第一及第二裝置區域，其中第 —裝置區域具有一沿第一組等效晶體平面中之—者定向 ::體上平坦之表面’且其中第二裝置區域包含一具有 沿第二、不同組等效晶體平 八 出半導體結構； 千面疋向之夕個截接表面的突 121299.doc 200807632 一第一場效電晶體（FET)，其位於第一裝置區域處， 該第一 FET包含一沿第一裝置區域之大體上平坦之上表 面延伸的通道；及 一第二、互補之FET，其位於第二裝置區域處，該第 二、互補之FET包含一沿第二裝置區域處之突出半導體 結構之多個截接上表面延伸的通道。 本發明之半導體基板及突出半導體結構可包含任何合適 之半導體材料。較佳地，半導體基板及突出半導體結構包 含獨立地選自由Si、SiGe、漸變式SiGe、Ge、Ge合金、 $1:(：、81〇6:0：、〇&八3、111八3、11^及111-\^或11_乂1化合半導 體組成之群的半導體材料。 較佳地（但不一定），半導體基板及突出半導體結構均包 含矽，且第一及第二組等效晶體平面係選自由矽平面 {100}、{110}及{111}組成之群。 在本發明之一特定實施例中，第一組等效晶體平面為矽 平面{100}，且第二、不同組等效晶體平面為矽平面 {111}。對應地，弟一FET較佳為n通道fet，且第二、互 補之FET較佳為p通道FET。 在本發明之一替代實施例中，第一組等效晶體平面為矽 平面{110}，且第二、不同組等效晶體平面為矽平面 { 111}。對應地，第一 FET較佳為p通道pet，且第二、互 補之FET較佳為η通道FET。 如在上文所述之半導體裝置可為包含^^通道FET及ρ通道 FET之任何CMOS裝置。較佳地，半導體裝置為靜態隨機 121299.doc 200807632 存取記憶體（SRAM)晶胞，其包含位於第一及第二裝置區 域中之—者處的至少一下拉FET(亦即，η通道FET)及位於 第一及第二裝置區域中之另一者處的至少一上拉FET(亦 即，P通道FET)。 如在上文所述之半導體基板可包含一塊體半導體結構。 或者’其可具有一絕緣體上半導體組態且自下至上 包含一基礎半導體基板層、一内埋絕緣體層及一半導體裝 置層。另外，半導體基板可包含將第一與第二裝置區域彼 此隔離之一或多個隔離區域。 在另一態樣中，本發明係關於一種用於形成一半導體裝 置之方法，其包含： 形成一包含至少第一及第二裝置區域之半導體基板， 第一及第二裝置區域均具有沿第一組等效晶體平面中之 一者定向的大體上平坦之上表面； 選擇性地遮蔽第一裴置區域； 在第二裝置區域處生長一突出半導體結構，其中該突 出半導體基板具有沿第二、不同組等效晶體平面定向之 多個截接表面； 暴露（unmask)第一裝置區域；及 在第一裝置區域處形成一第一場效電晶體（fet)且在 第二裝置區域處形成一第二、互補之FET，其中第一 FET包含一沿第一裝置區域之大體上平坦之上表面延伸 的通道’且其中第二、互補之FET包含一沿第二裳置區 域處之突出半導體結構之多個截接上表面延伸的通道。 I21299.doc -10- 200807632 較佳地，使用-有刻面蠢晶製程來生長突出半導體結 内的生長溫度 下進行有刻面 構。更佳地，在自約700°C至約900°C之範圍 及在自約5托至約8 0托之範圍内的生長麗力 磊晶製程。 π丹一您银γ ―一 ^ « 久弟二裝置 之半導體基板，其中第一裝置區域具有―沿第― 區域 ， ，口吊一組等 效晶體平面中之一者定向的大體上平坦之表面，且其中第 二裝置區域包含-具有沿第二不同組等效晶體平面^向之 多個截接表面的突出半導體結構。 本發明之其他態樣、特徵及優點將自隨後之揭示及附加 之申請專利範圍而更充分地顯而易見。 【實施方式】 在以：描述中’陳述眾多特定細節’諸如特定結構、組 透徹2^寸、處理步驟及技術’以便提供對本發明之 古Λ 。心而，一般熟習此項技術者將瞭解，可在不具 有此等特定細節的情 八 未詳细…： 貫踐本發明。在其他情況下，並 不。平、、、田描述熟知結構或 H處歸驟讀避免混淆本發明。 將理解，當一如層、 元件”上”或"上方”二，域反之元件被稱作”在"另一 插入元件。相反，Α —元件上或亦可存在 虽—元件被稱作，，直接在，，另—元件，，上，， 或直接在”另一元件 忏上 ^ ^ 上方時，不存在插入元件。亦將理 可直接在另—元件下^另—几件下方”或”之下，，時，其 反’當-元件被稱作”… 、了存在插入兀件。相 直接在”另一元件”下方，，或"直接在” 121299.doc 200807632 另一元件”之下”時，不存在插入元件。 於本文中使用時，術語”大體上平坦 上且古丁丄 ’丁、才日在鬲度或深廣 一有不大於10議之突起或凹部的表面。 在單晶體半導體材料中，單晶體材 有曰玖士人 4订 < 早位晶胞中的所 曰曰t方向及晶格平面可藉由一
Index)之數風圹、f本4 , 為水勒指數（MiIIer 記數以 具體言之，米勒指數中之 位曰於1]界定晶體方向或定向。圖2展示—單晶體矽單 曰日"’其為立方晶胞。諸如_]、Π00]、_]、[110] 及⑴1]之某些晶體方向由立方單位晶胞中之箭頭特定地指 不。此外’單晶體石夕單位晶胞之晶體平面或刻面由米勒指 數中之記數法（hki)界定，記數法（hkl)係指一垂直於_]方 向之特定晶體平面或刻面。圖3說明性地展示單晶體石夕單 位晶胞之晶體平面(100)、（11〇)及〇11)，其分別垂直於 [刚]、[11G]及[ill]方向。另外，由於單位晶胞在半導體 晶體中係週期性的，故存在等效晶體方向及平面之族或 組。米勒指數中之記數法<hki>因此界定一族或一組等效 晶體方向或定向。舉例而言，方向<1〇〇>包括等效晶體方 向Π00]、[010]及[001];方向<110>包括等效晶體方向 [u〇]、[oil]、[101]、[-1-10]、[〇_“]、[-1(Μ]、[_11〇]、 、[-101]、[1-10]、[01_1]A U0-；!];且方向 <111；>包 括等效晶體方向[ill]、[-m]、[i-n]及[n-i]。類似地， 。己數去{hkl}界定分別垂直於〈hkb方向之一族或一組等效 晶體平面或刻面。舉例而言，平面{丨〇〇 }包括分別垂直於 方向<100>之等效晶體平面組。 121299.doc 200807632 因此，於本發明中使用日夺，術語”等效晶體平面”係指如 在上文所述之由米勒指數界^之—族等效晶體平面 面。 本舍明提供具有混合式表面定向之半導體基板。具體言 本發明之每一半導體基板含有一第一裝置區域，該第 一裝置區域具有-沿第-組等效晶體平面中之一者定向的 A體上平坦之表面。半導體基板進一步包含一第二裝置區 μ & ’ ：第二裝置區域包含-具有沿第二、不同組等效晶體 •^面疋向之多個戴接表面的突出（亦即，相對於第一裝置 區域之大體上平坦之表面突出）半導體結構。 可接者在半導體基板上製造一包含互補FET之CMOS裝 置。具體言之，互補FET具有分別沿第一及第二組等效晶 體平面疋向之通道區域，其用以增強互補fet中之各別載 流子遷移率。 入圖4展示CM0S裝置之至少一部分三維圖，cm〇s裝置在 U 含有第一裝置區域2及第二、互補之裝置區域4之半導體基 板1〇上加以製造。換言之，第—裝置區域2及第二裝置區 域4中之一者為n-FET裝置區域，而另一者為p_FEτ裝 ' 域。 ’ 第一裝置區域2與第二裝置區域4藉由隔離區域u而彼此 隔離。第一裝置區域2具有一沿第一組等效晶體平面中之 者疋向的大體上平坦之表面16A，且第二裝置區域4含有 一具有沿第二、不同組等效晶體平面定向之多個截接表面 1 6B的大出半導體結構丨8。更重要的是，如圖4中所示，第 121299.doc 13 200807632 一及第二組等效晶體平面相對於彼此斜置或傾斜。 間極介電質22及24分別形成於第一裝置區域2及第二裝 置區或4上方。另外，閘極結構2〇形成於第一裝置區域2與 第裝置區域4上方以界定含有源極2S、汲極2D及通道區 或2C之第FET及含有源極4S、；及極4D及通道區域4C之第 ^、互補之FET。帛一通道2〇位於問極結構2〇之下的第一 政置區域2處且沿表面16A(亦即，沿第—組等效晶體平面）
定向、。第二通道4C位於閉極結構2〇之下的第二裝置區域4 处且/口表面16B(亦即’沿第二、不同組等效晶體平面 向。 以此方式，第一FET及第1、互補之FET具有經建構及 配置以增強該等FET中之各別載流子遷移率的混合式通道 定向。 在本發明之—特定實施例中，第—裝置區域2為n-FET裝 置區域，且其具有-沿石夕平面{1〇〇}中之一者定向的大體 上平坦之上表面16A。第二、互補之裝置區域4對應地為卜 FET裝置區域’其包含—具有沿咬平面（叫定向之多個截 接表面16B的突出半導體結構18。 、，在本發明之-替代實施例中，η-附裝置區域2之大體上 平坦之上表面16Α沿石夕平面{η〇}中之_者定向。如圖*中 ，不，P-FET裝f區域4包含—具有沿石夕平面⑴υ定向之 夕個截接表面1 6B的突出半導體結構丨8。 ’其說明根據本發 製程來製造圖4之 圖5至圖9為沿閘極結構2〇之橫截面圖 明之一實施例的可用於使用刻面磊晶 121299.doc -14 - 200807632 CMOS裝置的例示性處理步驟。 首先參看圖5，其展示在半導體基板1()中形成隔離區域 11以界疋第-裝置區域2及第二、互補之裝置區域*。半導 體基板1〇具有曝露於第一裝置區域2與第二裝置區域4處的 大妝上平坦之上表面16A。表面16A較佳沿第一組等效晶 體平面定向。 半導體基板10可包含任何半導體材料，#包括（但不限 於）：Si、SiGe、漸變式 SiGe、Ge、Ge 合金、、
SiGe:C、GaAs、InAs、InP以及其他ΙΠΛ^ΙΙ νι化合半導 體。半導體基板10亦可包含一有機半導體或一諸如 上石夕（SOI)或絕緣體上SiGe(SG0I)之層化 ，半導體基板10包含含Si半導體材料，亦
Si/SiGe、絕緣體 半導體。較佳地 即’包括矽之半導體材料。在如圖5中所示之特定實施例 中’半導體基板10基本上由塊體單晶體矽組成。或者，半 導體基板10可具有矽上半導體組態且可自下至上包含一美 礎半導體基板層（未圖示）、一内埋絕緣體層（未圖示）及一 半導體裝置層（未圖示）。半導體基板1〇可為摻雜、未摻雜 的或於其中含有摻雜及未摻雜區域（未圖示）。 、 當半導體基板10包含單晶體矽時，上表面16A較佳沿矽 平面{100}或{110}中之一者定向。 隔離區域11提供於半導體基板10中以將第一 衣1區域2 與第二裝置區域4彼此分離。隔離區域i丨可為溝槽隔離區 域或場氧化物隔離區域。可易於利用熟習此項技術者所祆 知之習知溝槽隔離製程來形成溝槽隔離區域。舉例而士…、 121299.doc -15 - 200807632 微影、钱刻及以溝槽介電 區域。視情況，可在溝槽填充j槽可用於形成溝槽隔離 可在溝槽填充之後執行、引在溝槽中形成-襯墊， MX T 壓緊步驟，Β + 後執行_平坦化製程。。 丑亦可在溝槽填充之 、王 可利用所★田a 成場氧化物隔離區域。 a、石局部氧化製程來形 接下來，如圖6中所示，在第_ 。、 形成區塊遮罩（bloek ,, 、置區域2上方選擇性地 4。可易於二，)101，同時曝… 易:，…知微影及㈣而形成區塊遮罩。 "中所不，接著進行一選擇 置區域4虛开彡此办山1 k释性观日日製程以在第二裝 成4處化成犬出半導體結構18。突 有沿第二組等效晶俨平而+ & V 、、、σ構18具 έ ^ 體千面疋向之多個截接表面16B，第二 、、且專效晶體平面不同一 组笨埼曰_ 1 、 一、、且荨效晶體平面且相對於第一
、’且寺效日日體平面傾斜，I … 土板表面16八沿第一組等效晶體平 向疋向。 半導體材料之選擇性蠢晶生長在用以形成隔離之半導體 裝：區域中已係習知的。舉例而纟，首先經由一位於一半 導妝基板上方的氧化物層提供開口以曝露下伏半導體基 板。接著將基板置放於—反應器中以用於經由開口而選擇 性磊晶生長半導體材料（諸如si、siGe* si:c)，以在氧化 物層上形成隔離之半導體裝置區域。當選擇性磊晶生長進 行起過某一層厚度時，已觀察到顯著刻面效應，刻面效鹿 係指自主生長平面（如由基板表面所界定）傾斜之另一生長 平面的形成。新生長平面（亦即，刻面）沿一不同於主生長 平面之結晶平面的結晶平面定向。 121299.doc -16- 200807632 在過去逐為該刻面效應係選擇性蠢晶生長製程之不良副 效應，且已對選擇性磊晶生長製程作出各種修改或最佳化 以便抑制且最小化該刻面效應。 然而，本發明之發明者已發現，可有利地使用選擇性磊 晶生長製程之刻面效應來形成一具有混合式表面定向之半 導體。具體言之，刻面效應在得以增強時導致一具有沿一 組新結晶平面定向之上表面的突出半導體結構，該組新結
晶平面自基板表面所界定之主生長平面傾斜。換言之，突 出半導體結構之刻面最終彼此截接，且原始生長平面完全 消失於突出半導體結構上。如在上文所述增強刻面效應以 便形成突出半導體結構的選擇性磊晶生長製程在下文中稱 作有刻面蟲晶。 ire ▼ I '肌/土、低M瓜凤， 同時不進行有刻面蟲晶之區域維持其原始表面定向，且上 面已藉由有刻面蟲晶而形成有突出半導體結構之區域被賦 予新的、不同的表面定向。 由於刻面效應係沿不同結晶平面之分化半導體生長的结 果，故有刻面蟲晶生長最終終止於具有最慢生長速率之晶 體平面組處’且所得半導體結構因此具有沿具有最慢半導 體生長速率之該等晶體平面定 丁的表面。包括生長溫度、 生長廢力、處理氣艚夕泣私、古才，μ 孔體之抓動速率等的各種處理參數 經調整以調節沿不同έ曰娜 个丨h且日日肢千面之相對生長速 控制所得半導體結構之表面定向。 精此 當藉由本發明之有刻面磊 日日；生長包含矽、矽鍺、摻碳 I2l299.doc 200807632 石夕或其他含矽半導體材料之突 ,,7nn〇r 大出+ v體結構時，較佳在自 約700 C至約9001之範圍内的生 “化 卜 生長▲度及在自約5托至約 8〇托之範圍内的生長壓力下 考 有刻面磊晶製程。在該等 地条件下，沿石夕平面{11U之生# $ t / ;心生長速率係所有矽晶體平 面之中最小的，因此如此开彡Λ t .^ /成之犬出半導體結構將具有沿 石夕平面{111}定向之表面。或者， y ^考處理條件可經調整以便 幵> 成具有沿其他矽平面定向之丰 门之表面的突出半導體結構。 突出半導體結構18可包含 、 匕3 &目下列各物的任何合適之半 導體材料：Si、SiGe、漸變式sirv r V 文式 SiGe、Ge ' Ge合金、Si:c、
SiGeiC、GaAs、InAs、InPi^ 芬甘 /l 以及其他III-v或II-VI化合半導 體。較佳地：突出半導體結構18包含si、siGe、漸變式
Ge、Sl:C或SiGe:C。相同或不同半導體材料可用於 形成半導體基板1G及突出半導體結構18。在本發明之一特 定實施例中導體基板1G包含單晶財，且突出半導體 結構18包含磊晶生長之矽或偽形態學地 (PSeud〇morphically)生長之SiGe(具有均一以含量或漸變式
Ge含量）。 在於第二裝置區域4處形成突出半導體結構18之後，移 除區塊遮罩1 〇 1，且可接著進行習知摻雜劑植入步驟以在 第裝置區域2及第二裝置區域4中形成井植入物及/或延 伸部分/環狀植入物（hai〇 impiant)(未圖示）。 隨後，如圖8中所示，分別在第一裝置區域2及第二裝置 區域4之上表面1 6A及16B上方形成閘極介電質22及24。 本發明之閘極介電層22及24可包含任何合適之介電材 121299.doc -18- 200807632 料，其包括（但不限於）：氧化物、氮化物、氧氮化物及/或 矽酸鹽（包括金屬矽酸鹽及氮化金屬矽酸鹽（nitrided metai ..e))在一貫施例中，較佳地，閘極介電層2 2及2 4包 含氧化物，諸如 Si02、Hf02、Zr〇2、Al2〇3、Ti〇2、
La2〇3、SrTi〇3、LaA1〇3及其混合物。閘極介電層以及24 之實體厚度可視所採用之特定沈積技術而廣泛地變化。通 常，閘極介電層22及24各具有自約〇.5 nm至約1〇 nm之厚 度，且自約1 nm至約5 nm之厚度更為典型。閘極介電層22 及24可猎由諸如氧化、氮化或氧氮化之熱生長製程而形 成。或者’閘極介電層22及24可藉由諸如化學氣相沈積 (CVD)、電漿輔助CVD、原子層沈積（ald)、蒸發、反應 性滅鑛、化學溶液沈積及其他類似沈積製程的’沈積製程： 形成。閘極介電層22及24亦可利用以上製程之任何組合而 在本發明之一較佳作不必| >音 权1土1一 +乂要之貫轭例中，在摻雜劑植入 二驟之則在第-裝置區域2及第二裝置區域4上方形成一犧 ::物層(未圖示)。在摻雜劑植入步驟之後藉由氧化物 電二：該犧牲氧化物層(未圖示)’繼之以形成閉極介 ==犧牲氧化物層用以緩和藉由有刻面蟲晶而形 成於大出半導體結構1 8中的峰之銳度。 4上隨：，：圖9中所示’在第—裝置區域2與第二裝置區域 :宰化門 =介電層22及2咖 =:!:體20。如圖4中所示，經圖案化閘極導體2。 ’疋於位於第一裝置區域2及第二裝置區域4處之 121299.doc 19. 200807632 FET的源極、汲極 4C。 通道區域 2S，、2C、4S、4I^ 經圖索化_導體2g可易於藉 導體層（未圖示），繼 首先沈積一毯覆式閘極 毯覆式開極導體層:未圖:::7 間位準㈢微影）包括施加—& 心步驟（較佳為反相 體層（未圖示）之上表面^ 圖不）至毯覆式閘極導 輻射圓案及利用4:抗I::;:示)曝露至-所要 圖示）。接著利用—或多個阻（未 之圖案轉印至下方閘極導◎(未f:阻（未圖示）中 之合適之乾式蝕刻製程包括 月中 rRIE^ ^ , (仁不限於）··反應性離子蝕刻 J離子束钱刻、電漿钱刻或雷射切除。較佳地(作不 二，圖案化閘極導體2。包含…(poly_si)。 驟較佳猎由石夕選擇性RIE技術來進行。在已完 後，接著藉由抗姓劑剝離來移除經圖案化光阻（未圖示;。 、如在上文所提及’位於第一裝置區域2處之第_断的 通道區域2C具有由第一裝置區域2處之大體上平坦之上表 面16A界定的通道定向。位於第二裝置區域4處之第二、^ 補之贿的通道區域4C具有由第二裝置區域4處之突出半 導體結構18之表面16B界定的不同通道定向。 隨後，可進行未在本文中詳細描述之習知CM〇s處理步 驟以形成一含有互補FET之完整CM〇s裝置。 庄W，彳m管圖4至圖9說明性地示範根據本發明之特定實 施例的例示性CMOS裝置結構及例示性處理步驟，但顯 121299.doc -20- 200807632 然’與以上描述’―般熟習此項技術者可易於修改裝 置結構及處理步驟以適應於特定應用要求。舉例而言，儘 &士圖4至圖9中所不之半導體基板表示塊體半導體基板， 但應瞭解’絕緣體上半導體（S〇I)基板亦可用於實踐本應 用。另外，儘管圖4至圖9主要說明單晶體矽之晶體平面用 以界定基板表面定向，但具有非立方體單位晶胞之其他單 晶體半導體基板材料(諸如具有六方單位晶胞之單晶體氮 化鎵）亦可用於製造本發明iCM〇s裝置，只要該等其他單 晶體半導體材料含有具有不同蠢晶生長速率及不同載流子 L私率值的不同組等效晶體平面即可。與本發明之精神及 原理一致，一般熟習此項技術者可易於修改圖4至9中所說 明之裝置結構及處理步驟以適應於其他基板結構、晶體定 向或半導體材料。 庄思’本發明之圖式係為達成說明之目的而提供且其並 未按比例繪製。 k苔在本文中已參看特定實施例、特徵及態樣來描述本 發明，但將認識到，本發明並非限制於此，而是在效用上 延伸至其他修改、變化、應用及實施例，且相應地應認為 所有該等其他修改、變化、應用及實施例屬於本發明之精 神及範疇内。 【圖式簡單說明】 圖1展示含有相鄰n-FET及p-FET活性區域之SRAM晶 胞。 圖2展示具有由箭頭特定地指示之某些晶體定向的矽晶 121299.doc 21 200807632 體單位晶皰。 圖3展一 & 夕晶體單位晶胞中之某些特定晶體平面。 圖4為根據本發明之一實施例的在半導體基板上製 C A4 0 S ^ ±jL — 、一維圖’該半導體基板包含具有沿石夕 {100}中夕__^ 、 者疋向之大體上平坦之上表面的n-FET裝置區 或、及包含具有沿矽平面{111}定向之多個截接表面之突 出半導體結構的p-FET裝置區域。 1 圖5至圖9說明根據本發明之一實施例的用於使用刻面磊 晶製程來製造圖4之CMOS裝置的例示性處理步驟。 【主要元件符號說明】 2 2C 2D 2S 4 4C 4D 4S 10 11 16A 16B 18 20 121299.doc 第一裝置區域 通道區域/第《—通道 >及極 源極 第二、互補之裝置區域/第二裝置區域 通道區域/第二通道 >及極 源極 半導體基板 離區域 表面/上表面 表面/截接表面 突出半導體結構 閘極結構/經圖案化閘極導體 -22- 200807632 22 閘極介電質/閘極介電層 24 閘極介電質/閘極介電層 101 區塊遮罩 (100) 晶體平面/碎平面 (110) 晶體平面/砍平面 (in) 晶體平面/碎平面 [001] 晶體方向 [010] 晶體方向 [100] 晶體方向 [110] 晶體方向 [in] 晶體方向 A1 n-FET活性區域 A2 p-FET活性區域 G 閘極結構 PA 通閘電晶體 PD 下拉電晶體 PU 上拉電晶體 SRAM 靜態隨機存取記憶體 121299.doc -23 -

Claims (1)

  1. 200807632 十 1. 申請專利範圍： 一種半導體裝置，其包含： 半導體基板，並白八错 ，、匕3弟一及第二裝置區域，其中該 第一裝置區域具有一沿一 弟一組等效晶體平面中之一者 疋向的大體上平坦之砉而 n ^ 一 、 一表面且其中該第二裝置區域包含 有/〇帛-、不同組等效晶體平面定向之多個截接 表面的突出半導體結構； 一第一場效電晶體rFP 电日日篮（PET)，其位於該第一裝置區域 處，該第一 FET包含一外兮楚此 ^ a /0 5亥第一裝置區域之該大體上平 坦之上表面延伸的通道；及 ^第一、互補之FET，其位於該第二裝置區域處，該 第一互補之FET包含一沿該第二裝置區域處之該突出 半導體結構之該多個截接上表面延伸的通道。 2·如請求項1之半導體裝置，其中該半導體基板及該突出 半導體結構包含獨立地選自由以、SiGe、漸變式以^、 Ge Ge合金、Si:C、SiGe:C、GaAs、InAs、InP及 III-V 或Π-VI化合半導體組成之群的半導體材料。 3·如清求項1之半導體裝置，其中該半導體基板及該突出 半導體結構均包含矽，且其中該第一及該第二組等效晶 體平面係選自由矽平面{1〇〇}、{11〇}及{111}組成之群。 4·如請求項3之半導體裝置，其中該第一組等效晶體平面 為該等矽平面{1〇〇}，該第二、不同組等效晶體平面為 該等矽平面{111}，該第一 FET為一 η通道FET，且該第 二、互補之FET為一 ρ通道FET。 121299.doc 200807632 5·如請求項3之半導體裝置，其中該第一組等效晶體平面 為該等矽平面{11〇}，該第二、不同組等效晶體平面為 該等石夕平面{111}，該第一 FET為一卩通道叩丁，且該第 二、互補之FET為一 η通道FET。 6·如請求項1之半導體裝置，其包含一靜態隨機存取記憶 體（SRAM)晶胞，該晶胞包含位於該第一及該第二裝置區 域中之一者處的至少一下拉FET及位於該第一及該第二 裝置區域中之另一者處的至少一上拉FET。 7·如請求項1之半導體裝置，其中該半導體基板包含一塊 體半導體結構。 8. 9. 10. 如請求項丨之半導體裝置，其中該半導體基板具有一絕 緣體上半導體組態，且自下至上包含—基礎半導體基板 層、一内埋絕緣體層，及一半導體裝置層。 如：求们之半導體裝置，《中該第一肖該第二裝置區 或猎由或多個隔離區域而彼此隔離。 一種用於形成一半導體裝置之方法，其包含： 7成包3至—及第二裝置區域之半導體基板， 該第-及該第二裝置區域均具有沿一第一組等效晶體平 面中之一者定向的大體上平坦之上表面； 選擇性地遮蔽該第一裝置區域； 不同纟且等效晶體平面定 ^ ^弟二裝置區域處生長 突出半導體基板具有沿一第 向之多個截接表面； 暴露該第一裝置區域；及 121299.doc 200807632 在該第一裝置區域處形成一第一場效電晶體（F]ET)且 在該第二裝置區域處形成一第二、互補之FET，其中該 第一 FET包含一沿該第一裝置區域之該大體上平坦之上 表面延伸的通道，且其中該第二、互補之FET包含一沿 該第二裝置區域處之該突出半導體結構之該多個截接上 表面延伸的通道。
    11·如請求項10之方法，其中該突出半導體結構係藉由一有 刻面磊晶製程而生長。 12·如請求項10之方法，其中該有刻面磊晶製程係在一在自 約700。(：至約90(TC之範圍内的生長溫度及一在自約5托 (t〇r〇至約80托之範圍内的生長壓力下進行。 1 3·如％求項10之方法，其中該半導體基板及該突出半導體 結構包含獨立地選自由Si、SiGe、漸變式SiGe、Ge、^ 合金、Si:c、SiGe:C、GaAs、InAs、ΐηΡΑΙΙΙ —以⑴％ 化合半導體組成之群的半導體材料。 14·如請求項10之方法，其中該半導體基板包含單晶體矽， 且其中該第-及該第二組等效晶體平面係選自由石夕平面 {10〇}、{110}及{111}組成之群。 15.如請求項14之方法’其中該第—組等效晶體平面為該等 石夕平面U〇〇} ’該第二、不同組等效晶體平面為該等石夕 平面⑴υ，該第-FET為-η通道FET，且該第二、 之FET為一p通道FET。 16· 如請求項14之方法，其中該第一組等效 矽平面{110}，該第二、不同組等效曰曰 晶體平面為該等 體平面為該等石夕 121299.doc 200807632 平面{111}，該第一FET為一 p通道FET，且該第二、互補 之FET為一 n通道FET。 17.如請求項Π)之方法，其包含形成一靜態隨機存取記憶體 (SRAM)晶胞，其中該此规晶胞包含位於該第_及該第 一裝置區域中之一者處的至少一下拉FET及位於該第一 及該第二裝置區域中之另一者處的至少一上拉FET。 18.如請求項Η)之方法，其中該半導體基板包含一塊體半導
    體結構。 19·如請求項10之彳法，纟中該半導體基板具有一絕緣體上 半導體組態’且自下至上包含一基礎半導體基板層、一 内埋絕緣體層，及一半導體裝置層。 種第及第二裝置區域之半導體基板，其中該第 裝置區域具有一沿一第一組等效晶體平面中之一者定 向的大體上平i曰之矣& α ^ ^ 卞一<表面，且其中該第二裝置區域包含一 具有化一第一、不同組等效晶體平面定向之多個截接表 面的突出半導體結構。 i21299.doc
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