CN101086991A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种至少包括第一器件区域和第二器件区域的半导体衬底。第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且第二器件区域包含具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构。可以使用这种半导体衬底形成半导体器件结构。具体而言，可以在第一器件区域形成第一场效应晶体管(FET)，其包括沿着第一器件区域的基本平坦的表面延伸的沟道。可以在第二器件区域形成第二互补FET，而第二互补FET包括沿着第二器件区域处的突起半导体结构的多个交错表面延伸的沟道。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种可用于互补金属氧化物半导体(CMOS)电路的半导体器件。更具体而言，本发明涉及一种CMOS电路，其包括具有混合沟道取向的至少一个n沟道场效应晶体管(n-FET)和至少一个p沟道场效应晶体管(p-FET)。换句话说，CMOS电路的n-FET和p-FET包括沿着CMOS电路所处的半导体衬底的不同组晶面而取向的沟道。
背景技术
在现在的半导体技术中，如n-FET和p-FET的CMOS器件通常制作在半导体晶片上，该半导体晶片均具有沿着形成衬底的半导体材料(例如，Si)的一组等同晶面之一取向的衬底表面。具体而言，大多数的现有半导体器件构建在具有沿着硅{100}晶面之一取向的晶片表面的硅晶片上。
已知电子沿着硅的{100}晶面具有高迁移率，但空穴沿着硅的{110}晶面具有高迁移率。一方面，沿着{100}面的空穴迁移率值比沿着此晶面的对应电子迁移率值大约小2至4倍。另一方面，沿着{110}硅表面的空穴迁移率值比沿着{100}硅表面的空穴迁移率值大约高两倍，而与沿着{100}表面的电子迁移率相比，沿着{110}表面的电子迁移率显著地降低。
通过以上内容可知，由于沿着{110}面的优良的空穴迁移率，这可以带来p-FET中较高的驱动电流，所以对于形成p-FET器件而言，{110}硅表面是最优的。然而，这样的表面完全不适合于形成n-FET器件。相反，由于沿着{100}面的增强的电子迁移率，这可以带来n-FET中较高的的驱动电流，所以对于形成n-FET器件而言，{100}硅表面是最优的。
在典型CMOS电路中，并排提供了互补n-FET和p-FET。例如，图1示出CMOS静态随机访问存储器(SRAM)单元，其每个单元包括用作传输门晶体管(PA)的两个n-FET、用作下拉晶体管(PD)的两个n-FET、以及用作上拉晶体管(PU)的两个p-FET。由于传输门晶体管(PA)和下拉晶体管(PD)都是n-FET，所以它们形成在同一有源区(A1)中。作为p-FET的上拉晶体管(PU)形成在通过沟槽隔离区与A1隔离的不同有源区(A2)中。栅极结构(G)设置在各个有源区之上以形成用于FET的栅极，其中FET的沟道区直接位于有源区中的栅极结构(G)的下方。
如图1所示，n-FET有源区A1和p-FET有源区A2沿着线I-I并排位于衬底中。一方面，如果衬底表面沿着硅的{110}面之一取向，则可以增强作为p-FET的上拉晶体管(PU)的器件性能，但降低了均为n-FET的传输门晶体管(PA)和下拉晶体管(PD)的器件性能。另一方面，如果衬底表面沿着硅的{100}面之一取向，则增强了传输门晶体管(PA)和下拉晶体管(PD)的器件性能，但降低了上拉晶体管(PU)的器件性能。
因此，需要提供具有不同表面取向(即，混合表面取向)的半导体衬底，以便增强包括n-FET和p-FET的SRAM单元或类似器件的器件性能。
还需要提供一种集成半导体器件，其位于具有混合表面取向的衬底上并包括至少第一FET(即，n-FET或p-FET)和第二互补FET(即，p-FET或n-FET)。第一FET和第二互补FET具有混合沟道取向，即，第一FET的沟道沿着可在第一FET中提供较高载流子迁移率的第一组等同晶面来取向，而第二互补FET的沟道沿着可在第二互补FET中提供相对较高载流子迁移率的不同的第二组等同晶面来取向。
发明内容
本发明提供了一种具有混合表面取向的半导体衬底。本发明的半导体衬底可以包括具有沿着第一组等同晶面之一取向的衬底表面的体半导体结构或分层的绝缘体上半导体(SOI)结构。在半导体衬底的所选区域处执行面外延(faceted epitaxy)，以形成具有多个交错表面的突起半导体结构，这些交错表面沿着不同的第二组等同晶面而取向。这种半导体衬底可以容易地用于形成包括具有不同沟道取向的互补FET的SRAM单元或其它CMOS器件。
一方面，本发明涉及一种半导体器件，包括：
包括第一器件区域和第二器件区域的半导体衬底，其中第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且其中第二器件区域包括具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构；
位于第一器件区域处的第一场效应晶体管(FET)，所述第一FET包括沿着第一器件区域的基本平坦的上表面延伸的沟道；以及
位于第二器件区域处的第二互补FET，该第二互补FET包括沿着第二器件区域处的突起半导体结构的多个交错上表面延伸的沟道。
本发明的半导体衬底和突起半导体结构可以包括任意合适的半导体材料。优选地，半导体衬底和突起半导体结构包括独立地选自由Si、SiGe、渐变SiGe、Ge、Ge合金、Si：C、SiGe：C、GaAs、InAs、InP以及III-V或II-VI族化合物半导体组成的组中的半导体材料。
优选地，但并非必需地，半导体衬底和突起半导体结构都包括硅，且第一组等同晶面和第二组等同晶面选自由硅的{100}面、{110}面和{111}面组成的组中。
在本发明的特定实施例中，第一组等同晶面是硅的{100}面，而不同的第二组等同晶面是硅的{111}面。因而，第一FET优选为n沟道FET，而第二互补FET优选为p沟道FET。
在本发明的选择实施例中，第一组等同晶面是硅的{110}面，而不同的第二组等同晶面是硅的{111}面。因而，第一FET优选为p沟道FET，而第二互补FET优选为n沟道FET。
上述的半导体器件可以是包括n沟道FET和p沟道FET的任意CMOS器件。优选地，半导体器件为静态随机访问存储器(SRAM)单元，其包括位于第一器件区域和第二器件区域中的一个处的至少一个下拉FET(即，n沟道FET)和位于第一器件区域和第二器件区域中的另一个处的至少一个上拉FET(即，p沟道FET)。
上述的半导体衬底可以包括体半导体结构。可选地，其可以具有绝缘体上半导体(SOI)的配置，并且从底部到顶部包括基础半导体衬底层、掩埋绝缘体层和半导体器件层。此外，半导体衬底可以包括将第一器件区域和第二器件区域彼此隔离的一个或多个隔离区域。
另一方面，本发明涉及一种用于形成半导体器件的方法，包括：
形成半导体衬底，该半导体衬底包括至少第一器件区域和第二器件区域，二者都具有沿着第一组等同晶面之一取向的基本平坦的上表面；
选择性地掩蔽第一器件区域；
在第二器件区域处生长突起半导体结构，其中突起半导体衬底具有沿着不同的第二组等同晶面取向的多个交错表面；
去掩蔽第一器件区域；以及
在第一器件区域处形成第一场效应晶体管(FET)并在第二器件区域处形成第二互补FET，其中第一FET包括沿着第一器件区域的基本平坦的上表面延伸的沟道，且其中第二互补FET包括沿着第二器件区域处的突起半导体结构的多个交错上表面延伸的沟道。
优选地，使用面外延工艺来生长突起半导体结构。更为优选地，在范围从约700℃到约900℃的生长温度和范围从约5托(torr)到约80托的生长压力下执行面外延工艺。
在又一方面，本发明涉及一种半导体衬底，其包括第一器件区域和第二器件区域，其中第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且其中第二器件区域包括具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构。
通过本申请的充分公开和所附权利要求，本发明的其它方面、特征和优点将更加明显。
附图说明
图1示出了包含相邻n-FET和p-FET有源区的SRAM单元。
图2示出了具有具体通过箭头指出的某些晶体取向的硅晶体单位单元。
图3示出了在硅晶体单位单元中的某些具体晶面。
图4是根据本发明一个实施例的在半导体衬底上制作的CMOS器件的三维视图，其包括n-FET器件区域和p-FET器件区域，所述n-FET器件区域具有沿着硅的{100}面之一取向的基本平坦的上表面，所述p-FET器件区域包括具有沿着硅的{111}面取向的多个交错表面的突起半导体结构。
图5至图9图示了根据本发明一个实施例的使用面外延工艺的用于制作图4的CMOS器件的示例性工艺步骤。
具体实施方式
在以下的描述中，阐明了一些具体细节，如具体结构、部件、材料、尺度、工艺步骤和技术，以便提供对本发明彻底的理解。然而，本领域普通技术人员将认识到，本发明可以在没有这些具体细节的情况下实施。另外，没有详细描述熟知的结构或工艺步骤，以避免混淆本发明。
应理解，当如层、区域或衬底的元件被称作位于另一元件上或上方时，它可以直接位于其它元件上，也可以存在其它中间元件。相比之下，当元件被称作直接在另一元件上或直接在另一元件上方时，则不存在中间元件。还应理解，当元件被称作处于另一元件下或下方时，它可以直接在其它元件下或下方，也可以存在中间元件。相比之下，当元件被称作直接在另一元件下或直接在另一元件下方时，则不存在中间元件。
这里所用的术语“基本平坦”是指表面具有高度或深度不超过10nm的突起或凹陷。
在单晶半导体材料中，可以通过称为米勒(Miller)指数的数学描述来描述单晶材料的单位单元中的所有的晶向和晶面。具体而言，米勒指数中的标记[hk1]定义晶体方向或晶向。图2示出了为立方单元的单晶硅的单位单元。通过立方单位单元中的箭头具体示出了某些晶体方向，如[001]、[100]、[010]和[111]。而且，通过米勒指数中的标记(hk1)定义单晶硅单位单元的晶面或面(facet)，标记(hk1)指的是正交于[hk1]方向的具体晶面或面。图3示意性地示出单晶硅单位单元的晶面(100)、(110)和(111)，它们分别垂直于[100]、[110]和[111]方向。此外，因为单位单元在半导体晶体中是周期性的，所以存在等同晶向和晶面族或者等同晶向和晶面组。因此，米勒指数中的标记<hk1>定义等同晶体方向或取向族或者等同晶体方向或取向组。例如，<100>方向包括等同的晶向[100]、[010]和[001]；<110>方向包括等同的晶向[110]、[011]、[101]、[-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]和[10-1]；并且<111>方向包括等同的晶向[111]、[-111]、[1-11]和[11-1]。类似地，标记{hk1}定义分别与<hk1>方向正交的等同晶面或面族或者等同晶面或面组。例如，{100}面包括分别正交于<100>方向的等同晶面组。
因此，本发明中所使用的术语“等同晶面”指的是上述通过米勒指数定义的等同晶面或面族。
本发明提供了具有混合表面取向的半导体衬底。具体而言，本发明的每个半导体衬底包括第一器件区域，其具有沿着第一组等同晶面之一取向的基本平坦的表面。该半导体衬底还包括第二器件区域，其包括具有沿着不同的第二组等同晶面而取向的多个交错表面的突起(即，关于第一器件区域的基本平坦的表面而言)的半导体结构。
然后，可以在半导体衬底上制造包括互补FET的CMOS器件。具体而言，互补FET具有分别沿着第一组等同晶面和第二组等同晶面取向的沟道区域，用来提高互补FET中的相应载流子迁移率。
图4至少示出了CMOS器件的部分三维视图，该CMOS器件制作在半导体衬底10上，该半导体衬底10包含第一器件区域2和第二互补器件区域4。换句话说，第一器件区域2和第二器件区域4中的一个是n-FET器件区域，而另一个是p-FET器件区域。
第一器件区域2和第二器件区域4通过隔离区域11而彼此隔离。第一器件区域2具有沿着第一组等同晶面之一取向的基本平坦的表面16A，且第二器件区域4包含具有沿着不同的第二组等同晶面取向的多个交错表面16B的突起半导体结构18。更重要的是，如图4所示，第一组等同晶面和第二组等同晶面关于彼此倾斜或偏斜。
栅极电介质22和24分别形成在第一器件区域2和第二器件区域4的上方。进一步地，栅极结构20形成在第一器件区域2和第二器件区域4两者的上方，以限定包括源极、漏极和沟道区域2S、2D和2C的第一FET，和包括源极、漏极和沟道区域4S、4D和4C的第二互补FET。第一沟道2C位于栅极结构20下方的第一器件区域2处，且沿着表面16A(即，沿着第一组等同晶面)取向。第二沟道4C位于栅极结构20下方的第二器件区域4处，且沿着表面16B(即，沿着不同的第二组等同晶面)取向。
以此方式，第一FET和第二互补FET具有为了提高FET的相应载流子迁移率而构造和设置的混合沟道取向。
在本发明的一个特定实施例中，第一器件区域2是n-FET器件区域，且其具有沿着硅的{100}面之一取向的基本平坦的上表面16A。第二互补器件区域4是对应的p-FET器件区域，其包括具有沿着硅的{111}面取向的多个交错表面16B的突起半导体结构18。
在本发明的选择实施例中，n-FET器件区域2的基本平坦的上表面16A沿着硅的{110}面之一取向。p-FET器件区域4包括具有沿着硅的{111}面取向的多个交错表面16B的突起半导体结构18，如图4所示。
图5至图9是沿着栅极结构20的横截面视图，其图示了根据本发明一个实施例的可以用来使用面外延工艺制作图4的CMOS器件的示例性工艺步骤。
首先参照图5，其示出了在半导体衬底10中形成隔离区域11以限定第一器件区域2和第二互补器件区域4。半导体衬底10具有基本平坦的上表面16A，该表面16A在第一器件区域2和第二器件区域4两者处暴露。表面16A优选地沿着第一组等同晶面取向。
半导体衬底10可以包括任意半导体材料，包括但不限于：Si、SiGe、渐变SiGe、Ge、Ge合金、Si：C、SiGe：C、GaAs、InAs、InP以及其它III-V族或II-VI族化合物半导体。半导体衬底10也可以包括诸如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)的分层半导体或有机半导体。优选地，半导体衬底10由含Si半导体材料即包括硅的半导体材料组成。在如图5所示的特定实施例中，半导体衬底10主要包括体单晶硅。可选地，半导体衬底10可以具有硅上半导体配置并且从底部到顶部可以具有基础半导体衬底层(未示出)、掩埋绝缘体层(未示出)和半导体器件层(未示出)。半导体衬底10可以是掺杂的、未掺杂的或者其中包含掺杂区域和未掺杂区域两者(未示出)。
当半导体衬底10包括单晶硅时，上表面16优选地沿着硅的{100}面或{110}面之一取向。
隔离区域11设置在半导体衬底10中，以将第一器件区域2和第二器件区域4彼此隔开。隔离区域11可以是沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域可以容易地利用本领域技术人员熟知的常规沟槽隔离工艺来形成。例如，在形成沟槽隔离区域时，可以使用光刻、刻蚀以及利用沟槽电介质来填充沟槽。任选地，在沟槽填充之前可以在沟槽中形成衬垫，在沟槽填充之后可以执行致密化步骤，并且在沟槽填充后也可以执行平坦化工艺。可以利用所谓的硅的局部氧化工艺来形成场氧化物隔离区域。
接着，如图6所示，在第一器件区域2的上方选择性地形成阻挡掩膜101，同时暴露第二器件区域4。可以容易地通过常规的光刻和刻蚀来形成阻挡掩膜。
然后，如图7所示，执行选择性外延工艺，以在第二器件区域4处形成突起半导体结构18。突起半导体结构18具有沿着第二组等同晶面取向的多个交错表面16B，其中该第二组等同晶面与第一组等同晶面不同且关于第一组等同晶面偏斜，衬底表面16A沿着第一组等同晶面取向。
半导体材料的选择性外延生长通常用来形成隔离的半导体器件区域。例如，首先通过位于半导体衬底上方的氧化物层提供开口，以暴露下覆的半导体衬底。然后将衬底置于反应装置中，以通过开口来选择性外延生长半导体材料(诸如Si、SiGe或Si：C)，以便在氧化物层上形成隔离的半导体器件区域。当选择性外延生长达到一定的层厚度时，可以观察到明显的晶面效应，其指的是从主生长面(由衬底表面定义)偏斜的另一生长面的形成。新生长的面即晶面，沿着与主生长面的晶面不同的晶面来取向。
过去，这种晶面效应被视作选择性外延生长工艺的不希望的侧效应，且对选择性外延生长工艺进行了各种修改或优化以抑制和最小化这种晶面效应。
然而，本发明的发明人发现选择性外延生长工艺的晶面效应可以有利于形成具有混合表面取向的半导体。具体而言，当晶面效应增强时，产生了突起半导体结构，其具有沿着从由衬底表面定义的主生长面偏斜的新一组晶面来取向的上表面。换句话说，突起半导体结构的晶面最终彼此交错，且在突起半导体结构上原始生长面上彻底消失。此后，将上述其中增强了晶面效应以便形成突起半导体结构的选择性外延生长工艺称作面外延。
因而，形成了具有混合表面取向的半导体衬底，同时其中没有进行面外延的区域保持它们的原始表面取向，且其上通过面外延形成了突起半导体结构的区域则具有了新的不同的表面取向。
因为晶面效应是沿着不同晶面的不同半导体生长的结果，所以面外延生长最终停止在具有最慢生长速率的一组晶面处，且因此产生的半导体结构具有按照最低半导体生长速率的晶面取向的表面。可以容易地调整各种工艺参数，包括生长温度、生长压力、工艺气体的流速等，来调节沿着不同组晶面的相对生长速率，并由此控制产生的半导体结构的表面取向。
当通过本发明的面外延生长包括硅、锗硅、掺碳硅或其它含硅半导体材料的突起半导体结构时，优选地在范围从约700℃到约900℃的生长温度和范围从约5托至约80托的生长压力下执行面外延工艺。在这样的工艺条件下，在硅的所有晶面中，沿着硅的{111}面的生长速率最小，所以这样形成的突起半导体结构将具有沿着硅的{111}面取向的表面。可选地，可以调整工艺条件，以便形成具有沿着硅的其他晶面取向的表面的突起半导体结构。
突起半导体结构18可以包括选自Si、SiGe、渐变SiGe、Ge、Ge合金、Si：C、GaAs、InAs、InP以及其他III-V族或II-VI族化合物半导体的任意合适的半导体材料。优选地，突起半导体结构18由Si、SiGe、渐变SiGe、Ge、Si：C或SiGe：C组成。可以使用相同或不同的半导体材料来形成半导体衬底10和突起半导体结构18。在本发明的特定实施例中，半导体衬底10包括单晶硅，且突起半导体结构18包括外延生长的硅或假晶生长的SiGe(具有不变的Ge组分或渐变的Ge组分)。
在第二器件区域4处形成突起半导体结构18后，去除阻挡掩膜101，然后可以执行常规的掺杂剂注入步骤，以在第一器件区域2和第二器件区域4中形成阱注入和/或扩展/晕环注入(未示出)。
随后，将栅极电介质22和24分别形成在第一器件区域2的上表面16A和第二器件区域4的上表面16B的上方，如图8所示。
本发明的栅极电介质层22和24可以包括任意合适的电介质材料，包括但不限于：氧化物、氮化物、氮氧化物和/或硅酸盐(silicate)(包括金属硅酸盐和氮化金属硅酸盐)。在一个实施例中，优选地，栅极电介质层22和24包括氧化物，例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合物。根据所采用的具体淀积技术，栅极电介质层22和24的物理厚度可以变化很大。典型地，栅极电介质层22和24均具有从约0.5nm至约10nm的厚度，更为典型地具有从约1nm至约5nm的厚度。栅极电介质层22和24可以通过热生长工艺例如氧化、氮化或氮氧化来形成。可选地，栅极电介质层22和24可以通过淀积工艺形成，例如化学气相淀积(CVD)、等离子体辅助CVD、原子层淀积(ALD)、蒸发、反应溅射、化学溶液淀积等淀积工艺。栅极电介质层22和24还可以通过利用上述工艺的任意组合来形成。
在本发明优选但非必需的实施例中，在掺杂剂注入步骤前，将牺牲氧化物层(未示出)形成在第一器件区域2和第二器件区域4的上方。在栅极电介质层22和24形成后，通过氧化物剥离在掺杂剂注入步骤后去除牺牲氧化物层(未示出)。牺牲氧化物层用来缓和通过面外延而在突起半导体结构18中形成的尖峰的锐度。随后，将构图的栅极导体20形成在第一器件区域2和第二器件区域4两者顶上的栅极电介质层22和24以及隔离区域11的上方，如图9所示。构图的栅极导体20具体限定了用于位于第一器件区域2和第二器件区域4处的FET的源极、漏极和沟道区域2S、2D、2C、4S、4D和4C，如图4所示。
通过首先淀积均厚(blanket)栅极导体层(未示出)，随后使用常规的光刻和刻蚀对均厚栅极导体层(未示出)进行构图，可以容易地形成构图的栅极导体20。优选为反栅极电平(inverse gatelevel)(PC)光刻的光刻步骤包括向均厚栅极导体层(未示出)的上表面涂覆光致抗蚀剂(未示出)，将光致抗蚀剂(未示出)曝光于预定构图的辐射并利用常规的抗蚀剂显影剂来显影所曝光的光致抗蚀剂(未示出)。然后，利用一个或多个干法刻蚀步骤，将光致抗蚀剂中的构图(未示出)转移到下方的栅极导体层(未示出)。适于在本发明中使用的干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或激光烧蚀。优选地但并非必需的，构图的栅极导体20包括多晶硅(poly-Si)。优选地，通过硅选择性RIE技术来执行该刻蚀步骤。然后，在完成刻蚀后通过抗蚀剂剥离去除构图的光致抗蚀剂(未示出)。
如上所述，位于第一器件区域2处的第一FET的沟道区域2C具有由在第一器件区域2处的基本平坦的上表面16A限定的沟道取向。位于第二器件区域4处的第二互补FET的沟道区域4C具有不同的沟道取向，其由在第二器件区域4处的突起半导体结构18的表面16B限定。
随后，可以执行常规的CMOS工艺步骤来形成包含互补FET的完整CMOS器件，在这里不对该常规的CMOS工艺步骤进行详细的描述。
应注意到，尽管图4至图9示意性地描述了根据本发明特定实施例的示例性CMOS器件结构和示例性工艺步骤，但显然本领域普通技术人员可以容易地根据上述描述来修改器件结构和工艺步骤，以便适应具体的应用需要。例如，尽管图4至图9所示的半导体衬底表示为体半导体衬底，但应理解绝缘体上半导体(SOI)衬底也可以用来实施本申请。此外，尽管通过图4至图9主要地示出了单晶硅的晶面用以限定衬底表面取向，但具有非立方单位单元的其它单晶半导体衬底材料，诸如具有六方单位单元的单晶氮化镓，也可以用来制作本发明的CMOS器件，只要这些单晶半导体材料包括具有不同外延生长速率和不同载流子迁移率值的不同组等同晶面即可。本领域普通技术人员可以根据本发明的精神和原理来容易地修改图4至图9所示的器件结构和工艺步骤，以适应其它的衬底结构、晶向或半导体材料。
应注意到，为了说明的目的而提供了本发明的附图，且并未按比例绘制。
尽管这里参照特定实施例、特征和方面描述了本发明，但应认识到本发明不限于此，而是可以实用地扩展至其它的修改、变化、应用和实施方式，且因而所有的这些修改、变化、应用和实施方式应视作处于本发明的精神和范围内。

Claims (20)

1.一种半导体器件，包括：
包括第一器件区域和第二器件区域的半导体衬底，其中所述第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且其中所述第二器件区域包括具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构；
位于所述第一器件区域处的第一场效应晶体管(FET)，所述第一FET包括沿着所述第一器件区域的基本平坦的上表面延伸的沟道；以及
位于所述第二器件区域处的第二互补FET，所述第二互补FET包括沿着在所述第二器件区域的所述突起半导体结构的所述多个交错上表面延伸的沟道。
2.根据权利要求1的半导体器件，其中所述半导体衬底和所述突起半导体结构包括独立地选自由Si、SiGe、渐变SiGe、Ge、Ge合金、Si:C、SiGe:C、GaAs、InAs、InP以及III-V或II-VI族化合物半导体组成的组中的半导体材料。
3.根据权利要求1的半导体器件，其中所述半导体衬底和所述突起半导体结构都包括硅，且其中所述第一组等同晶面和第二组等同晶面选自由硅的{100}面、{110}面和{111}面组成的组中。
4.根据权利要求3的半导体器件，其中所述第一组等同晶面是硅的{100}面，所述不同的第二组等同晶面是硅的{111}面，所述第一FET为n沟道FET，而所述第二互补FET为p沟道FET。
5.根据权利要求3的半导体器件，其中所述第一组等同晶面是硅的{110}面，所述不同的第二组等同晶面是硅的{111}面，所述第一FET为p沟道FET，而所述第二互补FET为n沟道FET。
6.根据权利要求1的半导体器件，包括静态随机访问存储器(SRAM)单元，其包括位于所述第一器件区域和第二器件区域中的一个处的至少一个下拉FET和位于所述第一器件区域和第二器件区域中的另一个处的至少一个上拉FET。
7.根据权利要求1的半导体器件，其中所述半导体衬底包括体半导体结构。
8.根据权利要求1的半导体器件，其中所述半导体衬底具有绝缘体上半导体配置，并且从底部到顶部包括基础半导体衬底层、掩埋绝缘体层和半导体器件层。
9.根据权利要求1的半导体器件，其中所述第一器件区域和第二器件区域通过一个或多个隔离区域而彼此隔离。
10.一种用于形成半导体器件的方法，包括：
形成半导体衬底，所述半导体衬底至少包括第一器件区域和第二器件区域，二者都具有沿着第一组等同晶面之一取向的基本平坦的上表面；
选择性地掩蔽所述第一器件区域；
在所述第二器件区域处生长突起半导体结构，其中所述突起半导体衬底具有沿着不同的第二组等同晶面取向的多个交错表面；
去掩蔽所述第一器件区域；以及
在所述第一器件区域处形成第一场效应晶体管(FET)并在所述第二器件区域处形成第二互补FET，其中所述第一FET包括沿着所述第一器件区域的基本平坦的上表面延伸的沟道，且其中所述第二互补FET包括沿着所述第二器件区域处的所述突起半导体结构的所述多个交错上表面延伸的沟道。
11.根据权利要求10的方法，其中通过面外延工艺来生长所述突起半导体结构。
12.根据权利要求10的方法，其中在范围从约700℃到约900℃的生长温度和范围从约5托到约80托的生长压力下执行所述面外延工艺。
13.根据权利要求10的方法，其中所述半导体衬底和所述突起半导体结构包括独立地选自由Si、SiGe、渐变SiGe、Ge、Ge合金、Si:C、SiGe:C、GaAs、InAs、InP以及III-V或II-VI族化合物半导体组成的组中的半导体材料。
14.根据权利要求10的方法，其中所述半导体衬底包括单晶硅，且其中所述第一组等同晶面和第二组等同晶面选自由硅的{100}面、{110}面和{111}面组成的组中。
15.根据权利要求14的方法，其中所述第一组等同晶面是硅的{100}面，所述不同的第二组等同晶面是硅的{111}面，所述第一FET为n沟道FET，而所述第二互补FET为p沟道FET。
16.根据权利要求14的方法，其中所述第一组等同晶面是硅的{110}面，所述不同的第二组等同晶面是硅的{111}面，所述第一FET为p沟道FET，而所述第二互补FET为n沟道FET。
17.根据权利要求10的方法，包括形成静态随机访问存储器(SRAM)单元，其中所述SRAM单元包括位于所述第一器件区域和第二器件区域中的一个处的至少一个下拉FET和位于所述第一器件区域和第二器件区域中的另一个处的至少一个上拉FET。
18.根据权利要求10的方法，其中所述半导体衬底包括体半导体结构。
19.根据权利要求10的方法，其中所述半导体衬底具有绝缘体上半导体配置，并且从底部到顶部包括基础半导体衬底层、掩埋绝缘体层和半导体器件层。
20.一种半导体衬底，包括第一器件区域和第二器件区域，其中所述第一器件区域具有沿着第一组等同晶面之一取向的基本平坦的表面，且其中所述第二器件区域包括具有沿着不同的第二组等同晶面取向的多个交错表面的突起半导体结构。
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