WO2005038931A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Koichi Terashima
Kiyoshi Takeuchi
Shigeharu Yamagami
Hitoshi Wakabayashi
Atsushi Ogura
Koji Watanabe
Toru Tatsumi
Koichi Takeda
Masahiro Nomura
Masayasu Tanaka
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Nec Corporation
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Definitions

  • the present invention relates to a semiconductor device having a fin-type field-effect transistor that facilitates alignment of a contact hole and has low contact resistance.
  • MISFET fin-type MIS field-effect transistor
  • a fin-type MISFET having a projection formed of a semiconductor region and forming a main channel on a plane (projection side surface) substantially perpendicular to a substrate.
  • fin-type MISFETs are known to be advantageous for improving cutoff characteristics, carrier mobility, reducing short channel effects and punch-through, and improving various characteristics such as V. Being done.
  • JP-A-64-8670 discloses a fin-type MISFET in which a part of a rectangular semiconductor is a part of a silicon wafer substrate, and a single crystal silicon layer of a SOI substrate in a part of a rectangular semiconductor. Discloses a fin-type MISFET which is a part of the MISFET.
  • the structure of the former will be described with reference to FIG. 1 (a), and the structure of the latter will be described with reference to FIG. 1 (b).
  • a part of the silicon wafer substrate 101 becomes a rectangular parallelepiped portion 103, and the gate electrodes 105 extend on both sides beyond the top of the rectangular parallelepiped portion 103. Then, in the rectangular parallelepiped portion 103, a channel is formed in a portion below the insulating film 104 below the gate electrode.
  • the channel width corresponds to twice the height h of the rectangular parallelepiped portion 103, and the gate length corresponds to the width L of the gate electrode 105.
  • the gate electrode 105 is provided on the insulating film 102 formed in the groove so as to straddle the rectangular parallelepiped portion 103.
  • an SOI substrate including a silicon wafer substrate 111, an insulating film 112, and a silicon single crystal layer is prepared, and the silicon single crystal layer is patterned to form a rectangular parallelepiped portion 113.
  • a gate electrode 115 is provided on the exposed insulating layer 112 so as to straddle the rectangular parallelepiped portion 113.
  • a source region and a drain region are formed on both sides of the gate electrode, and a channel is formed on a portion (the upper surface and side surfaces of the protrusion 113) under the insulating film 114 below the gate electrode.
  • Channel width is rectangular semiconductor
  • the gate length corresponds to the width L of the gate electrode 115, which corresponds to the sum of twice the height a of the region 113 and its width b.
  • Japanese Patent Application Laid-Open No. 2002-118255 discloses a multi-structure fin type having a plurality of rectangular parallelepiped semiconductor protrusions (convex semiconductor layers 213) as shown in FIGS. 2 (a) to 2 (c), for example.
  • MOSF ET has been disclosed.
  • 2 (b) is a cross-sectional view taken along line BB of FIG. 2 (a)
  • FIG. 2 (c) is a cross-sectional view taken along line CC of FIG. 2 (a).
  • This fin-type MOSFET has a plurality of convex semiconductor layers 213 formed by a part of the core layer 211 of the silicon substrate 210, these are arranged in parallel with each other, and the convex semiconductor layers A gate electrode 216 is provided across the center. In the gate electrode 216, the upper surface force of the insulating film 214 is also formed along the side surface of each convex semiconductor layer 213. An insulating film 218 is interposed between each convex semiconductor layer and the gate electrode, and a channel 215 is formed in the convex semiconductor layer below the gate electrode.
  • a source Z drain region is formed in each of the convex semiconductor layers, and a high concentration impurity layer (punch through stopper layer) is provided in a region 212 below the source Z drain region 217. Further, upper wirings 229 and 230 are provided via an interlayer insulating film 226, and each upper wiring is connected to the source / drain region 217 and the gate electrode 216 by each contact plug 228. Each source Z drain region is connected to a common source Z drain electrode 229.
  • Japanese Patent Application Laid-Open No. 2001-298194 discloses, for example, a fin-type MOSFET as shown in FIGS. 3 (a) and 3 (b).
  • This fin-type MOSFET is formed using an SOI substrate including a silicon substrate 301, an insulating layer 302 and a semiconductor layer (single-crystal silicon layer) 303, and a patterned semiconductor layer 303 is provided on the insulating layer 302. ing.
  • a plurality of openings 310 are provided so as to cross the semiconductor layer 303 in a row. These openings 310 are formed so that the insulating layer 302 is exposed when the semiconductor layer 303 is patterned.
  • the gate electrode 305 is formed along the arrangement direction of the openings so as to straddle the center of these openings 310.
  • An insulating film is interposed between each of the semiconductor layers (conductive paths) 332 between the openings 310, and a channel is formed in a conductive path below the gate electrode.
  • the insulating film on the upper surface of the conduction path 332 is a gate insulating film as thin as the insulating film on the side surface, a channel is formed on both sides and the upper surface of the semiconductor layer 332 under the gate electrode.
  • both sides of the row of the opening 310 are the source / drain regions. Constructs area 304.
  • the source Z drain region 304 connected to each conduction path is shared and forms a pair of source Z drain regions 304 as a whole.
  • the silicide film is formed by sputtering.
  • the source Z drain region has a substantially rectangular parallelepiped shape, and the side surface of the source Z drain region is formed mainly perpendicular to the substrate. It was difficult to form a silicide film thereon. Further, when a silicide film is formed on the side surface by using a CVD method or the like, abnormal growth such as facet formation may occur, or the entire source Z drain region may be silicide.
  • the present invention has been made in view of the above situation, and in a semiconductor device having a fin-type MISFET, the width of the source Z drain region is such that the width of the channel is formed in a protruding semiconductor.
  • the source Z drain region has an inclined portion that is larger than the width of the region and the width of the source Z drain region continuously increases toward the base side, or has an uneven portion with a continuously increasing cross-sectional area. It is characterized by. Since the semiconductor device of the present invention has the inclined portion or the uneven portion, the silicide film can be formed in a wider area than the conventional fin-type MISFET.
  • the present invention facilitates alignment when forming a contact hole on a source Z drain region by having the above configuration, and reduces the contact resistance by reducing the parasitic resistance of the source Z drain region.
  • the purpose is to aim. It is another object of the present invention to provide a method for manufacturing such a semiconductor device.
  • the present invention has the following configurations. That is, the present invention provides a semiconductor device comprising: a projecting semiconductor region provided on a base; a projecting source z drain region formed on both sides of the semiconductor region; and at least a side surface of the semiconductor region via an insulating film.
  • a semiconductor device comprising a provided gate electrode,
  • the source Z drain region has a width that is larger than the semiconductor region at least in a portion where the width is the largest, and that the uppermost side force of the source Z drain region continuously increases toward the base body.
  • the present invention relates to a semiconductor device having an inclined portion, and a silicide film formed on the surface of the inclined portion.
  • a plurality of projecting semiconductor regions provided on a base, a plurality of source Z drain regions formed with the semiconductor region interposed therebetween, and a small number of the semiconductor regions via an insulating film are provided.
  • a gate electrode provided on the side surface
  • the plurality of semiconductor regions are arranged so as to be parallel to each other in a direction perpendicular to the direction in which the channel current flows, and the gate electrode extends in a direction perpendicular to the direction in which the channel current flows across the plurality of semiconductor regions.
  • the source Z drain region has a width that is at least the largest, partially larger than the width of the semiconductor region, and continuously increases toward the uppermost side of the source Z drain region toward the base.
  • the present invention relates to a semiconductor device having an inclined portion, and a silicide film formed on the surface of the inclined portion.
  • the present invention relates to a plurality of protruding semiconductor regions provided on a base, and a pair of protruding source Z drains commonly formed in the plurality of semiconductor regions with the plurality of semiconductor regions interposed therebetween.
  • the plurality of semiconductor regions are arranged so as to be parallel to each other in a direction perpendicular to the direction in which the channel current flows, and the gate electrode extends in a direction perpendicular to the direction in which the channel current flows across the plurality of semiconductor regions.
  • the source Z drain region force has an uneven portion whose cross-sectional area continuously increases in caloric force also directed toward the base, and a silicide film is formed on the surface of the uneven portion.
  • the uneven portion may be formed in such a manner that the semiconductor region and the uneven portion are arranged in parallel at equal intervals with the plurality of semiconductor regions so as to be directed in an arrangement direction of the plurality of semiconductor regions. It is preferred that in the present invention, it is preferable that an uppermost side of the source Z drain region is a surface parallel to the plane of the base, and a silicide film is formed on the surface.
  • all of the source Z drain regions are formed by inclined portions having a silicide film formed on a surface thereof.
  • the width of the inclined portion of the source Z drain region is increased at a fixed rate from the uppermost side toward the base.
  • the cross-sectional area of the concave-convex portion increases at a fixed rate with respect to the uppermost side force toward the base.
  • the present invention is a method for manufacturing a semiconductor device provided with a field-effect transistor having a protruding semiconductor region forming a channel on a side surface,
  • a protruding source Z drain region provided with a protruding semiconductor region having a gate electrode formed therebetween is selectively epitaxially grown, and the width of the source Z drain region is larger than the width of the semiconductor region.
  • the present invention is a method for manufacturing a semiconductor device provided with a field-effect transistor having a plurality of projecting semiconductor regions forming a channel on a side surface,
  • the plurality of protruding source Z drain regions provided across the plurality of semiconductor regions are selectively epitaxially grown. Forming an inclined portion in which the width of the source Z drain region is larger than the width of the semiconductor region and the uppermost side force of the source Z drain region is continuously increased toward the substrate side; And (b) a step of forming a silicide film on the surface of the inclined portion.
  • the present invention is a method for manufacturing a semiconductor device provided with a field-effect transistor having a plurality of projecting semiconductor regions forming a channel on a side surface,
  • the present invention further provides that the inclined portion is substantially parallel to the width direction of the source Z drain region and the direction from the uppermost side to the base side and crosses the uppermost portion. It is preferred to have selective epitaxial growth so that up to eight crystal planes are formed.
  • the present invention further provides that the uneven portion has substantially eight cross sections parallel to the width direction of the source Z drain region and the direction from the uppermost side to the base side and crossing the uppermost portion. It is preferable to allow selective epitaxial growth to be formed on the crystal plane.
  • the present invention further provides that the inclined portion is substantially parallel to the width direction of the source Z drain region and the direction from the uppermost side to the base side and crosses the uppermost portion.
  • Bay It is preferable to make the epitaxial growth so that the curved shape force also becomes.
  • the uneven portion may have a substantially curved shape when viewed in a cross section parallel to the width direction of the source Z drain region and the direction from the uppermost side to the base side and crossing the uppermost portion. It is preferable to grow the epitaxy so that the power is also strong.
  • the present invention is a method for manufacturing a semiconductor device provided with a field-effect transistor having a protruding semiconductor region forming a channel on a side surface,
  • a protruding source Z drain region provided to have a width larger than the width of the semiconductor region with the semiconductor region interposed therebetween is etched.
  • An inclined portion is provided in which the width of the source Z drain region is larger than the width of the semiconductor region and the uppermost force of the source Z drain region continuously increases toward the base toward the base.
  • a step of forming a silicide film on the surface of the inclined portion is provided.
  • the present invention is a method for manufacturing a semiconductor device including a field-effect transistor having a plurality of projecting semiconductor regions forming a channel on a side surface,
  • a gate electrode is provided across a plurality of protruding semiconductor regions, and a pair of protruding source Z drain regions are provided with the plurality of semiconductor regions interposed therebetween.
  • the source Z drain region is a plurality of source Z drain regions separated from each other with the plurality of semiconductor regions interposed therebetween, and the width of the source Z drain region is larger than the width of the semiconductor region and the width of the source Z drain region during the etching.
  • Providing an inclined portion whose width is continuously increased from the uppermost side toward the substrate side, and (C) forming a silicide film on the inclined portion.
  • the present invention relates to a method for manufacturing a semiconductor device.
  • the present invention is a method for manufacturing a semiconductor device including a field-effect transistor having a plurality of projecting semiconductor regions forming a channel on a side surface,
  • the etching is a wet etching method.
  • the base is an insulating film layer, and the protruding semiconductor region and the protruding source Z drain region are formed on the insulating film layer.
  • the substrate may be an interlayer insulating film,
  • a part of a semiconductor layer provided below the interlayer insulating film penetrates the interlayer insulating film and is located above the interlayer insulating film. It is preferable that it is a protrusion.
  • the semiconductor device of the present invention preferably further includes a planar type field effect transistor having a semiconductor region in which a main channel is formed on the upper surface and a source Z drain region having a raised portion.
  • a semiconductor device including a fin type MISFET, wherein the source Z drain
  • the source Z drain By providing a sloped portion or an uneven portion in the contact region, it is possible to provide a semiconductor device in which the contact resistance is reduced and the alignment of the contact hole is facilitated, and a method of manufacturing the same.
  • a silicide film By providing an inclined portion or an uneven portion having a silicide film formed on the entire surface of the source Z drain region, a silicide film can be formed over a wide area. As a result, the alignment of the contact holes becomes easier, and the parasitic resistance can be more effectively reduced.
  • the uppermost side of the source Z drain region has a plane parallel to the base plane, so that a thicker silicide film can be provided, and the parasitic resistance can be more effectively reduced.
  • a silicide film in a multi-structure MISFET, by providing a source / drain region having an inclined portion or an uneven portion, a silicide film can be formed over a wide area and the position of a contact hole can be adjusted more than in a single-structure MISFET. Becomes easier.
  • FIG. 1 (a) is an explanatory view of a conventional single-structure fin-type MISFET.
  • FIG. 1B is an explanatory diagram of a conventional fin type MISFET having a single structure.
  • FIG. 2 (a) is an explanatory view of a conventional multi-structure fin-type MISFET.
  • FIG. 2B is an explanatory diagram of a conventional multi-structure fin-type MISFET.
  • FIG. 2 (c) is an explanatory view of a conventional multi-structure fin-type MISFET.
  • FIG. 3 (a) is an explanatory view of a conventional multi-structure fin-type MISFET.
  • FIG. 3B is an explanatory view of a conventional multi-structure fin-type MISFET.
  • FIG. 4 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 4B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 5 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 5B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 5C is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 6 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 6B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 6C is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 6D is an explanatory diagram of an example of the semiconductor device of the present invention.
  • Figure 6 (e) shows the book
  • FIG. 3 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 6 (f) is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 7 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 7B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 7C is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 7D is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 8 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 8B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 8C is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 8D is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 9 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 9B is an explanatory diagram of one example of the semiconductor device of the present invention.
  • FIG. 9C is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 10 (a) is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 10B is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 10 (c) is an explanatory diagram of one example of the semiconductor device of the present invention.
  • FIG. 11 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 11B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 11C is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 11D is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 11E is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. Ll (f) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 12 (a) is an explanatory diagram of a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 12B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 12 (c) is an illustration of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 12D is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 13 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 13B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 13 (c) is an illustration of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 13 (d) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 14 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • Figure 14 (b) FIG. 4 is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 14 (c) is an illustration of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 14D is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 15 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 15B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 15 (c) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 15D is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 15E is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 15F is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 15 (g) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 15H is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 16 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 16B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 16 (c) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 16D is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 16E is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 16F is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 16 (g) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 17 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 17B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 17 (c) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 17D is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 18 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 18B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 18 (c) is an illustration of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 18D is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 19 (a) is an explanatory diagram of a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 19B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 19 (c) is an illustration of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 19D is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 19E is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • Figure 19 (f () Is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 19 (g) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 19H is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 20 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 20B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 21 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 21B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 21C is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 22 (a) is an explanatory diagram of a semiconductor device of the present invention.
  • FIG. 22 (b) is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 22C is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 22 (d) is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 23 (a) is an explanatory diagram of a semiconductor device of the present invention.
  • FIG. 23 (b) is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 23 (c) is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 23D is an explanatory diagram of the semiconductor device of the present invention.
  • FIG. 24 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 24B is an explanatory diagram of the method for manufacturing the semiconductor device of the present invention.
  • FIG. 24 (c) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 25 (a) is an explanatory diagram of a method for manufacturing a semiconductor device of the present invention.
  • FIG. 25B is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 25 (c) is an explanatory diagram of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 4 (b) shows an example of the semiconductor device of the present invention.
  • FIG. 4A shows a protruding semiconductor region in which a source Z drain region and a channel are formed, which are included in the semiconductor device of FIG. 4B.
  • the semiconductor device of the present invention has a projecting semiconductor region 403 and a projecting source Z drain region 406 formed so as to sandwich the semiconductor region.
  • a gate electrode 405 is provided on a side surface of the protruding semiconductor region 403 via a gate insulating film.
  • the source / drain region 40 A silicide film 409 is provided on 6.
  • the protruding semiconductor region 403 has an upper surface 410 parallel to the base plane (arbitrary plane parallel to the substrate) and a side surface 407 perpendicular to the base plane. A channel is formed on the side surface 407, and channel current flows in the direction of arrow 404.
  • the protruding semiconductor region may be a rectangular parallelepiped or a shape deformed from the rectangular parallelepiped as long as processing accuracy and desired element characteristics can be obtained.
  • the width of the source Z drain region 406 of the MISFET of the present invention is larger than the width of the protruding semiconductor region 403 where the channel is formed, and the source Z drain region is continuously moved from the uppermost side toward the base side. Has an inclined portion having a larger width.
  • the fin-type MISFET of the present invention can provide a silicide film over a larger area on the source Z drain region than the conventional fin-type MISFET. As a result, the alignment of the contact hole on the source Z drain region becomes easy and the parasitic resistance of the MISFET can be reduced, reducing the contact resistance.
  • the width of the projecting semiconductor region refers to the width of the projecting semiconductor region 403 in a direction perpendicular to the channel current flowing direction 404 and parallel to the substrate plane (insulating film) 402 (FIG. 4A).
  • the width of the source Z drain region refers to the width in a direction perpendicular to the channel current flowing direction 404 of the source Z drain region and parallel to the substrate plane (insulating film) 402 (c in FIG. 4).
  • the MISFET of the present invention can be of a double-gate type in which the gate insulating film formed on the upper surface 410 of the protruding semiconductor region 403 is thickened and a channel is formed only on the side surface 407. . Further, the gate insulating film formed on the upper surface 410 can be thinned to be a tri-gate type in which a channel is also formed on the upper surface 410.
  • FIGS. 22 and 23 show examples of the MISFET of the present invention in which the gate electrode has various structures.
  • FIGS. 22 and 23 correspond to cross-sectional views taken along the line BB of FIG. 5A, respectively.
  • FIG. 22 is a cross-sectional view of a semiconductor device having no cap insulating film
  • FIG. 23 is a cross-sectional view of a semiconductor device having a cap insulating film.
  • FIGS. 22A and 23A are cross-sectional views of a semiconductor device in which a semiconductor region 1003 is provided over an insulator 1002.
  • FIGS. 22 (b) and 23 (b) show the lower part of the lower end of the semiconductor region 1003. Shows a structure in which the lower end of the gate electrode 1005 is located. This structure is called “ ⁇ gate structure” because it resembles the Greek letter “ ⁇ ”.
  • ⁇ gate structure because it resembles the Greek letter “ ⁇ ”.
  • FIGS. 22 (c) and 23 (c) show a structure in which the gate electrode 1005 is wound around a part of the lower surface side of the semiconductor region 1003. (A structure extending so as to cover a part) is shown. This structure is called “ ⁇ gate structure” because the gate electrode resembles the Greek letter “ ⁇ ”. According to this structure, the control of the channel by the gate electrode is further strengthened, and the lower surface of the semiconductor region can be used as the channel, so that the driving capability can be improved.
  • FIGS. 22 (d) and 23 (d) show a structure in which the gate electrode 1005 completely extends to the lower surface side of the semiconductor region 1003.
  • the semiconductor region floats in the air below the gate with respect to the plane of the base under the gate, and is called a “gate-all-around” (GAA) structure.
  • GAA gate-all-around
  • the lower surface of the semiconductor region can also be used as a channel, so that driving capability can be improved and short channel characteristics can be improved.
  • the upper corner of the semiconductor region may be rounded.
  • a conductor having a desired conductivity and work function can be used as a material for the gate electrode.
  • a conductor having a desired conductivity and work function can be used.
  • a stacked structure of a stacked film of a semiconductor and a metal film, a stacked film of metal films, a stacked film of a semiconductor and a silicide film, and the like can be used in addition to a single crystal film.
  • an SiO film or a SiON film can be used as the gate insulating film.
  • a body insulating film may be used.
  • the High-K film for example, TaO film, A1
  • Metal oxides such as O film, La O film, HfO film, ZrO film, HfSiO, ZrSiO, HfA10, Zr
  • a composite metal oxide film represented by a composition formula such as AIO can be given. Also gate insulation
  • the film may have a laminated structure.For example, SiO or HfSiO
  • a laminated film in which a silicon-containing oxide film such as No. 2 is formed and a High-K film is provided thereon may be used.
  • the semiconductor region and the source Z drain region of the fin-type MISFET in the present invention have a structure protruding from the plane of the base.
  • the semiconductor device of the present invention may be formed using an SOI substrate.
  • the base is the insulating film layer of the SOI substrate, and the protruding semiconductor region and the protruding source Z drain region are formed from the silicon layer of the SOI substrate.
  • SiO silicon 'on' sapphire
  • a structure in which the insulator under the semiconductor region itself serves as a supporting substrate, such as silicon and silicon 'on' spinel, can be used.
  • the insulating support substrate include quartz and A1N substrates in addition to the above SOS.
  • a semiconductor region can be provided on these supporting substrates by a SOI manufacturing technique (a bonding step and a thin film forming step).
  • the semiconductor device of the present invention may be formed using a notch substrate. That is, in this semiconductor device, an interlayer insulating film is provided on the semiconductor layer, and a part of the semiconductor layer penetrates through the interlayer insulating film and protrudes upward from the semiconductor layer, and a projecting semiconductor region and a projecting source Z drain region.
  • FIG. 24 shows an example of a semiconductor device using a Balta substrate.
  • FIG. 24A is a diagram illustrating a state in which a part of the semiconductor layer 1011 penetrates the interlayer insulating film 1012 and protrudes upward to form a protruding semiconductor region 1013.
  • FIG. 24 (b) and 24 (c) are diagrams showing a state in which the protruding semiconductor region 1013 is selectively epitaxially grown.
  • FIG. 24 (b) is a cross-sectional view (A--A in FIG. 5 (a)).
  • a semiconductor device having a source Z drain region having a curved cross section (corresponding to the direction) is shown.
  • FIG. 24C shows a semiconductor device having a source Z drain region having a tapered cross section. Whether the cross section has a curved shape or a tapered shape depends on the conditions of selective epitaxial growth.
  • the fin-type MISFET of the present invention is preferably one in which main channels are formed on both side surfaces of a protruding semiconductor region, and the width W of the protruding semiconductor region below the gate electrode is It is preferable that the width is such that it is completely depleted by depletion layers formed from both side surfaces of the protruding semiconductor region during operation.
  • the width W of the protruding semiconductor region below the gate electrode is preferably set to 5 nm or more from the viewpoint of processing accuracy and strength, and more preferably set to lOnm or more. Good.
  • the thickness is preferably set to 60 nm or less, more preferably 30 nm or more, from the viewpoint of setting the channel formed on the side surface of the protruding semiconductor region as a dominant channel and obtaining a fully depleted structure. .
  • the specific dimensions and the like of the fin-type MISFET having the protruding semiconductor region in the present invention can be appropriately set, for example, in the following range.
  • the width W of the protruding semiconductor region is 5 to 100 nm
  • Gate insulating film thickness 11-5nm (for SiO)
  • Impurity concentration of channel forming region 0—1 X 10 19 cm 1-3 ,
  • the impurity concentration in the source / drain regions 1 ⁇ 10 19 —1 ⁇ 10 21 cm— 3 .
  • the height H of the protruding semiconductor region indicates the length in the direction perpendicular to the substrate plane of the semiconductor portion protruding from the base insulating film.
  • the channel formation region refers to a portion below the gate electrode of the semiconductor region having a projection shape.
  • the silicide film preferably has at least one selected from the group consisting of Ti, Co, Ni, Pt, Pd, Mo, W, Zr, Hf, Ta, Ir, Al, V and Cr.
  • the thickness of the silicide film is preferably 10 to 50 nm. When the thickness is lOnm or more, the parasitic resistance can be effectively reduced. If the thickness is 50 nm or less, the silicidation reaction proceeds excessively during the annealing treatment, and there is no problem such as impairing the device characteristics of the source Z drain region.
  • the first embodiment of the present invention relates to a semiconductor device having a fin type MISFET having a single structure.
  • a single-structure MISFET has one protruding semiconductor region and a pair of source Z drain regions in one transistor.
  • the shape of the source Z drain region of the present embodiment is at least a portion having the largest width.
  • the width of the source Z drain region is larger than the width of the protruding semiconductor region where the channel is formed, and the width of the source Z drain region continuously increases with the uppermost side force also directed toward the base.
  • Various shapes can be given as the shape of the inclined portion, which is good if it has the inclined portion.
  • the inclined portion of the source Z drain region has, for example, a curved shape in which the rate of increase in width from the top to the base side is not constant, or a tapered shape in which the rate of increase in width is constant. May be.
  • FIG. 5A is a top view of a semiconductor device provided with an MISFET having a source Z drain region having a tapered shape.
  • FIG. 5B is a cross-sectional view of the semiconductor device of FIG. 5A in the A-A direction
  • FIG. 5C is a cross-sectional view of the semiconductor device of FIG. 5A in the B-B direction.
  • the semiconductor region 506 immediately below the gate electrode 501 has a projection shape (typically, a rectangular parallelepiped shape) and has a width a.
  • a thick gate insulating film 505 is provided on the upper surface 514 of the protruding semiconductor region 506, and a channel is formed on the side surface 515 of the protruding semiconductor region 506.
  • the width c of the source Z drain region is larger than the width a of the protruding semiconductor region 506 and is directed from the uppermost side 521 of the source Z drain region to the base (insulating film) 509 side.
  • the width c is increasing.
  • a taper shape is formed in which the width of the source Z drain region increases at a constant rate in the direction of arrow 511.
  • a silicide film 504 is formed on the taper shape 510 and the upper surface 520.
  • FIG. 6-8 shows a modification of the semiconductor device of FIG. 5, and shows only the cross-sectional shape of the source Z drain region.
  • FIG. 6-8 shows a cross-sectional shape of the source Z drain region in a direction corresponding to line AA in FIG. 5 (a).
  • FIG. 6 shows a case where the source Z drain region has a curved shape.
  • the cross section of the source Z drain region is elliptical, and the major axis of the ellipse coincides with the normal direction of the base (insulating film) 509.
  • the cross section of the source Z drain region is elliptical, and the minor axis of the ellipse coincides with the normal direction of the base 509.
  • the cross section of the source Z drain region is a perfect circle.
  • the source Z The in-region can have a variety of curved shapes.
  • the width force of the source Z drain region at all portions of the source Z drain region also increases toward the substrate side (in the direction of arrow 511). I'm familiar. In this case, since the silicide film can be formed on all the portions on the source Z drain region, the alignment of the contact holes becomes easy, and the parasitic resistance can be reduced more effectively.
  • the width of the source Z drain region becomes larger (in the direction of arrow 511) as the force on the uppermost side also increases toward the base. It has a shape, and its width decreases as it approaches the base. Even with such a shape, the silicide film 504 can be formed in the upper curved portion. Further, the source Z drain region may have a concave shape instead of a convex shape.
  • FIG. 7 shows a modification of FIG.
  • the upper surface 520 of the source Z drain region forms a plane parallel to the plane of the base 509, and has a curved shape 516 on both sides thereof.
  • a part of the source Z drain region has a curved shape 516, and has a tapered shape 510 on both sides thereof.
  • the source Z drain region has three curved shapes 516.
  • the source Z drain region has a curved shape 516 and a side surface 513 perpendicular to the substrate.
  • the source Z drain region may have a plurality of different curved shapes.
  • a plurality of types of curved shapes and tapered shapes may be used, and a part of the source Z drain region may have a plane parallel to the base or a plane perpendicular to the base.
  • a silicide film 504 is formed on the tapered shape 510, the upper surface 520, and the curved shape 516.
  • FIG. 8 shows a case where the source Z drain region has a tapered shape in which the uppermost force is directed toward the substrate (in the direction of arrow 511) and the width thereof is increased at a constant rate. You.
  • the source Z drain region has a tapered shape 510 with a gentle inclination angle.
  • the source Z drain region has a tapered shape 510 with a steep inclination angle.
  • the inclination angle is preferably 10-80 °, more preferably 20-60 °, and even more preferably 40-50 °.
  • the inclination angle is small, the silicide film can be formed thick by sputtering.
  • the tilt angle is large, the source Z The area occupied by the substrate region on the substrate can be reduced. Therefore, when the inclination angle of the tapered shape is within these ranges, the semiconductor device can be optimized in terms of the contact resistance and the planar area of the element.
  • the tilt angle represents an angle based on the plane of the base (insulating film) 509, and is defined as an angle of 90 ° or less.
  • a taper shape having an inclination angle of 25, 2 °, 54.7 °, or these two kinds of inclination angles is exemplified.
  • the source Z drain region has a plurality of types of tapered shapes 510 having different inclination angles.
  • the source Z drain region has a tapered shape 510 and a side surface 513 perpendicular to the base.
  • a silicide film 504 is formed on the tapered shape 510 and the upper surface 520.
  • the source Z drain region may have an upper surface 520 parallel to the base.
  • a thick silicide film can be formed at the time of sputtering on the plane parallel to the plane of the base, and the parasitic resistance can be reduced.
  • the width of the plane parallel to the upper substrate is
  • the width may be smaller than the width of the protruding semiconductor region.
  • the source Z drain region may have a plurality of types of tapered shapes having different inclination angles. Further, it may have a plurality of types of concave curved shapes and convex curved shapes. Further, a part of the source Z drain region may have a plane parallel to the base or a plane perpendicular to the base.
  • the source Z drain region of the MISFET of the present invention may not have a symmetric shape with respect to a predetermined plane parallel to the side surface of the protruding semiconductor region.
  • one source Z drain region has a curved shape as shown in FIG. 6 and the other source Z drain region is a It may have a tapered shape as shown.
  • the semiconductor device of the present invention is characterized in that the width increases from the uppermost side of the source Z drain region toward the base, and the width refers to the base (insulating film) in the source Z drain region.
  • the width at a predetermined cross section perpendicular to the plane of 509 and perpendicular to the direction in which the channel current flows is specified.
  • the width only needs to increase from the uppermost side toward the substrate side in any cross section in the source Z drain region.
  • the cross-sectional shapes at different positions of the source Z drain region may be the same or different.
  • the width as described above has a shape in which the uppermost side force also increases toward the base, and the second cross section 805 may have a rectangular cross section.
  • the second embodiment of the present invention relates to a semiconductor device having a multi-structure MISFET.
  • a multi-structure MISFET a plurality of protruding semiconductor regions are arranged in a single transistor in parallel in a row in a direction perpendicular to the direction in which channel current flows, and extend over the plurality of protruding semiconductor regions.
  • the gate electrode 501 is constituted by the provided conductor wiring.
  • FIGS. 9A and 10A are top views of a semiconductor device having an MISFET.
  • 9 (b) and 10 (b) are cross-sectional views of the semiconductor device of FIGS. 9 (a) and 10 (a) taken along the line BB.
  • 9 (c) and 10 (c) are cross-sectional views of the semiconductor device of FIGS. 9 (a) and 10 (a) taken along the line AA.
  • a plurality of (only two are shown in the figure) protruding semiconductor regions 506 are provided in a direction 517 perpendicular to the direction in which the channel current flows, and the plurality of protruding semiconductor regions 506 are provided.
  • a plurality of pairs (only two pairs are shown in the figure) of source Z drain regions 503 are provided.
  • Each source Z drain region has a tapered shape 510.
  • a plurality of (only two are shown in the figure) protruding semiconductor regions 506 are provided in a row, and these protruding semiconductor regions 506 are sandwiched therebetween.
  • the source Z drain region 503 thus formed is shared, and a pair of source Z drain regions 503 are formed in one MISFET.
  • the source Z drain region 503 has a plurality of convex portions 519.
  • Each of the protrusions 519 also has a cross-sectional area that increases toward the base (in the direction of arrow 511) on the uppermost side of the source Z drain region.
  • the cross-sectional area indicates the cross-sectional area of the source Z drain region on a predetermined plane parallel to the plane of the base (insulating film) 509.
  • a plurality of convex portions 519 in the source Z drain region 503 are formed at equal intervals with the semiconductor region 506 in the arrangement direction 517 of the semiconductor region 506, and the arrangement direction force of the semiconductor region 506 is also increased.
  • one convex portion 519 and one semiconductor region 506 are formed in parallel.
  • Each concavo-convex portion 519 in the source Z drain region is a single-structure MISFE It has a shape corresponding to the tapered shape 510 of the source Z drain region of T.
  • each source Z drain region is a single type. MISFET can have the same shape. Further, even in a multi-structure MISFET in which the source Z drain region formed so as to sandwich the protruding semiconductor region as shown in FIG. 10, the uneven portion forming the source Z drain region has It can have a shape corresponding to a single MISFET. The uneven portions may have the same shape or may have different shapes. The uneven portions may be in contact with each other on the insulating film 509.
  • the source Z drain region or the concavo-convex portions in the source Z drain region of these multi-structure MISFETs may each have a plurality of types of curved shapes or tapered shapes. Further, a part thereof may have a plane parallel to the base and a plane perpendicular to the base.
  • one protruding semiconductor region has an individual source Z drain region or a common large source Z drain region, and a large surface area is silicided. Therefore, the parasitic resistance of the MISFET is reduced, and the contact resistance is reduced. In addition, it is easy to position the contact hole on the source Z drain region.
  • a multi-structure MISFET has a plurality of protruding semiconductor regions that use the side surface in a direction perpendicular to the base plane as a channel width, so that the required planar area per channel width can be reduced. This is advantageous for miniaturization of elements.
  • This multi-structure can control the channel width by changing the number of protruding semiconductor regions even when a plurality of types of transistors having different channel widths are formed in one chip. As a result, the heights of the projecting semiconductor regions can be made uniform to ensure uniformity of element characteristics.
  • the width of a portion under a gate electrode of a plurality of convex semiconductor regions of one transistor (width in a direction parallel to a substrate plane and perpendicular to a channel length direction). are equal to each other, and are preferred! / ,.
  • the source Z drain region is formed into a curved shape It is characterized in that it has a process for processing into a shape such as a par shape.
  • the typical methods are described in detail in (1) Selective epitaxial growth method and (2) Etching method.
  • FIG. 11 shows a manufacturing process of a semiconductor device including a multi-structure fin-type MISFET.
  • silicon wafer substrate 601 by shell divination or SIMOX, SiO oxidation
  • FIG. 11 (a) is a cross-sectional view of this substrate.
  • impurities for the channel formation region are ion-implanted through the SiO film 604.
  • the SiO film 604 is removed by etching.
  • FIG. 11 (b) shows this cross section.
  • the resist mask 605 is used as an etching mask, the single crystal silicon film 603 is subjected to anisotropic dry etching. After that, the resist mask 605 is removed, and a predetermined
  • a protruding semiconductor region 606 having a height of is formed.
  • the upper surface or side surface of the semiconductor region 606 in the form of a protrusion may not be flat and may have fine protrusions.
  • FIG. 21A the boundary between the semiconductor region 911 and the base (SiO film) 907 is shown.
  • a fine ⁇ 111 ⁇ plane 903 is formed on the top. This fine surface may affect the shape of the source Z drain region when performing selective epitaxial growth.
  • FIG. 11 (c) is a top view of the protruding semiconductor region.
  • FIG. 11D is a cross-sectional view of the protruding semiconductor region 606 in FIG.
  • a thin SiO film (gate insulating film 6) is formed on the surface (side surface) of the semiconductor region 606 having a projection of single crystal silicon by a thermal oxidation method.
  • a polysilicon film is formed on the SiO film 611 by a CVD method.
  • FIG. 11E is a top view of the semiconductor device.
  • FIG. 11F is a cross-sectional view of the protruding semiconductor region 606 in FIG.
  • FIG. 12A is a top view of the semiconductor device.
  • FIG. 12B is a cross-sectional view of the source Z drain region 612 in FIG. Thereafter, the source Z drain region 612 is selectively epitaxially grown.
  • the cross section of the source Z drain region 612 before the selective epitaxial growth and the protruding semiconductor region where the channel is formed may be the same or different.
  • the cross section is a plane perpendicular to the base (insulating film) 602 and a direction perpendicular to the direction in which the channel current flows.
  • FIG. 12 (c) shows an example of a manufacturing process in which the source Z drain region of FIG. 12 (a) is selectively epitaxially grown so that the inclined portion does not have a specific crystal plane on the surface. Things.
  • the “specific crystal plane” is neither parallel nor perpendicular to the base (SiO film) 602.
  • FIG. 12C is a top view of the semiconductor device.
  • the selective epitaxial growth is completed in a short time, the adjacent source Z drain regions are not in contact with each other, and the source Z drain regions are individually formed on both sides of each protruding semiconductor region 606. An area is provided.
  • the inclined portion does not have a specific crystal plane on the surface, and has a structure having a curved shape.
  • FIG. 12D is a cross-sectional view of the source Z drain region 612 in FIG.
  • FIG. 13A is a top view of the semiconductor device.
  • FIG. 13B is a cross-sectional view of the source Z drain region 612 in FIG.
  • the metal layer 609 can be deposited on a wide portion.
  • the metal at least one selected from the group consisting of Ti, Co, Ni, Pt, Pd, Mo, W, Zr, Hf, Ta, Ir, Al, V and Cr It is preferably one type.
  • the metal reacts with the silicon, and a stable silicide 610 is formed. Thereafter, wet etching is performed to remove the unreacted metal layer.
  • FIG. 13C is a top view of the semiconductor device after wet etching.
  • the annealing temperature can be set to a desired temperature according to the type of the metal layer. For example, when Ni is used as the metal layer, the temperature is preferably 400 to 600 ° C, and when Co is used, the temperature is preferably 600 to 800 ° C.
  • the annealing process may be performed in several stages, or a wet etching process may be provided between the annealing processes.
  • FIG. 12 (a) shows an example of a manufacturing process in which the source Z drain region 612 is selectively epitaxially grown for a long time.
  • FIG. 14A is a top view of the semiconductor device.
  • FIG. 14 (a) since the selective epitaxial growth is performed for a long time, a source Z drain region having an uneven portion common to the plurality of semiconductor regions is provided across the plurality of semiconductor regions. I have. Each uneven portion does not have a specific crystal plane on the surface. Therefore, in the example of FIG. 14A, the source Z drain region 612 has a curved shape.
  • FIG. 14B is a cross-sectional view of the source Z drain region 612 in FIG.
  • FIG. 14 (c) shows the semiconductor device of FIG. 14 (a) implanted with an impurity, depositing a metal layer, annealing, and removing unreacted metal. Finally, a silicide film 610 is formed on the source Z drain region 612.
  • FIG. 14D is a cross-sectional view in the AA direction of the source Z drain region 612 in FIG. 14C.
  • the time for performing selective epitaxial growth in order to obtain a semiconductor device having a common source Z drain region depends on operating conditions such as temperature and flow rate of source gas, and may be set to a desired condition.
  • FIG. 15 (a) shows an example of a manufacturing process in which the semiconductor device of FIG. 12 (a) is selectively epitaxially grown so that the inclined portion has at least a specific crystal plane on the surface.
  • FIG. 15A is a top view of the semiconductor device after selective epitaxial growth is performed for a short time.
  • a specific crystal plane grows preferentially, resulting in a tapered shape.
  • the fine ⁇ 111 ⁇ plane 90 3 is a priority growth.
  • a specific crystal plane is preferentially grown, as shown in Figs. 21 (b) and (c)
  • the force be formed so that four (two on one side) surfaces 510 are formed, or that only eight (four on one side) surfaces are formed. More preferred are two (one on one side) or four (two on one side) surfaces.
  • FIG. 21 shows a semiconductor device having a single-structure Ml SFET! /, But also in a multi-structure MISFET! And the top force defines the direction 902 on the base side.
  • FIG. 15B is a cross-sectional view of the source Z drain region 612 in FIG.
  • impurity implantation, metal layer deposition, annealing treatment, and removal of unreacted metal are performed on the semiconductor device of FIG. 15A.
  • FIG. 15C is a top view of the semiconductor device after removing the unreacted metal layer.
  • FIG. 15D is a cross-sectional view of the source Z drain region 612 in FIG.
  • FIG. 15E is a top view of the semiconductor device in the case where the selective epitaxial growth is performed for a long time when the selective epitaxial growth is performed.
  • FIG. 15F is a cross-sectional view of the source Z drain region 612 in FIG.
  • the source Z drain region has an uneven portion common to the plurality of semiconductor regions with the plurality of semiconductor regions interposed therebetween. .
  • a certain crystal plane is preferentially grown, and thus has a tapered shape.
  • FIG. 15 (g) is a top view of the semiconductor device shown in FIG. 15 (e) after impurity implantation, metal layer deposition, annealing, and removal of unreacted metal.
  • FIG. 15 (h) is a cross-sectional view in the AA direction of the source Z drain region 612 of FIG. 15 (g).
  • Selective epitaxial growth can be performed using a CVD apparatus.
  • main source gas Can be used disilane gas (Si H) or monosilane gas (SiH). Also, Phosphy
  • the doping may be performed using a gas such as hydrogen (PH) and diborane (BH).
  • a gas such as hydrogen (PH) and diborane (BH).
  • a protruding semiconductor region 701 and a protruding semiconductor region 702 are formed.
  • FIG. 16 (a) is a top view showing these semiconductor regions. Note that the protruding semiconductor region 702 protrudes from the base, and is not limited to a rectangular parallelepiped as long as the shape sandwiches all of the semiconductor region 701.
  • a gate electrode 703 is formed, implantation ions are implanted, and a gate sidewall 704 is formed in the same manner as in the selective epitaxial growth method (FIG. 16B).
  • a resist mask 705 is formed on the entire surface, an opening 710 is provided at a position on the source / drain region 708, which is alternated with the semiconductor region 701, by photolithography in a direction 712 of arrangement of the semiconductor regions 701.
  • a mask layer 705 is provided.
  • a mask layer 713 is provided on the source Z drain region extending along the direction 714 in which the channel current flows in the semiconductor region 701, and a mask is provided between the mask layers 713.
  • An opening 710 is provided.
  • the opening may be formed from one end to the other end on the source Z drain region in the direction 714 in which the channel current flows (FIGS. 16 (c) and (e)). It does not need to be formed over the end.
  • the shape of the opening can be various shapes such as rectangle, square, circle, ellipse, curved surface, and polygon.
  • FIG. 16C is a top view of the semiconductor device.
  • FIG. 16D is a cross-sectional view of the source Z drain region 708 in FIG. 16C taken along the line AA.
  • FIG. 16E is a top view of the semiconductor device after the etching. As the etching, a wet etching method and a dry etching method can be used.
  • a solution such as a KOH solution or a TMAH solution is used.
  • Known conditions can be used for the temperature, solution concentration, time and the like at the time of etching.
  • wet etching is performed on a semiconductor region whose plane orientation parallel to the base (SiO oxide film) 706 is (100) plane.
  • the (111) plane has an extremely low etching rate with respect to other crystal planes. Therefore, a source Z drain region 708 having a tapered shape of 54.7 ° is finally formed.
  • isotropic dry etching and anisotropic dry etching are sequentially performed using a resist mask as an etching mask to form a source Z drain region 708 having a tapered shape with a predetermined inclination angle.
  • a resist mask as an etching mask
  • the inclination angle of the tapered shape can be adjusted by adjusting the etching amount ratio between isotropic dry etching and anisotropic dry etching.
  • the conditions for dry etching can be set to known conditions.
  • the etching By performing the etching for a long time, it is possible to obtain an MISFET in which the source Z drain regions 708 are individually provided on both sides of each protruding semiconductor region as shown in FIG. 16 (g). .
  • the etching is completed in a short time, as shown in FIG. 16F, an MISFET having a common source Z drain region sandwiching each protruding semiconductor region can be obtained.
  • the time for performing the etching process to obtain the former semiconductor device differs depending on operating conditions such as temperature and source gas flow rate, and may be set to a desired condition.
  • FIGS. 17 (a) and 18 (a) are top views showing the semiconductor device of FIGS. 16 (f) and 16 (g) with the etching mask removed.
  • FIGS. 17 (b) and 18 (b) are cross-sectional views of the source Z drain region 708 of FIGS. 17 (a) and 18 (a) in the AA direction, respectively.
  • the width of the source Z drain region after the etching should be at least as large as the width of the semiconductor region 701 at least in the largest portion.
  • the width of the upper surface 715 of the source Z drain region is smaller than the width of the semiconductor region 701. May be.
  • FIG. 19A is a top view of the semiconductor device in which a silicide film 709 is provided in the source Z drain region 708 of FIG. 7A and FIG. 18A.
  • FIGS. 17D and 18D are cross-sectional views taken along the line AA of the source Z drain region 708 in FIGS. 17C and 18C, respectively.
  • a semiconductor device having a single-structure MISFET can also be manufactured by the same method as that for a semiconductor device having a multi-structure MISFET. However, it differs from the method of manufacturing a semiconductor device having a multi-structure MISFET in that only one protruding semiconductor region is first provided on the base.
  • FIG. 19 shows a method of manufacturing a semiconductor device having a single-structure MISFET. First, a protruding semiconductor region is formed. When an inclined portion is formed in the source Z drain region by the etching method, the width of the semiconductor region serving as the source Z drain region is set to be larger than that of the protruding semiconductor region where the channel is formed. Formed.
  • FIG. 19A is a top view of the semiconductor device.
  • FIG. 19B is a cross-sectional view of the protruding semiconductor region 708 in FIG. 19A taken in the AA direction.
  • the source Z drain region 708 is grown by anisotropic selective epitaxial growth.
  • FIG. 19C is a top view of the semiconductor device.
  • FIG. 19D is a cross-sectional view of the source Z drain region 708 in FIG.
  • a metal layer 711 is deposited on the semiconductor device.
  • FIG. 19E is a top view of the semiconductor device.
  • FIG. 19F is a cross-sectional view of the source Z drain region 708 in FIG.
  • FIG. 19G is a top view of the semiconductor device.
  • FIG. 19H is a cross-sectional view of the source Z drain region 708 in FIG.
  • FIG. 25 shows an example of the manufacturing process of this semiconductor device.
  • FIG. 25 (a) shows a state in which a projecting semiconductor region for a fin type MISFET and a source Z drain region (1017, 1018) for a planar type MISFET have been formed.
  • FIG. 25 (b) is obtained by selectively epitaxially growing the protruding semiconductor region and the source / drain regions 1017 and 1018 of FIG. 25 (a).
  • FIG. 25 (c) shows a state in which a silicide film 1015 is formed on the source Z drain region 1014 and the raised portion 1020 of the semiconductor device of FIG. 25 (b).

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Abstract

ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。

Description

明 細 書
半導体装置及び半導体装置の製造方法
技術分野
[0001] 本発明はコンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の 電界効果型トランジスタを有する半導体装置に関する。
背景技術
[0002] 従来、半導体領域からなる突起を有し、基板にほぼ垂直な平面 (突起側面）に主た るチャネルを形成するフィン型の MIS型電界効果型トランジスタ（以下、「MISFET」 という）が開発されてきた。フィン型の MISFETは、微細化に有利であることに加えて 、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減と V、つた種々の特性改善に有利であることが知られて 、る。
[0003] 特開昭 64— 8670号公報には、直方体状半導体の一部がシリコンウェハ基板の一 部であるフィン型の MISFETと、直方体状半導体の一部が SOI基板の単結晶シリコ ン層の一部であるフィン型の MISFETが開示されている。前者の構造を図 1 (a)、後 者の構造を図 1 (b)を用いて説明する。
[0004] 図 1 (a)に示す形態では、シリコンウェハ基板 101の一部が直方体状部分 103となり 、ゲート電極 105がこの直方体状部分 103の頂部を超えて両側に延在している。そし て、この直方体状部分 103において、ゲート電極下の絶縁膜 104下の部分にチヤネ ルが形成される。チャネル幅は直方体状部分 103の高さ hの 2倍に相当し、ゲート長 はゲート電極 105の幅 Lに対応する。また、ゲート電極 105はこの溝内に形成した絶 縁膜 102上に、直方体状部分 103を跨ぐように設けられて 、る。
[0005] 図 1 (b)に示す形態では、シリコンウェハ基板 111、絶縁膜 112及びシリコン単結晶 層からなる SOI基板を用意し、そのシリコン単結晶層をパターユングして直方体状部 分 113とし、そして、この直方体状部分 113を跨ぐように、露出した絶縁層 112上にゲ ート電極 115を設けている。この直方体状部分 113において、ゲート電極両側の部 分にソース領域及びドレイン領域が形成され、ゲート電極下の絶縁膜 114下の部分（ 突起 113の上面及び側面）にチャネルが形成される。チャネル幅は直方体状半導体 領域 113の高さ aの 2倍とその幅 bとの合計に相当し、ゲート長はゲート電極 115の幅 Lに対応する。
[0006] 一方、特開 2002— 118255号公報には例えば図 2 (a)— (c)に示すような、複数の 直方体状半導体凸部（凸状半導体層 213)を有するマルチ構造のフィン型の MOSF ETが開示されている。図 2 (b)は図 2 (a)の B— B線断面図であり、図 2 (c)は図 2 (a) の C C線断面図である。このフィン型の MOSFETは、シリコン基板 210のゥヱル層 2 11の一部で構成される凸状半導体層 213を複数有し、これらが互 、に平行に配列さ れ、これらの凸状半導体層の中央部を跨いでゲート電極 216が設けられている。この ゲート電極 216は、絶縁膜 214の上面力も各凸状半導体層 213の側面に沿って形 成されている。各凸状半導体層とゲート電極間には絶縁膜 218が介在し、ゲート電 極下の凸状半導体層にはチャネル 215が形成される。また、各凸状半導体層にはそ れぞれソース Zドレイン領域が形成され、ソース Zドレイン領域 217下の領域 212に は高濃度不純物層（パンチスルーストッパー層）が設けられている。更に、層間絶縁 膜 226を介して上層配線 229、 230が設けられ、各コンタクトプラグ 228により、各上 層配線とそれぞれソース/ドレイン領域 217及びゲート電極 216とが接続されている 。各ソース Zドレイン領域は共通のソース Zドレイン電極 229に接続されて!、る。
[0007] また、特開 2001— 298194号公報には例えば、図 3 (a)及び (b)に示すような、フィ ン型の MOSFETが開示されている。このフィン型の MOSFETは、シリコン基板 301 、絶縁層 302及び半導体層（単結晶シリコン層） 303からなる SOI基板を用いて形成 され、その絶縁層 302上にパターユングされた半導体層 303が設けられている。この 半導体層 303には、複数の開口部 310がー列に半導体層 303を横断するように設け られている。これらの開口部 310は、半導体層 303のパターユングの際に、絶縁層 3 02が露出するように形成されている。ゲート電極 305は、これらの開口部 310の中央 部を跨!、で開口部の配列方向に沿って形成される。開口部 310間の各半導体層（伝 導経路） 332との間には絶縁膜が介在し、ゲート電極下の伝導経路にチャネルが形 成される。伝導経路 332の上面の絶縁膜が、側面の絶縁膜と同程度に薄いゲート絶 縁膜である場合は、ゲート電極下の半導体層 332の両面側及び上面にチャネルが 形成される。半導体層 303において、開口部 310の列の両側がソース/ドレイン領 域 304を構成して 、る。各伝導経路に導通されたソース Zドレイン領域 304は共通 化され全体として一対のソース Zドレイン領域 304を形成している。
発明の開示
[0008] 従来から、コンタクト抵抗の低減を目的として、ソース Zドレイン領域上にシリサイド 膜を設けた MISFETが提案されており、この場合、シリサイド膜の形成はスパッタリン グによって行われている。しかしながら、特許文献 1一 3記載のフィン型の MISFET では、ソース Zドレイン領域が略直方体状であり、ソース Zドレイン領域の側面が基 板と主に垂直に形成されているため、スパッタリングによって該側面上にシリサイド膜 の形成を行うことは困難であった。また、 CVD法等を使用して、該側面上にシリサイド 膜の形成を行うと、ファセット形成等の異常成長が起こったり、ソース Zドレイン領域 が全てシリサイドとなる場合があった。このため、シリサイド形成によるコンタクト抵抗の 低減を有効に図れない場合があった。また、近年、半導体装置の高集積化に伴い M ISFETの微細化が進んでおり、 MISFETのソース Zドレイン領域へのコンタクトホー ルの位置合わせが困難となってきて 、る。
[0009] 本発明は以上のような状況に鑑みてなされたものであり、フィン型の MISFETを有 する半導体装置にぉ ヽて、ソース Zドレイン領域の幅がチャネルが形成される突起 状の半導体領域の幅よりも大きぐかつソース Zドレイン領域が最上部側力 基体側 に向力つて幅が連続的に大きくなつている傾斜部又は断面積が連続的に増加してい る凹凸部を有することを特徴とする。本発明の半導体装置は、傾斜部又は凹凸部を 有することによって、従来のフィン型の MISFETよりも広 、面積にシリサイド膜の形成 が可能となる。
[0010] 本発明は、上記構成を有することによってソース Zドレイン領域上へのコンタクトホ ール形成時の位置合わせを容易にし、ソース Zドレイン領域の寄生抵抗を低減する ことによってコンタクト抵抗の低減を図ることを目的とする。また、そのような半導体装 置の製造方法を提供することを目的とする。
[0011] 上記課題を解決するため、本発明は以下の構成を有する。すなわち、本発明は、 基体上に設けられた突起状の半導体領域と、該半導体領域を挟んで形成された突 起状のソース zドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に 設けられたゲート電極とを備えた半導体装置であって、
該ソース Zドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領 域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力も基体側に向力つて 連続的に幅が大きくなつている傾斜部を有し、該傾斜部表面にシリサイド膜が形成さ れていることを特徴とする半導体装置に関する。
[0012] 本発明は、基体上に設けられた複数の突起状の半導体領域と、該半導体領域を挟 んで形成された複数のソース Zドレイン領域と、絶縁膜を介して該半導体領域の少 なくとも側面上に設けられたゲート電極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行と なるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流 が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース Zドレイン領域は、少なくともその幅が最も大き 、部分では前記半導体 領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力 基体側に向かつ て連続的に幅が大きくなつている傾斜部を有し、該傾斜部表面にシリサイド膜が形成 されていることを特徴とする半導体装置に関する。
[0013] 本発明は、基体上に設けられた複数の突起状の半導体領域と、該複数の半導体 領域を挟んで該複数の半導体領域に共通して形成された一対の突起状のソース Z ドレイン領域と、絶縁膜を介して前記複数の半導体領域の少なくとも側面上に設けら れたゲート電極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行と なるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流 が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース Zドレイン領域力 最上部側力も基体側に向力つて断面積が連続的に 増カロしている凹凸部を有し、該凹凸部表面にシリサイド膜が形成されていることを特 徴とする半導体装置に関する。
[0014] 本発明は更に、前記凹凸部が、前記複数の半導体領域の配列方向に向力つて該 複数の半導体領域と等間隔で、該半導体領域と該凹凸部が並列となるように形成さ れていることが好ましい。 本発明は更に、前記ソース Zドレイン領域の最上部側が前記基体平面と平行な面で あり、該面上にシリサイド膜が形成されていることが好ましい。
本発明は更に、前記ソース Zドレイン領域の全てが、表面にシリサイド膜を形成した 傾斜部からなって 、ることが好ま 、。
本発明は更に、前記ソース Zドレイン領域の傾斜部の幅が、最上部側から基体側に 向力つて一定割合で大きくなつて 、ることが好まし 、。
本発明は更に、前記凹凸部の断面積が、最上部側力も基体側に向力つて一定割合 で大きくなつて 、ることが好まし 、。
[0015] 本発明は、側面にチャネルを形成する突起状の半導体領域を有する電界効果型ト ランジスタを備えた半導体装置の製造方法であって、
(a)ゲート電極を形成した突起状の半導体領域を挟んで設けられた突起状のソース Zドレイン領域を選択ェピタキシャル成長させ、該ソース Zドレイン領域の幅が該半 導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力 基体側に向 力つて幅が連続的に大きくなつている傾斜部を設ける工程と、（b)該傾斜部の表面上 にシリサイド膜を設ける工程とを有することを特徴とする半導体装置の製造方法に関 する。
[0016] 本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界 効果型トランジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領 域を挟んで設けられた複数の突起状のソース Zドレイン領域を選択ェピタキシャル成 長させ、該ソース Zドレイン領域の幅が該半導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力も基体側に向力つて幅が連続的に大きくなつている傾 斜部を形成する工程と、 (b)該傾斜部の表面上にシリサイド膜を形成する工程とを有 することを特徴とする半導体装置の製造方法に関する。
[0017] 本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界 効果型トランジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領 域を挟んで設けられた複数の突起状のソース Zドレイン領域を隣接するソース Zドレ イン領域が接するまで選択ェピタキシャル成長させ、該選択ェピタキシャル成長時に 該ソース zドレイン領域が最上部側力 基体側に向力つて断面積が連続的に増加し ている凹凸部を形成する工程と、（b)該凹凸部の表面上にシリサイド膜を形成するェ 程とを有することを特徴とする半導体装置の製造方法に関する。
[0018] 本発明は更に、前記傾斜部が、前記ソース Zドレイン領域の幅方向及び最上部側 から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に 8 つまでの結晶面で形成されるように選択ェピタキシャル成長をさせることが好ま 、。 本発明は更に、前記凹凸部が、前記ソース Zドレイン領域の幅方向及び最上部側か ら基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に 8つ までの結晶面で形成されるように選択ェピタキシャル成長をさせることが好ま 、。
[0019] 本発明は更に、前記傾斜部が、前記ソース Zドレイン領域の幅方向及び最上部側 から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾 曲形状力もなるように選択ェピタキシャル成長をさせることが好ま 、。
本発明は更に、前記凹凸部が、前記ソース Zドレイン領域の幅方向及び最上部側か ら基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲 形状力もなるように選択ェピタキシャル成長をさせることが好ま 、。
[0020] 本発明は、側面にチャネルを形成する突起状の半導体領域を有する電界効果型ト ランジスタを備えた半導体装置の製造方法であって、
(a)突起状の半導体領域上にゲート電極を形成した後、該半導体領域を挟んで該半 導体領域の幅よりも大きな幅を有するように設けられた突起状のソース Zドレイン領 域をエッチングし、該ソース Zドレイン領域の幅が該半導体領域の幅よりも大きぐか っ該ソース Zドレイン領域の最上部側力 基体側に向力つて幅が連続的に大きくな つている傾斜部を設ける工程と、（b)該傾斜部の表面上にシリサイド膜を形成するェ 程とを有することを特徴とする半導体装置の製造方法に関する。
[0021] 本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界 効果型トランジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を 挟んで一対の突起状のソース Zドレイン領域を設けた後、該ソース Zドレイン領域上 の半導体領域の配列方向に向力つて該複数の半導体領域と交互となる位置に複数 の開口を有するマスク膜を設ける工程と、（b)該マスク膜をマスクとしてエッチングを 行うことにより該一対のソース Zドレイン領域を該複数の半導体領域を挟んで互いに 離間した複数のソース Zドレイン領域とし、該エッチング時に該ソース Zドレイン領域 の幅が該半導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側から 基体側に向力つて幅が連続的に大きくなつている傾斜部を設ける工程と、（C)該傾斜 部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造 方法に関する。
[0022] 本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界 効果型トランジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を 挟んで一対の突起状のソース Zドレイン領域を設けた後、該ソース Zドレイン領域上 の該半導体領域の配列方向に向力つて該複数の半導体領域と交互となる位置に複 数の開口を有するマスク膜を設ける工程と、（b)該マスク膜をマスクとしてエッチング を行い、該ソース Zドレイン領域が最上部側力 基体側に向かって断面積が連続的 に増力!]している凹凸部を設ける工程と、（c)該凹凸部上にシリサイド膜を形成するェ 程と、を有することを特徴とする半導体装置の製造方法に関する。
[0023] 本発明は更に、前記エッチングが、ウエットエッチング法であることが好ましい。
本発明は更に、前記基体が絶縁膜層であり、前記突起状の半導体領域及び前記突 起状のソース Zドレイン領域は該絶縁膜層上に形成されていることが好ましい。 本発明は更に、前記基体が層間絶縁膜であり、
前記突起状の半導体領域及び前記突起状のソース Zドレイン領域は、該層間絶縁 膜の下部に設けられた半導体層の一部が該層間絶縁膜を貫通して、該層間絶縁膜 よりも上方に突出したものであることが好ましい。
本発明の半導体装置は更に、上面に主たるチャネルが形成される半導体領域と、せ り上げ部を有するソース Zドレイン領域と、を有するプレーナ型の電界効果トランジス タを備えることが好ましい。
[0024] 本発明によれば、フィン型 MISFETを備えた半導体装置であって、ソース Zドレイ ン領域に傾斜部又は凹凸部を有することによって、コンタクト抵抗を低減し、コンタクト ホールの位置合わせを容易とした半導体装置及びその製造方法を提供できる。 本発明ではソース Zドレイン領域の全ての表面にシリサイド膜を形成した傾斜部又は 凹凸部を設けることによって、広い面積にシリサイド膜を形成することが可能となる。 その結果、コンタクトホールの位置合わせがより容易となり、より効果的に寄生抵抗の 低減を図ることができる。
本発明ではソース Zドレイン領域の最上部側に基体平面と平行な面を有することに よって、より厚いシリサイド膜を設けることができ、より効果的に寄生抵抗の低減を図る ことができる。
また、本発明ではマルチ構造の MISFETにおいて、傾斜部又は凹凸部を有するソ ース/ドレイン領域を設けることによって広 、面積にシリサイド膜を形成でき、シング ル構造の MISFETよりもコンタクトホールの位置合わせが容易となる。
図面の簡単な説明
[図 1]図 1 (a)は、従来のシングル構造のフィン型の MISFETの説明図である。図 1 (b )は、従来のシングル構造のフィン型の MISFETの説明図である。
[図 2]図 2 (a)は、従来のマルチ構造のフィン型の MISFETの説明図である。図 2 (b) は、従来のマルチ構造のフィン型の MISFETの説明図である。図 2 (c)は、従来のマ ルチ構造のフィン型の MISFETの説明図である。
[図 3]図 3 (a)は、従来のマルチ構造のフィン型の MISFETの説明図である。図 3 (b) は、従来のマルチ構造のフィン型の MISFETの説明図である。
[図 4]図 4 (a)は、本発明の半導体装置の一例の説明図である。図 4 (b)は、本発明の 半導体装置の一例の説明図である。
[図 5]図 5 (a)は、本発明の半導体装置の一例の説明図である。図 5 (b)は、本発明の 半導体装置の一例の説明図である。図 5 (c)は、本発明の半導体装置の一例の説明 図である。
[図 6]図 6 (a)は、本発明の半導体装置の一例の説明図である。図 6 (b)は、本発明の 半導体装置の一例の説明図である。図 6 (c)は、本発明の半導体装置の一例の説明 図である。図 6 (d)は、本発明の半導体装置の一例の説明図である。図 6 (e)は、本 発明の半導体装置の一例の説明図である。図 6(f)は、本発明の半導体装置の一例 の説明図である。
[図 7]図 7(a)は、本発明の半導体装置の一例の説明図である。図 7(b)は、本発明の 半導体装置の一例の説明図である。図 7(c)は、本発明の半導体装置の一例の説明 図である。図 7(d)は、本発明の半導体装置の一例の説明図である。
[図 8]図 8 (a)は、本発明の半導体装置の一例の説明図である。図 8(b)は、本発明の 半導体装置の一例の説明図である。図 8(c)は、本発明の半導体装置の一例の説明 図である。図 8(d)は、本発明の半導体装置の一例の説明図である。
[図 9]図 9 (a)は、本発明の半導体装置の一例の説明図である。図 9(b)は、本発明の 半導体装置の一例の説明図である。図 9(c)は、本発明の半導体装置の一例の説明 図である。
[図 10]図 10(a)は、本発明の半導体装置の一例の説明図である。図 10(b)は、本発 明の半導体装置の一例の説明図である。図 10(c)は、本発明の半導体装置の一例 の説明図である。
[図 11]図 11 (a)は、本発明の半導体装置の製造方法の説明図である。図 11 (b)は、 本発明の半導体装置の製造方法の説明図である。図 11 (c)は、本発明の半導体装 置の製造方法の説明図である。図 11 (d)は、本発明の半導体装置の製造方法の説 明図である。図 11(e)は、本発明の半導体装置の製造方法の説明図である。図 ll(f )は、本発明の半導体装置の製造方法の説明図である。
[図 12]図 12(a)は、本発明の半導体装置の製造方法の説明図である。図 12(b)は、 本発明の半導体装置の製造方法の説明図である。図 12(c)は、本発明の半導体装 置の製造方法の説明図である。図 12(d)は、本発明の半導体装置の製造方法の説 明図である。
[図 13]図 13 (a)は、本発明の半導体装置の製造方法の説明図である。図 13(b)は、 本発明の半導体装置の製造方法の説明図である。図 13(c)は、本発明の半導体装 置の製造方法の説明図である。図 13(d)は、本発明の半導体装置の製造方法の説 明図である。
圆 14]図 14(a)は、本発明の半導体装置の製造方法の説明図である。図 14(b)は、 本発明の半導体装置の製造方法の説明図である。図 14(c)は、本発明の半導体装 置の製造方法の説明図である。図 14(d)は、本発明の半導体装置の製造方法の説 明図である。
[図 15]図 15 (a)は、本発明の半導体装置の製造方法の説明図である。図 15(b)は、 本発明の半導体装置の製造方法の説明図である。図 15(c)は、本発明の半導体装 置の製造方法の説明図である。図 15(d)は、本発明の半導体装置の製造方法の説 明図である。図 15(e)は、本発明の半導体装置の製造方法の説明図である。図 15(f )は、本発明の半導体装置の製造方法の説明図である。図 15(g)は、本発明の半導 体装置の製造方法の説明図である。図 15(h)は、本発明の半導体装置の製造方法 の説明図である。
[図 16]図 16 (a)は、本発明の半導体装置の製造方法の説明図である。図 16(b)は、 本発明の半導体装置の製造方法の説明図である。図 16(c)は、本発明の半導体装 置の製造方法の説明図である。図 16(d)は、本発明の半導体装置の製造方法の説 明図である。図 16(e)は、本発明の半導体装置の製造方法の説明図である。図 16(f )は、本発明の半導体装置の製造方法の説明図である。図 16(g)は、本発明の半導 体装置の製造方法の説明図である。
[図 17]図 17(a)は、本発明の半導体装置の製造方法の説明図である。図 17(b)は、 本発明の半導体装置の製造方法の説明図である。図 17(c)は、本発明の半導体装 置の製造方法の説明図である。図 17(d)は、本発明の半導体装置の製造方法の説 明図である。
[図 18]図 18 (a)は、本発明の半導体装置の製造方法の説明図である。図 18(b)は、 本発明の半導体装置の製造方法の説明図である。図 18(c)は、本発明の半導体装 置の製造方法の説明図である。図 18(d)は、本発明の半導体装置の製造方法の説 明図である。
[図 19]図 19 (a)は、本発明の半導体装置の製造方法の説明図である。図 19(b)は、 本発明の半導体装置の製造方法の説明図である。図 19(c)は、本発明の半導体装 置の製造方法の説明図である。図 19(d)は、本発明の半導体装置の製造方法の説 明図である。図 19(e)は、本発明の半導体装置の製造方法の説明図である。図 19(f )は、本発明の半導体装置の製造方法の説明図である。図 19 (g)は、本発明の半導 体装置の製造方法の説明図である。図 19 (h)は、本発明の半導体装置の製造方法 の説明図である。
[図 20]図 20 (a)は、本発明の半導体装置の製造方法の説明図である。図 20 (b)は、 本発明の半導体装置の製造方法の説明図である。
[図 21]図 21 (a)は、本発明の半導体装置の製造方法の説明図である。図 21 (b)は、 本発明の半導体装置の製造方法の説明図である。図 21 (c)は、本発明の半導体装 置の製造方法の説明図である。
[図 22]図 22 (a)は、本発明の半導体装置の説明図である。図 22 (b)は、本発明の半 導体装置の説明図である。図 22 (c)は、本発明の半導体装置の説明図である。図 2 2 (d)は、本発明の半導体装置の説明図である。
[図 23]図 23 (a)は、本発明の半導体装置の説明図である。図 23 (b)は、本発明の半 導体装置の説明図である。図 23 (c)は、本発明の半導体装置の説明図である。図 2 3 (d)は、本発明の半導体装置の説明図である。
[図 24]図 24 (a)は、本発明の半導体装置の製造方法の説明図である。図 24 (b)は、 本発明の半導体装置の製造方法の説明図である。図 24 (c)は、本発明の半導体装 置の製造方法の説明図である。
[図 25]図 25 (a)は、本発明の半導体装置の製造方法の説明図である。図 25 (b)は、 本発明の半導体装置の製造方法の説明図である。図 25 (c)は、本発明の半導体装 置の製造方法の説明図である。
発明を実施するための最良の形態
(半導体装置）
本発明に係る半導体装置を図 4を用いて説明する。図 4 (b)は、本発明の半導体装 置の一例を示したものである。図 4 (a)は、図 4 (b)の半導体装置に含まれるソース Z ドレイン領域とチャネルが形成される突起状の半導体領域を表したものである。本発 明の半導体装置は、突起状の半導体領域 403と、これを挟むように形成された突起 状のソース Zドレイン領域 406を有する。突起状の半導体領域 403の側面上にはゲ ート絶縁膜を介してゲート電極 405が設けられている。また、ソース/ドレイン領域 40 6上にはシリサイド膜 409が設けられている。
[0027] 突起状の半導体領域 403は、基体平面 (基板に平行な任意の面）に平行な上面 4 10と基体平面に垂直な側面 407を有する。側面 407にはチャネルが形成され、チヤ ネル電流が矢印 404の方向に流れる。突起状の半導体領域は、加工精度や所望の 素子特性が得られる範囲内で、直方体や直方体から変形した形状であっても良い。 本発明の MISFETのソース Zドレイン領域 406の幅は、チャネルが形成される突起 状の半導体領域 403の幅よりも大きぐかつ該ソース Zドレイン領域は最上部側から 基体側に向力つて連続的に幅が大きくなる傾斜部を有する。ここで、「最上部側から 基体側に向力つて」とは、ソース Zドレイン領域の最上部側 412から基体側 413に向 力 方向 411を表し、これは基体 (絶縁膜) 402の法線の下方向に相当する。このた め、本発明のフィン型の MISFETは、従来のフィン型の MISFETと比べてソース Z ドレイン領域上のより広い面積にシリサイド膜を設けることができる。この結果、コンタ タト抵抗の低減にカ卩えて、ソース Zドレイン領域上へのコンタクトホールの位置合わせ が容易になると共に MISFETの寄生抵抗を小さくすることができる。なお、突起状の 半導体領域の幅とは、突起状の半導体領域 403のチャネル電流が流れる方向 404 に垂直でかつ基体平面 (絶縁膜) 402に平行な方向の幅を指す（図 4 (a)の a)。また 、ソース Zドレイン領域の幅とは、ソース Zドレイン領域のチャネル電流が流れる方向 404に垂直でかつ基体平面（絶縁膜) 402に平行な方向の幅を指す（図 4の c)。
[0028] 本発明の MISFETは、突起状の半導体領域 403の上面 410に形成されるゲート 絶縁膜を厚くして、その側面 407にのみにチャネルが形成されるダブルゲート型とす ることができる。また、上面 410に形成されるゲート絶縁膜を薄くして上面 410にもチ ャネルが形成されるトライゲート型とすることも可能である。
[0029] 図 22及び 23には、ゲート電極が様々な構造を有する本発明の MISFETの例を示 す。図 22及び 23はそれぞれ図 5 (a)の B— B方向の断面図に相当する。図 22はキヤ ップ絶縁膜を有さな 、半導体装置、図 23はキャップ絶縁膜を有する半導体装置の 断面図を表す。
[0030] また、図 22 (a)及び 23 (a)は絶縁体 1002上に半導体領域 1003を設けた半導体 装置の断面図を表す。図 22 (b)及び 23 (b)は、半導体領域 1003の下端よりも下方 にゲート電極 1005の下端が位置する構造を示す。この構造はギリシャ文字の「 π」に 似ていることから「πゲート構造」と呼ばれている。このように、ゲート電極が突起状の 半導体領域より低 ヽ位置まで延在すると、ゲート電極によるチャネルの制御が強化さ れ、オンオフ遷移の急幢性 (サブスレショールド特性）が向上し、オフ電流を抑制する ことができる。
[0031] 図 22 (c)及び 23 (c)は、半導体領域 1003の下面側^ ^一部、ゲート電極 1005が回 り込んで!/、る構造 (ゲート電極は突起状半導体領域の下面の一部を覆うように延在し て ヽる構造)を示す。この構造は、ゲート電極がギリシャ文字の「 Ω」に似て ヽることか ら「Ωゲート構造」と呼ばれている。この構造によれば、ゲート電極によるチャネルの 制御が更に強化され、半導体領域の下面もチャネルとして利用できるため駆動能力 を向上させることができる。
[0032] なお、図 22 (d)及び 23 (d)では、半導体領域 1003の下面側へゲート電極 1005が 完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体領域 が基体平面に対して空中に浮 、た状態となり、「ゲート'オール ·アラウンド (GAA)構 造」と呼ばれている。この構造によれば、半導体領域の下面もチャネルとして利用で きるため、駆動能力を向上することができ、短チャネル特性も向上することができる。
[0033] また、図 22及び 23では半導体領域の上部コーナーが丸められていても良い。
[0034] ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いるこ とができ、例えば、不純物が導入された多結晶シリコン、多結晶 SiGe、多結晶 Ge、 多結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta、 Ti、 Hf、 Re、 Ru等の金属、 TiN 、 TaN、 HfN、 WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シ リサイド、エルビウムシリサイド等のシリサイドィ匕合物が挙げられる。また、ゲート電極 の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導 体とシリサイド膜との積層膜等の積層構造を用いることができる。
[0035] ゲート絶縁膜としては、 SiO膜、 SiON膜を用いることができる他、 、わゆる高誘電
2
体絶縁膜 (High-K膜)を用いてもよい。 High-K膜としては、例えば、 Ta O膜、 A1
2 5 2
O膜、 La O膜、 HfO膜、 ZrO膜等の金属酸化物、 HfSiO、 ZrSiO、 HfA10、 Zr
3 2 3 2 2
AIO等の組成式で示される複合金属酸ィ匕物を挙げることができる。また、ゲート絶縁 膜は積層構造を有していてもよぐ例えば、シリコン等の半導体層に SiOや HfSiO
2 等のシリコン含有酸化膜を形成し、その上に High— K膜を設けた積層膜を挙げること ができる。
[0036] 本発明におけるフィン型の MISFETの半導体領域とソース Zドレイン領域は、基体 平面に対して突出した構造を有するものである。本発明の半導体装置は SOI基板を 用いて形成されても良い。この場合、図 4 (b)のように基体は SOI基板の絶縁膜層で あり、突起状の半導体領域及び突起状のソース Zドレイン領域は SOI基板のシリコン 層から形成される。
[0037] 絶縁膜としては SiOを用いることができる力 例えば、 SOS (シリコン'オン'サフアイ
2
ァ、シリコン'オン'スピネル)のように、半導体領域下の絶縁体自体が支持基板となる 構造を用いることができる。絶縁性の支持基板としては、上記 SOSの他、石英や A1N 基板が挙げられる。 SOIの製造技術 (貼り合わせ工程および薄膜ィ匕工程）によってこ れらの支持基板上に半導体領域を設けることができる。
[0038] 本発明の半導体装置はノ レク基板を用いて形成されても良い。すなわち、この半 導体装置では半導体層上に層間絶縁膜が設けられ、半導体層の一部が層間絶縁 膜を貫通しこれより上方に突出して突起状の半導体領域及び突起状のソース Zドレ イン領域を構成して 、る。図 24はバルタ基板を用いた半導体装置の一例を示したも のである。図 24 (a)は半導体層 1011の一部が層間絶縁膜 1012を貫通しこれより上 方に突出して突起状の半導体領域 1013を構成している状態を表した図である。図 2 4 (b)、 (c)はこの突起状の半導体領域 1013を選択ェピタキシャル成長させた状態 を表した図であり、図 24 (b)は断面（図 5 (a)の A— A方向に相当する断面）が湾曲形 状のソース Zドレイン領域を有する半導体装置、図 24 (c)は断面がテーパー形状の ソース Zドレイン領域を有する半導体装置を表したものである。このように断面が湾曲 形状となるか、テーパー形状となるかは選択ェピタキシャル成長の条件による。
[0039] 本発明におけるフィン型の MISFETは、突起状の半導体領域の両側面に主たるチ ャネルが形成されるものが好ましぐまた、そのゲート電極下の突起状の半導体領域 の幅 Wが、動作時に突起状の半導体領域の両側面からそれぞれ形成される空乏層 により完全に空乏化される幅であることが好ましい。 [0040] 具体的には、ゲート電極下の突起状の半導体領域の幅 Wは、加工精度や強度等 の観点から、 5nm以上に設定することが好ましぐ lOnm以上に設定することがより好 ましい。一方、突起状の半導体領域の側面に形成されるチャネルを支配的なチヤネ ルとし且つ完全空乏型の構造を得る観点から、 60nm以下に設定することが好ましく 、 30nm以上に設定することがより好ましい。
[0041] 本発明における突起状の半導体領域を有するフィン型の MISFETの具体的寸法 等は、例えば次の範囲で適宜設定することができる。
[0042] 突起状の半導体領域の幅 W: 5— 100nm、
突起状の半導体領域の高さ H： 20— 200nm、
ゲート長 L : 10— 100nm、
ゲート絶縁膜の厚さ： 1一 5nm(SiOの場合）、
2
チャネル形成領域の不純物濃度: 0— 1 X 1019cm一3、
ソース/ドレイン領域の不純物濃度： 1 X 1019— 1 X 1021cm— 3。
[0043] なお、突起状の半導体領域の高さ Hは、ベース絶縁膜平面力 突出した半導体部 分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、突起状の半導 体領域のゲート電極下の部分を指す。
[0044] シリサイド膜は Ti、 Co、 Ni、 Pt、 Pd、 Mo、 W、 Zr、 Hf、 Ta、 Ir、 Al、 V及び Crからな る群力 選択された少なくとも一種を有することが好ましい。シリサイド膜がこれらの元 素を有することによって、良好な導電性を有し寄生抵抗を低減することができる。シリ サイド膜の厚さは、 10— 50nmであることが好ましい。厚さが lOnm以上であると、寄 生抵抗を効果的に低減することができる。また、 50nm以下であるとァニール処理時 にシリサイドィ匕反応が進みすぎ、ソース Zドレイン領域の素子特性を損なうといったよ うな問題も起こらない。
[0045] (第一の実施形態）
本発明の第一の実施形態は、シングル構造のフィン型の MISFETを有する半導体 装置に関するものである。シングル構造の MISFETは一つのトランジスタ内に一つ の突起状の半導体領域と一対のソース Zドレイン領域を有する。
[0046] 本実施形態のソース Zドレイン領域の形状は、少なくともその幅が最も大きい部分 ではソース Zドレイン領域の幅がチャネルが形成される突起状の半導体領域の幅よ りも大きぐかつソース Zドレイン領域が最上部側力も基体側に向力つて幅が連続的 に大きくなつている傾斜部を有していれば良ぐ傾斜部の形状としては様々なものを 挙げることができる。
[0047] ソース Zドレイン領域の傾斜部は例えば、最上部側から基体側に向かって幅が大 きくなる割合が一定ではない湾曲形状や、幅が大きくなる割合が一定であるテーパ 一形状であっても良い。
[0048] 図 5 (a)は、ソース Zドレイン領域がテーパー形状を有する MISFETを備えた半導 体装置の上面図である。図 5 (b)は図 5 (a)の半導体装置の A— A方向の断面図であ り、図 5 (c)は図 5 (a)の半導体装置の B— B方向の断面図である。ゲート電極 501直 下の半導体領域 506は突起状 (典型的には、直方体状)であり、幅 aを有する。この MISFETでは突起状の半導体領域 506の上面 514には厚いゲート絶縁膜 505が設 けられており、突起状の半導体領域 506の側面 515にチャネルが形成される。また、 図 5 (b)中の点線領域は突起状の半導体領域 506の、基体 (絶縁膜) 509の平面と 垂直な方向での断面形状と同一スケールの形状を表す。この半導体装置では、突起 状の半導体領域 506の幅 aよりもソース Zドレイン領域の幅 cの方が大きぐかつソー ス Zドレイン領域の最上部側 521から基体 (絶縁膜) 509の側に向力つて (矢印 511 の方向に）幅 cは大きくなつている。図 5(b)の場合では、ソース Zドレイン領域の幅が 矢印 511の方向に向力つて一定割合で大きくなるテーパー形状を形成している。テ 一パー形状 510及び上面 520にはシリサイド膜 504が形成されている。
[0049] 図 6— 8は図 5の半導体装置の変形例を表したものであり、ソース Zドレイン領域の 断面形状のみを表している。図 6— 8では、図 5 (a)の A— A線に相当する方向でのソ ース Zドレイン領域の断面形状を表したものである。
[0050] 図 6はソース Zドレイン領域が湾曲形状を有する場合を表したものである。図 6 (a) 及び (b)ではソース Zドレイン領域の断面が楕円状であり、楕円の長軸が基体 (絶縁 膜) 509の法線方向と一致して 、る。図 6 (c)及び (d)ではソース Zドレイン領域の断 面が楕円状であり、楕円の短軸が基体 509の法線方向と一致している。また、図 6(e )及び (f)ではソース Zドレイン領域の断面が真円状である。このように、ソース Zドレ イン領域は様々な形状の湾曲形状を有することができる。また、図 6 (a)、（c)及び (e )では、ソース Zドレイン領域の全ての部分でソース Zドレイン領域の幅力 最上部側 力も基体側に向かって（矢印 511の方向に）大きくなつている。この場合、ソース Zド レイン領域上の全ての部分にシリサイド膜の形成が可能なため、コンタクトホールの 位置合わせが容易となり、より効果的に寄生抵抗の低減を図ることができる。図 6 (b) 、（d)及び (f)ではソース Zドレイン領域の上部側において、ソース Zドレイン領域の 幅が最上部側力も基体側に向力つて (矢印 511の方向に）大きくなる湾曲形状を有し ており、更に基体側に近づくと幅が小さくなつている。このような形状でも上部の湾曲 の形状の部分にシリサイド膜 504の形成が可能となる。また、ソース Zドレイン領域は 凸形状だけでなぐ凹形状であっても良い。
[0051] 図 7は図 6の変形例を示したものである。図 7 (a)ではソース Zドレイン領域の上面 5 20が基体 509の平面と平行な面を形成し、その両側に湾曲形状 516を有する。図 7 (b)ではソース Zドレイン領域の一部に湾曲形状 516を有し、その両側にテーパー 形状 510を有する。図 7(c)ではソース Zドレイン領域が三つの湾曲形状 516を有す る。また、図 7 (d)ではソース Zドレイン領域が湾曲形状 516及び基板に垂直な側面 513を有する。このようにソース Zドレイン領域は、複数種の異なる湾曲形状を有して いても良い。また、複数の種類の湾曲形状とテーパー形状を有していても良ぐ更に ソース Zドレイン領域の一部に基体と平行な面、基体に垂直な面を有していても良い 。図 7ではテーパー形状 510、上面 520、湾曲形状 516上にシリサイド膜 504が形成 されている。
[0052] 図 8では、ソース Zドレイン領域が最上部側力も基体側に向力つて (矢印 511の方 向に）、その幅が一定割合で大きくなるテーパー形状を有する場合を表したものであ る。
[0053] 図 8 (a)ではソース Zドレイン領域が傾斜角度の緩やかなテーパー形状 510を有す る。図 8 (b)ではソース Zドレイン領域が傾斜角度が急なテーパー形状 510を有する 。傾斜角度は 10— 80° であることが好ましぐ 20— 60° であることがより好ましぐ 4 0— 50° であることが更に好ましい。傾斜角度が小さいとき、スパッタリングによってシ リサイド膜を厚く形成することができる。一方、傾斜角度が大きいとき、ソース Zドレイ ン領域が基体上に占める面積を小さくできる。このため、テーパー形状の傾斜角度が これらの範囲内にあるとき、コンタクト抵抗と素子の平面的面積の点から半導体装置 の最適化を図ることができる。ここで、傾斜角度とは、基体 (絶縁膜) 509の平面を基 準とした角度を表し、 90° 以下の角度で定義する。例えば、傾斜角度が 25、 2° 、 5 4. 7° またはこれら 2種類の傾斜角度を有するテーパー形状が挙げられる。図 8 (c) ではソース Zドレイン領域が傾斜角度の異なる複数の種類のテーパー形状 510を有 する。また、図 8 (d)ではソース Zドレイン領域がテーパー形状 510及び基体に垂直 な側面 513を有する。図 8ではテーパー形状 510及び上面 520にシリサイド膜 504が 形成されている。
[0054] 図 8に示されるようにソース Zドレイン領域は、基体と平行な上面 520を有しても良 い。このように、基体平面と平行な面ではスパッタリング時にシリサイド膜を厚く形成す ることができ、寄生抵抗の低減を図ることができる。尚、上部の基体と平行な面の幅は
、突起状の半導体領域の幅よりも小さくなつていても良い。
[0055] また、図 8に示されるようにソース Zドレイン領域は、傾斜角度の異なる複数の種類 のテーパー形状を有していても良い。また、複数の種類の凹形状の湾曲形状と凸形 状の湾曲形状を有していても良い。更に、ソース Zドレイン領域の一部に基体と平行 な面、基体に垂直な面を有していても良い。
[0056] 本発明の MISFETのソース Zドレイン領域は、突起状の半導体領域の側面に平 行な所定の面に関して対称な形状を有していなくても良い。例えば、この所定の面で 二分割したソース Zドレイン領域のうち、一方のソース Zドレイン領域が図 6で示され るような湾曲形状を有しており、他方のソース Zドレイン領域が図 8で示されるようなテ 一パー形状を有して 、ても良 、。
[0057] また、本発明の半導体装置はソース Zドレイン領域の最上部側から基体側に向か つて幅が増加することを特徴とし、この幅とは、ソース Zドレイン領域中の基体 (絶縁 膜） 509の平面に垂直かつチャネル電流が流れる方向に垂直な所定の断面での幅 を規定している。幅は、ソース Zドレイン領域中の何れかの断面において最上部側か ら基体側に向力つて増加していれば良い。また、ソース Zドレイン領域の異なる位置 での断面形状は、同一であっても良いし、異なっていても良い。例えば、図 20 (a)の ように第一の断面 804では、上記のような幅が最上部側力も基体側に向力つて増加 する形状を有し、第二の断面 805では断面形状が長方形状であっても良い。
[0058] (第二の実施形態）
本発明の第二の実施形態は、マルチ構造の MISFETを有する半導体装置に関す るものである。マルチ構造の MISFETは、一つのトランジスタ内に複数の突起状の半 導体領域をチャネル電流が流れる方向と垂直な方向に一列に並行配列し、これら複 数の突起状の半導体領域に跨がって設けられた導体配線でゲート電極 501が構成 されたものである。
[0059] 図 9 (a)及び図 10 (a)は MISFETを有する半導体装置の上面図である。図 9 (b)及 び図 10 (b)は、それぞれ図 9 (a)及び図 10 (a)の半導体装置の B— B方向の断面図 である。また、図 9 (c)及び図 10 (c)は、それぞれ図 9 (a)及び図 10 (a)の半導体装置 の A— A方向の断面図である。
[0060] 図 9の MISFETでは、複数の（図では二つのみを示す）突起状の半導体領域 506 がチャネル電流が流れる方向と垂直な方向 517に設けられ、これら複数の突起状の 半導体領域 506をそれぞれ挟むように複数の対（図では二対のみを示す)のソース Zドレイン領域 503が設けられている。各ソース Zドレイン領域はテーパー形状 510 を有する。
[0061] 図 10の MISFETでは、図 9と同様に複数の（図では二つのみを示す）突起状の半 導体領域 506がー列に設けられており、これら突起状の半導体領域 506を挟むよう に形成されたソース Zドレイン領域 503は共通化されており、一つの MISFET中に 一対のソース Zドレイン領域 503が形成されて!、る。ソース Zドレイン領域 503は凸 部 519を複数、有している。各凸部 519はソース Zドレイン領域の最上部側力も基体 側に向かって (矢印 511の方向に）断面積が増加して 、る。ここで断面積とは基体（ 絶縁膜) 509の平面に平行な所定の面でのソース Zドレイン領域の断面積を表す。 図 10では、ソース Zドレイン領域 503中の複数の凸部 519力 半導体領域 506の配 列方向 517に向力つて、該半導体領域 506と等間隔で形成され、かつ半導体領域 5 06の配列方向力も見て一つの凸部 519と一つの半導体領域 506が並列となるように 形成されて 、る。ソース Zドレイン領域中の各凹凸部 519はシングル構造の MISFE Tのソース Zドレイン領域のテーパー形状 510に相当する形状を有している。
[0062] 図 9のように各突起状の半導体領域ごとにその両側に、個別の離間したソース Zド レイン領域が設けられたマルチ構造の MISFETであっても、各ソース Zドレイン領域 はシングル型の MISFETと同様の形状を有することができる。また、図 10のように突 起状の半導体領域を挟むように形成されたソース Zドレイン領域が共通化されたマ ルチ構造の MISFETであっても、ソース Zドレイン領域を構成する凹凸部は、シング ル型の MISFETに相当する形状を有することができる。各凹凸部は同一の形状を有 していても、異なる形状を有していても良ぐ各凹凸部は、絶縁膜 509上で接してい ても良い。
[0063] これらマルチ構造の MISFETのソース Zドレイン領域またはソース Zドレイン領域 中の凹凸部は、それぞれ複数の種類の湾曲形状やテーパー形状を有していても良 い。また、更にその一部に基体と平行な面、基体に垂直な面を有していても良い。
[0064] このようなマルチ構造の MISFETでは、一つの突起状の半導体領域当たり個別の ソース Zドレイン領域を有するか、共通化された大きなソース Zドレイン領域を有し、 広い表面積がシリサイドィ匕されているため、 MISFETの寄生抵抗が低減され、コンタ タト抵抗が低減する。また、コンタクトホールのソース Zドレイン領域上への位置合わ せが容易となる。
[0065] マルチ構造の MISFETでは、基体平面に垂直な方向の側面をチャネル幅として用 V、る突起状の半導体領域を複数有するため、チャネル幅あたりの必要な平面的面積 を小さくすることができ、素子の微細化に有利である。このマルチ構造は、チャネル幅 の異なる複数種のトランジスタを 1チップ内に形成する場合でも、突起状の半導体領 域の数を変えることによりチャネル幅を制御することができる。これにより、突起状の半 導体領域の高さを揃えて素子特性の均一性を確保することができる。素子特性の均 一性や加工の容易さ等の観点から、一つのトランジスタの複数の凸状の半導体領域 のゲート電極下部分の幅（基板平面に平行かつチャネル長方向に垂直な方向の幅） は互 、に等し 、ことが好まし!/、。
[0066] (半導体装置の製造方法）
本発明に係る半導体装置の製造方法は、ソース Zドレイン領域を湾曲形状ゃテー パー形状等の形状に加工するための工程を有する点に特徴がある。この代表的な 方法として（1)選択ェピタキシャル成長法、（2)エッチング法にっ 、て詳細に述べる
[0067] (1)選択ェピタキシャル成長法
一例としてマルチ構造のフィン型の MISFETを含む半導体装置の製造工程を図 1 1に示す。まず、貝占り合わせ又は SIMOXによってシリコンウェハ基板 601、 SiO酸化
2 膜 602及び単結晶シリコン膜 603を有する SOI基板を用意する。次に、 SOI基板の 表面上に熱酸ィ匕法によって SiO膜 604形成する。図 11 (a)はこの基板の断面図で
2
ある。更に、この SiO膜 604を介してチャネル形成領域のための不純物をイオン注
2
入する。その後、エッチングによって SiO膜 604除去する。
2
[0068] 続いて、単結晶シリコン膜 603の全面にフォトレジストを塗布し、フォトリソグラフィー を用いて、レジストマスク 605を形成する。図 11 (b)はこの断面を表したものである。 次に、このレジストマスク 605をエッチングマスクとして、単結晶シリコン膜 603を異方 性ドライエッチングする。この後、レジストマスク 605を除去し、 SiO膜 602上に所定
2
の高さの突起状の半導体領域 606を形成する。この際、エッチングの条件によっては 、突起状の半導体領域 606の上面や側面は平らにならずに微細な突起等が形成さ れる場合がある。例えば、図 21 (a)では半導体領域 911と基体 (SiO膜) 907の境界
2
上に微細な { 111 }面 903が形成されて 、る。この微細な面は選択ェピタキシャル成 長を行う際、ソース Zドレイン領域の形状に影響を与える場合がある。
[0069] 図 11 (c)は突起状の半導体領域の上面図である。また、図 11 (d)は図 11 (c)の突 起状の半導体領域 606の A-A方向の断面図である。次に、熱酸化法によって単結 晶シリコンの突起状の半導体領域 606の表面 (側面）に薄い SiO膜 (ゲート絶縁膜 6
2
11)を形成する。更に、この SiO膜 611上に CVD法によってポリシリコン膜を形成し
2
、不純物拡散で導電性としてから、所定パターンに選択的エッチングを施してゲート 電極 607を形成する。図 11 (e)はこの半導体装置の上面図である。また、図 11 (f)は 図 11 (e)の突起状の半導体領域 606の A— A方向の断面図である。
[0070] 次にエクステンションイオン注入を行う。更に、 CVD法によりシリコン酸ィ匕膜等を堆 積した後、例えば、 RIEによりエッチバックして、ゲートサイドウォール 608を形成する 。図 12 (a)は、この半導体装置の上面図である。また、図 12 (b)は図 12 (a)のソース Zドレイン領域 612の A— A方向の断面図である。この後、ソース Zドレイン領域 612 を選択ェピタキシャル成長させる。なお、選択ェピタキシャル成長を行う前のソース Z ドレイン領域 612とチャネルが形成される突起状の半導体領域とでは断面が同一形 状であっても良いし、異なる形状であっても良い。ここで、断面とは基体 (絶縁膜) 60 2に垂直な面で、かつチャネル電流が流れる方向に垂直な方向の面を表す。
[0071] 図 12 (c)は、傾斜部が特定の結晶面を表面に有さないように、図 12 (a)のソース Z ドレイン領域を選択ェピタキシャル成長させた製造工程の一例を示したものである。 なお、本明細書では「特定の結晶面」とは基体 (SiO膜) 602と平行でも垂直でもなく
2
、傾斜部又は凹凸部表面において明確に認識できる面を表す。例えば、原料供給 等の成長条件を変更することで、特定の結晶面を優先して成長させるのではなぐ微 細な多数の結晶面が競合して成長するようにすると、図 12 (c)のように、大きな結晶 面が表面に現れず全体として湾曲形状からなるソース Zドレイン領域が形成される。 図 12 (c)は半導体装置の上面図である。図 12 (c)では、選択ェピタキシャル成長を 短時間で終了しているため、隣接するソース Zドレイン領域は接しておらず、各突起 状の半導体領域 606の両側に、それぞれ個別にソース Zドレイン領域が設けられて いる。また、傾斜部は特定の結晶面を表面に有さず、湾曲形状を有する構造となる。 また、図 12 (d)は図 12 (c)のソース Zドレイン領域 612の A— A方向の断面図である
[0072] 次に、この選択ェピタキシャル成長を行ったソース Zドレイン領域 612に不純物を 注入する。このイオン注入は斜め方向又は垂直方向力 行うことができる。本発明の 半導体装置は基体と垂直な側面を有する従来のフィン型の MISFETと比べて、簡便 にイオン注入を行うことができる。次に、ソース Zドレイン領域 612上にスパッタリング によって金属層 609を堆積する。図 13 (a)はこの半導体装置の上面図である。また、 図 13 (b)は図 13 (a)のソース Zドレイン領域 612の A— A方向の断面図である。本発 明の製造方法ではソース Zドレイン領域 612が湾曲形状やテーパー形状等を有する ため、広い部分に金属層 609を堆積することができる。金属としては、 Ti、 Co、 Ni、 P t、 Pd、 Mo、 W、 Zr、 Hf、 Ta、 Ir、 Al、 V及び Crからなる群から選択された少なくとも 一種であることが好ましい。次に、ァニール処理を行うことによって金属がケィ素と反 応し、安定なシリサイド 610が形成される。この後、ウエットエッチングを行うことにより、 未反応の金属層を除去する。図 13 (c)はウエットエッチング後の半導体装置の上面 図である。また、図 13 (d)は図 13 (c)のソース Zドレイン領域 612の A— A方向の断 面図である。ァニール処理の温度は金属層の種類に応じて所望の温度に設定する ことができる。例えば、金属層として Ni用いた場合には 400— 600°Cであることが好 ましぐ Coを用いた場合には 600— 800°Cであることが好ましい。ァニール処理は数 段階に分けて行っても良ぐァニール処理の間にウエットエッチングの工程を設けても 良い。ァニール処理後に形成されるシリサイド材料としては、 TiSi、 TiSi、 CoSi, Co
2
Si、 NiSi、 NiSi及び Ni Siなどが挙げられる。
2 2 2
[0073] また、図 12 (a)のソース Zドレイン領域 612を長時間、選択ェピタキシャル成長させ た製造工程の一例を示したものである。図 14 (a)は半導体装置の上面図である。図
14 (a)では、選択ェピタキシャル成長を長時間、行っているため、複数の半導体領 域を挟んで該複数の半導体領域に共通化された凹凸部を有するソース Zドレイン領 域が設けられている。各凹凸部は特定の結晶面を表面に有していない。このため、 図 14 (a)の例では、ソース Zドレイン領域 612が湾曲形状を有する構造となっている 。なお、図 14 (b)は図 14 (a)のソース Zドレイン領域 612の A— A方向の断面図であ る。図 14 (c)は、図 14 (a)の半導体装置に不純物注入、金属層の堆積、ァニール処 理、未反応金属の除去を行い、最終的にソース Zドレイン領域 612上にシリサイド膜 610を設けた半導体装置の上面図である。図 14 (d)は図 14 (c)のソース Zドレイン 領域 612の A— A方向の断面図である。このようにソース Zドレイン領域が共通化され た半導体装置とするために選択ェピタキシャル成長を行うための時間は、温度、原料 ガス流量など操作条件によって異なり、所望の条件に設定すれば良い。
[0074] 図 15 (a)は傾斜部が少なくとも特定の結晶面を表面に有するように、図 12 (a)の半 導体装置を選択ェピタキシャル成長させた製造工程の一例を図 15に示す。図 15 (a )は、短時間、選択ェピタキシャル成長を行った後の半導体装置の上面図である。図
15 (a)のソース Zドレイン領域では、ある特定の結晶面が優先的に成長し、その結果 、テーパー形状となったものである。この例では図 21 (a)に示した微細な { 111 }面 90 3が優先して成長したものである。特定の結晶面を優先的に成長させる場合は、図 2 1 (b)及び (c)のように傾斜部のソース Zドレイン領域の幅方向 901及び最上部側か ら基体側の方向 902に平行で、かつ該最上部 904と交わる断面 909で見たときに、 実質的に 2つ（片側 1つ）の結晶面 910のみ力もなるように形成する力、又は図 8 (c) のように実質的に 4つ（片側 2つ）の面 510からなるように形成する力、あるいは、最大 8つ（片側 4つ)程度の面のみ力もなるように形成させることが好ま 、。更に好ましく は 2つ（片側 1つ）又は 4つ（片側 2つ）の面である。なお、図 21はシングル構造の Ml SFETを有する半導体装置を表して!/、るが、マルチ構造の MISFETにお!/、てもシン ダル構造の MISFETと同様にソース Zドレイン領域の幅方向 901及び最上部力 基 体側の方向 902を定義する。
[0075] また、選択ェピタキシャル成長を短時間で終了させているため、隣接するソース Z ドレイン領域は接しておらず、各突起状の半導体領域の両側に、それぞれ個別にソ ース Zドレイン領域が設けられている。なお、図 15 (b)は図 15 (a)のソース Zドレイン 領域 612の A— A方向の断面図である。この後、図 13 (a)—（d)と同様の方法によつ て、図 15 (a)の半導体装置に不純物注入、金属層の堆積、ァニール処理、未反応金 属の除去を行う。図 15 (c)は、未反応金属層除去後の半導体装置の上面図である。 なお、図 15 (d)は図 15 (c)のソース Zドレイン領域 612の A— A方向の断面図である
[0076] 図 15 (e)は、上記選択ェピタキシャル成長を行う際、長時間、選択ェピタキシャル 成長を行った場合の半導体装置の上面図である。また、図 15 (f)は図 15 (e)のソー ス Zドレイン領域 612の A— A方向の断面図である。図 15 (e)では、選択ェピタキシャ ル成長を長時間、行っているため、複数の半導体領域を挟んで該複数の半導体領 域に共通化された凹凸部を有するソース Zドレイン領域となっている。図 15 (e)のソ ース Zドレイン領域では、ある特定の結晶面が優先的に成長した結果、テーパー形 状となっている。図 15 (g)は、図 15 (e)の半導体装置に不純物注入、金属層の堆積 、ァニール処理、未反応金属の除去を行った後の半導体装置の上面図である。図 1 5 (h)は図 15 (g)のソース Zドレイン領域 612の A— A方向の断面図である。
[0077] 選択ェピタキシャル成長は、 CVD装置を用いて行うことができる。主原料ガスとして はジシランガス（Si H )やモノシランガス（SiH )を用いることができる。また、ホスフィ
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ン（PH )ゃジボラン（B H )などのガスを用いてドーピングを行っても良い。
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[0078] (2)エッチング法
選択ェピタキシャル成長法と同様の方法によって、 SiO膜上に所定の高さの複数
2
の突起状の半導体領域 701と突起状の半導体領域 702を形成する。図 16 (a)はこ れらの半導体領域を表す上面図である。なお、突起状の半導体領域 702は基体から 突出しており、半導体領域 701の全てを挟んだ形状であれば良ぐ直方体に限定さ れるわけではない。
[0079] 次に、選択的ェピタキシャル成長法と同様の方法で、ゲート電極 703の形成、エタ ステンションイオン注入、ゲートサイドウォール 704の形成を行う（図 16 (b) )。次に、 全面にレジストマスク 705を形成した後、フォトリソグラフィーを用いてソース/ドレイン 領域 708上の、半導体領域 701の配列方向 712に向力つて半導体領域 701と交互 となる位置に開口 710を有するマスク層 705を設ける。このようにマスク層 705を設け た場合、半導体領域 701のチャネル電流が流れる方向 714への延長上に存在する ソース Zドレイン領域上にはマスク層 713が設けられ、該マスク層 713の間にマスク 開口 710が設けられている。なお、開口はチャネル電流が流れる方向 714において 、ソース Zドレイン領域上の一方の端部から他方の端部まで形成されていても良い（ 図 16 (c)及び (e) )し、一方力も他方の端部にわたって形成されていなくても良い。開 口の形状は、長方形、正方形、円形、楕円形、曲面、多角形など様々な形状とするこ とができる。図 16 (c)はこの半導体装置の上面図である。また、図 16 (d)は図 16 (c) のソース Zドレイン領域 708の A— A方向の断面図である。
[0080] このレジストマスクをエッチングマスクとして、エッチングを行う。開口がソース Zドレ イン領域の一方の端部から他方の端部にわたって形成されて 、な 、マスクを用いて エッチングを行った場合、例えば図 20 (b)のような形状のソース Zドレイン領域が形 成される。図 20 (b)では、テーパー形状 801の部分は、エッチング前にマスク開口 7 10を設け、エッチングが進行したソース Zドレイン領域にあたる。また、突起部 802は マスク層 705を設け、エッチングが進行しな力つたソース Zドレイン領域にあたる。テ 一パー形状 801を有する面と突起部 802の断面はそれぞれ 804及び 805にあたる。 図 16 (e)はエッチング後の半導体装置の上面図である。エッチングとしてはウエットェ ツチング法とドライエッチング法を用いることができる。
[0081] ウエットエッチング法では、 KOH溶液や TMAH溶液などの溶液を用いる。エツチン グ時の温度、溶液濃度、時間等は公知の条件を用いることができる。例えば、基体（ SiO酸化膜) 706と平行な面方位が（100)面の半導体領域にウエットエッチングを
2
行う場合、（111)面が他の結晶面に対して極端に低いエッチングレートとなる。この ため、最終的には 54. 7° のテーパー形状を有するソース Zドレイン領域 708が形 成される。
[0082] ドライエッチング法では、レジストマスクをエッチングマスクとして、等方性ドライエツ チングと異方性ドライエッチングを順次行うことによって、所定の傾斜角度のテーパー 形状を有するソース Zドレイン領域 708を形成することができる。テーパー形状の傾 斜角度は等方性ドライエッチングと異方性ドライエッチングのエッチング量比を調節 することによって、調整可能である。また、ドライエッチングの条件は公知の条件に設 定することができる。
[0083] エッチングを長時間行うと、図 16 (g)に表されるように各突起状の半導体領域の両 側に、それぞれ個別にソース Zドレイン領域 708が設けられた MISFETとすることが できる。一方、エッチングを短時間で終了すると、図 16 (f)に表されるように、各突起 状の半導体領域を挟むように共通化されたソース Zドレイン領域を有する MISFET とすることができる。前者の半導体装置とするためにエッチング処理を行う時間は、温 度、原料ガス流量などの操作条件によって異なり、所望の条件に設定すれば良い。
[0084] 次に、エッチングマスクを除去する。図 17 (a)及び図 18 (a)はそれぞれ、図 16 (f) 及び (g)の半導体装置のエッチングマスクを除去したものを表す上面図である。また 、図 17 (b)及び 18 (b)は、それぞれ図 17 (a)及び 18 (a)のソース Zドレイン領域 708 の A— A方向の断面図である。なお、エッチング後のソース Zドレイン領域は、少なく ともその幅が最も大きい部分において、半導体領域 701の幅よりも大きければ良ぐ ソース Zドレイン領域の上面 715の幅は半導体領域 701の幅よりも小さくても良い。 次に、選択ェピタキシャル成長と同様の方法で不純物注入をした後、ソース Zドレイ ン領域 708上にシリサイド膜 709を設ける。図 17 (c)及び図 18 (c)は、それぞれ図 1 7 (a)及び図 18 (a)のソース Zドレイン領域 708にシリサイド膜 709を設けた半導体装 置の上面図である。また、図 17 (d)及び図 18 (d)は、それぞれ図 17 (c)及び図 18 (c )のソース Zドレイン領域 708の A— A方向の断面図である。
[0085] シングル構造の MISFETを有する半導体装置も、上記マルチ構造の MISFETを 有する半導体装置と同様の方法によって製造することができる。ただし、最初に基体 上に設けられる突起状の半導体領域が一つである点がマルチ構造の MISFETを有 する半導体装置の製造方法とは異なる。シングル構造の MISFETを有する半導体 装置の製造方法を図 19に示す。最初に突起状の半導体領域を形成する。なお、ェ ツチング法によってソース Zドレイン領域に傾斜部を形成する場合には、ソース Zド レイン領域となる半導体領域は、その幅がチャネルが形成される突起状の半導体領 域よりも大きくなるように形成する。次に、この半導体領域上にゲート電極 703とゲー トサイドウォール 704を形成する。図 19 (a)は、この半導体装置の上面図である。また 、図 19 (b)は図 19 (a)の突起状の半導体領域 708の A— A方向の断面図である。こ の後、ソース Zドレイン領域 708を異方性の選択ェピタキシャル成長させる。図 19 (c )は、この半導体装置の上面図である。また、図 19 (d)は図 19 (c)のソース Zドレイン 領域 708の A— A方向の断面図である。次に、半導体装置上に金属層 711を堆積さ せる。図 19 (e)は、この半導体装置の上面図である。また、図 19 (f)は図 19 (e)のソ ース Zドレイン領域 708の A— A方向の断面図である。この後、ァニール処理を行い、 シリサイド膜 709を形成した後、未反応の金属層を除去する。図 19 (g)は、この半導 体装置の上面図である。また、図 19 (h)は図 19 (g)のソース Zドレイン領域 708の A A方向の断面図である。
[0086] なお、本発明ではフィン型の MISFETとプレーナ型（平面型）の MISFETとを混載 させた半導体装置を製造することもできる。図 25はこの半導体装置の製造工程の一 例を表したものである。図 25 (a)はフィン型の MISFET用の突起状半導体領域と、 プレーナ型の MISFET用のソース Zドレイン領域（1017、 1018)を作成した状態を 表したものである。図 25 (b)は、図 25 (a)の突起状半導体領域、ソース Zドレイン領 域 1017、 1018を選択ェピタキシャル成長させたものである。選択ェピタキシャル成 長により、フィン型の MISFETのソース Zドレイン領域に傾斜部が形成されると共に 、プレーナ型の MISFETのソース Zドレイン領域にはせり上げ部が形成される。図 2 5 (c)は図 25 (b)の半導体装置のソース Zドレイン領域 1014及びせり上げ部 1020 上にシリサイド膜 1015を形成した状態を表したものである。このように、本発明ではフ イン型の MISFETとプレーナ型の MISFETを同時に製造することが可能であり、製 造工程の簡素化を図ることができる。

Claims

請求の範囲
[1] 基体上に設けられた突起状の半導体領域と、該半導体領域を挟んで形成された突 起状のソース Zドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に 設けられたゲート電極とを備えた半導体装置であって、
該ソース Zドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領 域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力も基体側に向力つて 連続的に幅が大きくなつている傾斜部を有し、該傾斜部表面にシリサイド膜が形成さ れていることを特徴とする半導体装置。
[2] 基体上に設けられた複数の突起状の半導体領域と、該半導体領域を挟んで形成さ れた複数のソース Zドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面 上に設けられたゲート電極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行と なるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流 が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース Zドレイン領域は、少なくともその幅が最も大き 、部分では前記半導体 領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力 基体側に向かつ て連続的に幅が大きくなつている傾斜部を有し、該傾斜部表面にシリサイド膜が形成 されて ヽることを特徴とする半導体装置。
[3] 基体上に設けられた複数の突起状の半導体領域と、該複数の半導体領域を挟ん で該複数の半導体領域に共通して形成された一対の突起状のソース Zドレイン領域 と、絶縁膜を介して前記複数の半導体領域の少なくとも側面上に設けられたゲート電 極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行と なるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流 が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース Zドレイン領域力 最上部側力も基体側に向力つて断面積が連続的に 増カロしている凹凸部を有し、該凹凸部表面にシリサイド膜が形成されていることを特 徴とする半導体装置。
[4] 前記凹凸部が、前記複数の半導体領域の配列方向に向力つて該複数の半導体領 域と等間隔で、該半導体領域と該凹凸部が並列となるように形成されていることを特 徴とする請求項 3に記載の半導体装置。
[5] 前記ソース Zドレイン領域の最上部側が前記基体平面と平行な面であり、該面上 にシリサイド膜が形成されていることを特徴とする請求項 1乃至 4の何れか 1項に記載 の半導体装置。
[6] 前記ソース Zドレイン領域の全てが、表面にシリサイド膜を形成した傾斜部からなつ ていることを特徴とする請求項 1又は 2に記載の半導体装置。
[7] 前記ソース Zドレイン領域の傾斜部の幅力 最上部側力も基体側に向力つて一定 割合で大きくなつていることを特徴とする請求項 1又は 2に記載の半導体装置。
[8] 前記凹凸部の断面積が、最上部側力 基体側に向力つて一定割合で大きくなつて いることを特徴とする請求項 3に記載の半導体装置。
[9] 側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタ を備えた半導体装置の製造方法であって、
(a)ゲート電極を形成した突起状の半導体領域を挟んで設けられた突起状のソース Zドレイン領域を選択ェピタキシャル成長させ、該ソース Zドレイン領域の幅が該半 導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力 基体側に向 力つて幅が連続的に大きくなつている傾斜部を設ける工程と、（b)該傾斜部の表面上 にシリサイド膜を設ける工程とを有することを特徴とする半導体装置の製造方法。
[10] 側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トラン ジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領 域を挟んで設けられた複数の突起状のソース Zドレイン領域を選択ェピタキシャル成 長させ、該ソース Zドレイン領域の幅が該半導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側力も基体側に向力つて幅が連続的に大きくなつている傾 斜部を形成する工程と、 (b)該傾斜部の表面上にシリサイド膜を形成する工程とを有 することを特徴とする半導体装置の製造方法。
[11] 側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トラン ジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領 域を挟んで設けられた複数の突起状のソース Zドレイン領域を隣接するソース Zドレ イン領域が接するまで選択ェピタキシャル成長させ、該選択ェピタキシャル成長時に 該ソース Zドレイン領域が最上部側力 基体側に向力つて断面積が連続的に増加し ている凹凸部を形成する工程と、（b)該凹凸部の表面上にシリサイド膜を形成するェ 程とを有することを特徴とする半導体装置の製造方法。
[12] 前記傾斜部が、前記ソース Zドレイン領域の幅方向及び最上部側から基体側の方 向に平行で、かつ該最上部と交わる断面で見たときに、実質的に 8つまでの結晶面 で形成されるように選択ェピタキシャル成長をさせることを特徴とする請求項 9又は 1 0に記載の半導体装置の製造方法。
[13] 前記凹凸部が、前記ソース Zドレイン領域の幅方向及び最上部側から基体側の方 向に平行で、かつ該最上部と交わる断面で見たときに、実質的に 8つまでの結晶面 で形成されるように選択ェピタキシャル成長をさせることを特徴とする請求項 11に記 載の半導体装置の製造方法。
[14] 前記傾斜部が、前記ソース Zドレイン領域の幅方向及び最上部側から基体側の方 向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状力 なる ように選択ェピタキシャル成長をさせることを特徴とする請求項 9又は 10に記載の半 導体装置の製造方法。
[15] 前記凹凸部が、前記ソース Zドレイン領域の幅方向及び最上部側から基体側の方 向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状力 なる ように選択ェピタキシャル成長をさせることを特徴とする請求項 11に記載の半導体装 置の製造方法。
[16] 側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタ を備えた半導体装置の製造方法であって、
(a)突起状の半導体領域上にゲート電極を形成した後、該半導体領域を挟んで該半 導体領域の幅よりも大きな幅を有するように設けられた突起状のソース Zドレイン領 域をエッチングし、該ソース Zドレイン領域の幅が該半導体領域の幅よりも大きぐか っ該ソース zドレイン領域の最上部側力 基体側に向力つて幅が連続的に大きくな つている傾斜部を設ける工程と、（b)該傾斜部の表面上にシリサイド膜を形成するェ 程とを有することを特徴とする半導体装置の製造方法。
[17] 側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トラン ジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を 挟んで一対の突起状のソース Zドレイン領域を設けた後、該ソース Zドレイン領域上 の半導体領域の配列方向に向力つて該複数の半導体領域と交互となる位置に複数 の開口を有するマスク膜を設ける工程と、（b)該マスク膜をマスクとしてエッチングを 行うことにより該一対のソース Zドレイン領域を該複数の半導体領域を挟んで互いに 離間した複数のソース Zドレイン領域とし、該エッチング時に該ソース Zドレイン領域 の幅が該半導体領域の幅よりも大きぐかつ該ソース Zドレイン領域の最上部側から 基体側に向力つて幅が連続的に大きくなつている傾斜部を設ける工程と、（c)該傾斜 部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造 方法。
[18] 側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トラン ジスタを備えた半導体装置の製造方法であって、
(a)複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を 挟んで一対の突起状のソース Zドレイン領域を設けた後、該ソース Zドレイン領域上 の該半導体領域の配列方向に向力つて該複数の半導体領域と交互となる位置に複 数の開口を有するマスク膜を設ける工程と、（b)該マスク膜をマスクとしてエッチング を行 、、該ソース Zドレイン領域の最上部側力 基体側に向かって断面積が連続的 に増力!]している凹凸部を設ける工程と、（c)該凹凸部上にシリサイド膜を形成するェ 程と、を有することを特徴とする半導体装置の製造方法。
[19] 前記エッチングが、ウエットエッチング法であることを特徴とする請求項 16乃至 18の 何れか 1項に記載の半導体装置の製造方法。
[20] 前記基体が絶縁膜層であり、前記突起状の半導体領域及び前記突起状のソース /ドレイン領域は該絶縁膜層上に形成されていることを特徴とする請求項 1乃至 8の 何れか 1項に記載の半導体装置。
[21] 前記基体が層間絶縁膜であり、
前記突起状の半導体領域及び前記突起状のソース Zドレイン領域は、該層間絶縁 膜の下部に設けられた半導体層の一部が該層間絶縁膜を貫通して、該層間絶縁膜 よりも上方に突出したものであることを特徴とする請求項 1乃至 8の何れ力 1項に記載 の半導体装置。
[22] 前記半導体装置は更に、上面に主たるチャネルが形成される半導体領域と、せり 上げ部を有するソース Zドレイン領域と、を有するプレーナ型の電界効果トランジスタ を備えることを特徴とする請求項 1乃至 8、 20、 21の何れ力 1項に記載の半導体装置
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